KR20210118309A - 표시 장치 - Google Patents

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KR20210118309A
KR20210118309A KR1020200034320A KR20200034320A KR20210118309A KR 20210118309 A KR20210118309 A KR 20210118309A KR 1020200034320 A KR1020200034320 A KR 1020200034320A KR 20200034320 A KR20200034320 A KR 20200034320A KR 20210118309 A KR20210118309 A KR 20210118309A
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pattern
layer
conductive
conductive pattern
insulating layer
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KR1020200034320A
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임상형
김지훈
신미향
장진호
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치된 제1 도전 패턴, 상기 제1 도전 패턴 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 반도체 패턴, 상기 제1 절연층 및 상기 반도체 패턴 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제2 도전 패턴을 포함하되, 상기 제1 도전 패턴의 제1 에지와 상기 제2 도전 패턴의 제2 에지는 서로 대향하고, 상기 제1 에지와 상기 제2 에지가 대향하는 대향 영역에서 상기 제1 도전 패턴과 상기 제2 도전 패턴은 비중첩하며, 상기 반도체 패턴은 상기 대향 영역에 배치되고, 상기 제2 도전 패턴은 상기 제2 절연층과 중첩하고, 상기 제2 절연층은 상기 제2 도전 패턴의 상기 제2 에지로부터 돌출된 제3 에지를 갖는다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있다. 고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 각 게이트 라인 사이의 간격 및 각 데이터 라인 사이의 간격이 감소된다.
본 발명이 해결하고자 하는 과제는 신호 라인의 단절을 억제 또는 방지하며, 인접한 신호 라인들 사이에서 쇼트(Short)를 억제 또는 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 도전 패턴, 상기 제1 도전 패턴 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 반도체 패턴, 상기 제1 절연층 및 상기 반도체 패턴 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제2 도전 패턴을 포함하되, 상기 제1 도전 패턴의 제1 에지와 상기 제2 도전 패턴의 제2 에지는 서로 대향하고, 상기 제1 에지와 상기 제2 에지가 대향하는 대향 영역에서 상기 제1 도전 패턴과 상기 제2 도전 패턴은 비중첩하며, 상기 반도체 패턴은 상기 대향 영역에 배치되고, 상기 제2 도전 패턴은 상기 제2 절연층과 중첩하고, 상기 제2 절연층은 상기 제2 도전 패턴의 상기 제2 에지로부터 돌출된 제3 에지를 갖는다.
상기 반도체 패턴은 신호 라인 또는 전극으로부터 절연된 더미 반도체 패턴일 수 있다.
상기 반도체 패턴은 산화물 반도체를 포함할 수 있다.
상기 반도체 패턴은 상기 제3 에지와 두께 방향으로 중첩할 수 있다.
상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 제3 에지의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 제2 도전 패턴의 제2 방향의 폭보다 작을 수 있다.
상기 반도체 패턴은 상기 제1 에지 및 상기 제2 에지와 두께 방향으로 중첩하고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 중첩할 수 있다.
상기 제2 도전 패턴 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되는 제3 도전 패턴을 더 포함하되, 상기 반도체 패턴은 상기 제3 도전 패턴과 중첩할 수 있다.
상기 제3 도전 패턴은 제1 방향으로 연장되며, 상기 제3 도전 패턴의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 반도체 패턴의 상기 제2 방향의 폭보다 작을 수 있다.
상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 제2 방향으로 연장되고, 제1 도전 패턴은 제1 전원 전압이 인가되고, 제2 도전 패턴은 스캔 신호 및 센싱 신호 중 어느 하나를 전달하고, 상기 제3 도전 패턴은 데이터 신호를 전달할 수 있다.
상기 반도체 패턴과 중첩하지 않는 영역의 상기 제1 절연층의 두께는 상기 반도체 패턴과 중첩하는 영역의 상기 제1 절연층의 두께보다 작을 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 활성층을 포함하는 적어도 하나의 트랜지스터를 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치되며, 상기 활성층과 중첩하는 하부 차광 패턴, 및 상기 하부 차광 패턴과 분리된 제1 도전 패턴을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 활성층, 및 상기 활성층과 분리되고 상기 활성층과 절연된 반도체 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치되는 제2 절연층, 및 상기 제2 절연층 상에 배치되며, 상기 활성층과 중첩하는 게이트 도전 패턴, 및 상기 반도체 패턴 상에 배치되는 제2 도전 패턴을 포함하는 제2 도전층을 포함하고, 상기 반도체 패턴은 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 중첩하고, 상기 제2 도전층은 상기 제2 절연층과 중첩하고, 상기 제2 절연층은 일부가 상기 제2 도전층과 중첩하고, 나머지가 상기 제2 도전층으로부터 돌출된다.
상기 반도체 패턴은 신호 라인 또는 전극으로부터 절연된 더미 반도체 패턴일 수 있다.
상기 반도체 패턴은 산화물 반도체를 포함할 수 있다.
상기 반도체 패턴과 중첩하지 않는 영역의 상기 제1 절연층의 두께는 상기 반도체 패턴과 중첩하는 영역의 상기 제1 절연층의 두께보다 작을 수 있다.
상기 제1 도전 패턴의 제1 에지와 상기 제2 도전 패턴의 제2 에지는 서로 대향하고, 상기 제1 에지와 상기 제2 에지가 대향하는 대향 영역에서 상기 제1 도전 패턴과 상기 제2 도전 패턴은 비중첩하며, 상기 반도체 패턴은 상기 대향 영역에 배치되고, 상기 제2 절연층은 상기 제2 도전 패턴의 상기 제2 에지로부터 돌출된 제3 에지를 가질 수 있다.
상기 반도체 패턴은 상기 제3 에지와 두께 방향으로 중첩할 수 있다.
상기 반도체 패턴은 상기 제1 에지 및 상기 제2 에지와 두께 방향으로 중첩하고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 중첩할 수 있다.
상기 제2 도전층 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되고 제3 도전 패턴을 더 포함하되, 상기 반도체 패턴은 상기 제3 도전 패턴과 중첩할 수 있다.
상기 제3 도전 패턴은 제1 방향으로 연장되며, 상기 제3 도전 패턴의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 반도체 패턴의 상기 제2 방향의 폭보다 작을 수 있다.
상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 제2 방향으로 연장되고, 제1 도전 패턴은 제1 전원 전압이 인가되고, 제2 도전 패턴은 스캔 신호 및 센싱 신호 중 어느 하나를 전달하고, 상기 제3 도전 패턴은 데이터 신호를 전달할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 신호 라인의 단절을 억제 또는 방지하며, 인접한 신호 라인들 사이에서 쇼트(Short)를 억제 또는 방지할 수 있는 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 6은 도 5의 레이아웃도에서 식각 방지 패턴이 배치된 영역을 확대한 도면이다.
도 7은 도 6의 A-A' 및 B-B' 선을 따라 자른 단면도이다.
도 8은 도 7의 C 영역을 확대한 확대도이다.
도 9는 일 실시예에 따른 제2 도전층 및 게이트 절연막을 형성하는 공정을 간략히 도시한 도면이다.
도 10은 다른 실시예에 따른 식각 방지 패턴 주변 영역을 확대한 확대도이다.
도 11은 도 10의 ⅩⅠ-ⅩⅠ' 선을 따라 자른 단면도이다.
도 12는 또 다른 실시예에 따른 식각 방지 패턴 주변 영역을 확대한 확대도이다.
도 13은 도 12의 ⅩⅢ-ⅩⅢ' 선을 따라 자른 단면도이다.
도 14는 또 다른 실시예에 따른 식각 방지 패턴 주변 영역을 확대한 확대도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 16은 또 다른 실시예에 따른 제4 식각 방지 패턴 주변을 확대한 평면도이다.
도 17은 도 16의 ⅩⅦ-ⅩⅦ' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
표시 장치는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.
도면에 예시된 표시 장치(1)는 텔레비전이다. 표시 장치(1)는 이에 제한되는 것은 아니지만, HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치(1)의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), LED 표시 장치(LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 이하에서는 표시 장치(1)로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치(1)로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치(1)가 적용될 수도 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 제1 표시 기판(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 제1 표시 기판(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
표시 장치(1)는 평면도상(즉, 평면도 상태로 바라볼 때) 직사각형 형상을 가질 수 있다. 표시 장치(1)가 텔레비전인 경우, 통상 장변이 가로 방향에 위치하도록 배치된다. 그러나, 이에 제한되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루이지는 활성 영역이다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX) 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA1)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA2)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA3)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 2에서는 광(L)이 발광층(EML)이 형성된 제1 기판(SUB) 방향이 아닌, 반대 방향(제2 기판(21) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 표시 장치(1)가 이에 제한되는 것은 아니다.
도 2를 참조하면, 표시 장치(1)는 제1 표시 기판(10), 제1 표시 기판(10)과 그에 대향하는 제2 표시 기판(20) 및 충진층(30)을 포함할 수 있다.
제1 표시 기판(10)은 제1 기판(SUB), 제1 기판(SUB)의 일면 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 봉지막(ENC)을 포함할 수 있다.
제1 표시 기판(10)의 제1 기판(SUB)은 절연 기판이며, 투명한 물질을 포함할 수 있다.
제1 기판(SUB) 상에는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 화소(PX) 및 각 서브 화소(PX1, PX2, PX3)를 구동할 수 있으며, 적어도 하나의 박막 트랜지스터(TFT, Thin Film Transistor)를 포함할 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
회로층(CCL) 상에는 화소 전극(PXE)이 배치될 수 있다. 복수의 화소 전극(PXE)은 각 화소(PX)의 서브 화소(PX1, PX2, PX3)마다 배치될 수 있다. 이웃하는 서브 화소(PX1, PX2, PX3)의 화소 전극(PXE)은 서로 분리되어 있을 수 있다. 화소 전극(PXE)은 발광 소자(도 4의 'EMD' 참조)의 제1 전극, 예컨대 애노드 전극일 수 있다.
제1 기판(SUB)의 일면 상에 화소(PX)의 경계 및 각 서브 화소(PX1, PX2, PX3)의 경계를 따라 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에는 발광층(EML)이 배치된다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EML)은 화소 전극(PXE) 및 화소 정의막(PDL) 상에 전면적으로 배치될 수 있다. 발광층(EML)은 청색광 또는 자외선을 발광하고, 컬러 제어 구조물이 파장 변환층(WCL)을 포함함으로써, 각 서브 화소(PX1, PX2, PX3)별 색상을 표시할 수 있다. 다시 말해서, 발광층(EML)에서 공통적으로 동일한 광을 발광하더라도, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 서로 다른 색을 표시할 수 있다. 예를 들어, 이에 제한되는 것은 아니지만, 제1 서브 화소(PX1)는 적색의 제1 색을, 제2 서브 화소(PX2)는 녹색의 제2 색을, 제3 서브 화소(PX3)는 청색의 제3 색을 표시할 수 있다.
발광층(EML) 상에는 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 각 화소(PX) 및 각 서브 화소(PX1, PX2, PX3)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX) 및 서브 화소(PX1, PX2, PX3)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 소자(도 4의 'EMD' 참조)의 제2 전극, 예컨대 캐소드 전극일 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 빛은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(CME) 상부에는 봉지막(ENC)이 배치될 수 있다. 봉지막(ENC)은 적어도 하나의 봉지층을 포함할 수 있다. 예를 들어, 봉지층은 제1 무기막(ENC1), 유기막(ENC2) 및 제2 무기막(ENC3)을 포함할 수 있다.
제2 표시 기판(20)은 봉지막(ENC) 상부에서 그와 대향하도록 배치될 수 있다. 제2 표시 기판(20)은 제2 기판(21) 및 제1 기판(SUB)과 대향하는 제2 기판(21)의 일면 상에 배치된 컬러 제어 구조물(WCL, TPL, CFL)을 포함할 수 있다. 컬러 제어 구조물은 컬러 필터층(CFL) 및 파장 변환층(WCL)을 포함할 수 있다. 컬러 제어 구조물은 일부 화소에서 파장 변환층(WCL)과 동일 레벨에 배치된 투광층(TPL)을 더 포함할 수 있다.
제2 표시 기판(20)의 제2 기판(21)은 투명한 물질을 포함할 수 있다.
제1 기판(SUB)을 향하는 제2 기판(21)의 일면 상에는 화소(PX) 및 서브 화소(PX1, PX2, PX3)의 경계를 따라 차광 부재(BM)가 배치될 수 있다.
차광 부재(BM)가 배치된 제2 기판(21)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BM)의 개구부를 통해 노출되는 제2 기판(21)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BM) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(PX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(PX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(PX3)에 배치되는 제3 컬러 필터층(CFL2)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다.
컬러 필터층(CFL) 상에는 제1 캡핑층(22)이 배치될 수 있다. 제1 캡핑층(22)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(22) 상에는 격벽(PTL)이 배치될 수 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL) 및/또는 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
각 화소(PX)의 발광층(EML)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 서브 화소(PX1)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 서브 화소(PX2)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 서브 화소(PX3)에는 투광층(TPL)이 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치되며 제3 색을 제1 색으로 변환하는 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치되고 제3 색을 제1 색으로 변환하는 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.
파장 변환층(WCL) 및 투광층(TPL) 상에는 제2 캡핑층(23)이 배치될 수 있다.
제1 표시 기판(10)과 제2 표시 기판(20) 사이에는 충진층(30)이 배치될 수 있다. 충진층(30)은 제1 표시 기판(10)과 제2 표시 기판(20) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진층(30)은 제1 표시 기판(10)의 박막 봉지막(ENC)과 제2 표시 기판(20)의 제2 캡핑층(23) 사이에 배치될 수 있다.
이하, 표시 장치(1)의 회로층(CCL)에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 3을 참조하면, 제1 기판(SUB) 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 복수의 배선은 제2 전원 라인(ELVSL)을 더 포함할 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 제1 기판(SUB) 상의 제3 비표시 영역(NDA3)에 배치될 수 있지만, 이에 제한되지 않고, 제3 비표시 영역(NDA3)의 반대편에 위치하는 비표시 영역인 제4 비표시 영역에 배치되거나, 제3 비표시 영역(NDA3)과 제4 비표시 영역 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA1) 및/또는 제2 비표시 영역(NDA2) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 제1 비표시 영역(NDA1)에 배치되고, 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 제2 비표시 영역(NDA2)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 모두 동일한 영역, 예컨대 제1 비표시 영역(NDA1)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 기판(SUB) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DRT, STR1, STR2)와 1개의 스토리지 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DRT)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DRT)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압, ELVD)보다 낮은 저전위 전압(제2 전원 전압, ELVS)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DRT)는 게이트 전극과 제2 소스/드레인 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DRT)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극에 연결되고, 제1 소스/드레인 전극은 제1 전원 전압(ELVD)이 인가되는 제1 전원 라인(ELVDL)에 연결되며, 제2 소스/드레인 전극은 발광 소자(EMD)의 제1 전극에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DRT)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 데이터 라인(DTL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 게이트 전극에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DRT)의 제2 소스/드레인 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DRT)의 제2 소스/드레인 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DRT)의 게이트 전극과 제2 소스/드레인 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DRT)의 게이트 전압과 제2 소스/드레인 전압의 차전압을 저장한다.
구동 트랜지스터(DRT)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DRT)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 구동 트랜지스터(DRT)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(1)의 일 화소의 구조에 대하여 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 6은 도 5의 레이아웃도에서 식각 방지 패턴이 배치된 영역을 확대한 도면이다. 도 7은 도 6의 A-A' 및 B-B' 선을 따라 자른 단면도이다.
도 5 내지 도 7에 도시된 일 화소(PX) 중, 일부 영역은 제1 서브 화소(PX1)를 구성하고, 다른 일부 영역은 제2 서브 화소(PX2)를 구성하며 또 다른 일부 영역은 제3 서브 화소(PX3)를 구성할 수 있다. 각 서브 화소(PX1, PX2, PX3)들은 도 4를 참조하여 상술한 등가 회로도와 같이 복수의 트랜지스터와 스토리지 커패시터, 및 복수의 배선들을 포함할 수 있다. 도 5 내지 도 7에서는 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(STR1), 제2 스위칭 트랜지스터(STR2) 및 스토리지 커패시터(CST)를 포함하는 서브 화소(PX1, PX2, PX3)가 3개 배치된 것이 도시되어 있다. 또한, 이들 각각은 서로 다른 데이터 배선과 전기적으로 연결되되, 동일한 전원 배선과 전기적으로 연결될 수 있다. 이하에서는 도면을 참조하여 표시 장치(1)의 화소(PX) 또는 서브 화소(PX1, PX2, PX3)에 배치된 복수의 층들에 대하여 설명하기로 한다. 다만, 설명의 편의를 위해, 하나의 서브 화소(예를 들어, 제3 서브 화소(PX3))에 배치된 층들을 대표하여 설명하고, 다른 서브 화소에 배치된 층들에 대한 중복된 설명은 간략하게 서술하기로 한다.
도 5 내지 도 7을 참조하면, 회로층(CCL)은 제1 기판(SUB) 상에 배치된 반도체층(SC), 복수의 도전층 및 복수의 절연층을 포함한다. 복수의 도전층은 제1 도전층(110), 제2 도전층(120), 제3 도전층(130), 제4 도전층(140) 및 화소 전극(PXE)을 포함할 수 있다. 복수의 절연층은 버퍼층(101), 게이트 절연막(102), 층간 절연막(103), 패시베이션막(Passivation, 104), 및 비아층(Via, 105)을 포함할 수 있다.
구체적으로 설명하면, 제1 기판(SUB) 상에는 제1 도전층(110)이 배치된다. 제1 도전층(110)은 제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112), 제3 하부 차광 패턴(113) 및 제1 전원 라인(114)을 포함할 수 있다. 제1 도전층(110)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112) 및 제3 하부 차광 패턴(113)은 외광으로부터 반도체층(SC)을 보호하는 역할을 하는 차광층일 수 있다. 제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112) 및 제3 하부 차광 패턴(113)은 패턴화된 형상을 갖는다. 제1 하부 차광 패턴(111), 제2 하부 차광 패턴(112) 및 제3 하부 차광 패턴(113)은 하부에서 적어도 상부의 반도체층(SC)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 반도체층(SC) 전체를 커버하도록 배치될 수 있다.
제1 전원 라인(114)는 제1 방향(DR1)으로 연장되며, 제1 전원 전압(ELVD)이 인가될 수 있다. 제1 도전층(110)의 제1 전원 라인(114)은 후술할 제3 도전층(130)의 제1 전원 라인(134)과 함께 메쉬 구조를 형성할 수 있으며, 층간 절연막(103) 및 버퍼층(101)을 두께 방향(제3 방향(DR3))으로 관통하여 제1 도전층(110)의 제1 전원 라인(114)의 일부를 노출하는 컨택홀(CNT1)을 통해 제3 도전층(130)의 제1 전원 라인(134)과 전기적으로 연결될 수 있다.
제1 도전층(110) 상에는 버퍼층(101)이 배치된다. 버퍼층(101)은 제1 도전층(110)이 형성된 제1 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(101)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 일 실시예에서, 버퍼층(101)은 SiNx/SiOx의 이중막을 포함할 수 있다.
버퍼층(101) 상에는 반도체층(SC)이 배치된다. 반도체층(SC)은 반도체층(SC)은 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9) 및 식각 방지 패턴(EST 또는, 반도체 더미 패턴)을 포함할 수 있다.
제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 일 화소(PX)에 포함된 구동 트랜지스터(DRT)의 활성층이고, 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)은 제1 스위칭 트랜지스터(STR1)의 활성층, 제3 반도체 패턴(ACT7, ACT8, ACT9)은 제2 스위칭 트랜지스터(STR2)의 활성층일 수 있다.
제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)은 제1 방향(DR1), 즉 도면 상 가로 방향으로 연장되고, 직사각형 형상을 갖거나 양 측 단부들이 더 넓은 폭을 갖도록 확장된 형상을 가질 수 있다. 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9) 각각은 상기 게이트 전극과 두께 방향(제3 방향(DR3))으로 중첩 배치된 채널 영역 및 상기 채널 영역의 일측 및 타측에 위치하는 도체화 영역을 포함할 수 있다. 상기 도체화 영역은 상기 채널 영역보다 도전성이 크고, 전기적인 저항이 낮을 수 있다. 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9) 각각의 상기 도체화 영역은 제3 도전층(130)과 중첩하는 영역에서 각 트랜지스터들의 소스 전극 및 드레인 전극(또는, 제1 소스/드레인 전극 및 제2 소스/드레인 전극)을 포함할 수 있다.
제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 일 화소(PX) 내에서 제1 방향(DR1)을 기준으로 중심 부근에 위치할 수 있다. 제1 반도체 패턴(ACT1)은 제2 방향(DR2)을 기준으로 제2 반도체 패턴(ACT2) 및 제3 반도체 패턴(ACT3)보다 도면상 상측에 위치할 수 있으며, 제2 반도체 패턴(ACT2)은 제3 반도체 패턴(ACT3)보다 제2 방향(DR2) 도면상 상측에 위치할 수 있다. 제1 반도체 패턴(ACT1)은 제1 서브 화소(PX1)의 구동 트랜지스터(DTR)의 활성층이고, 제2 반도체 패턴(ACT2)은 제2 서브 화소(PX2)의 구동 트랜지스터(DTR)의 활성층이며, 제3 반도체 패턴(ACT3)은 제3 서브 화소(PX3)의 구동 트랜지스터(DTR)의 활성층일 수 있다.
제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)은 일 화소(PX) 내에서 제1 방향(DR1)을 기준으로 도면상 우측에 위치할 수 있다. 제4 반도체 패턴(ACT4)은 제2 방향(DR2)을 기준으로 제5 반도체 패턴(ACT5) 및 제6 반도체 패턴(ACT6)보다 도면상 상측에 위치할 수 있으며, 제5 반도체 패턴(ACT5)은 제6 반도체 패턴(ACT6)보다 제2 방향(DR2) 도면상 상측에 위치할 수 있다. 제4 반도체 패턴(ACT4)은 제1 서브 화소(PX1)의 제1 스위칭 트랜지스터(STR1)의 활성층이고, 제5 반도체 패턴(ACT5)은 제2 서브 화소(PX2)의 제1 스위칭 트랜지스터(STR1)의 활성층이며, 제6 반도체 패턴(ACT6)은 제3 서브 화소(PX3)의 제1 스위칭 트랜지스터(STR1)의 활성층일 수 있다.
제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)은 일 화소(PX) 내에서 제1 방향(DR1)을 기준으로 도면상 좌측에 위치할 수 있다. 제7 반도체 패턴(ACT7)은 제2 방향(DR2)을 기준으로 제8 반도체 패턴(ACT8) 및 제9 반도체 패턴(ACT9)보다 도면상 상측에 위치할 수 있으며, 제8 반도체 패턴(ACT8)은 제9 반도체 패턴(ACT9)보다 제2 방향(DR2) 도면상 상측에 위치할 수 있다. 제7 반도체 패턴(ACT7)은 제1 서브 화소(PX1)의 제2 스위칭 트랜지스터(STR2)의 활성층이고, 제8 반도체 패턴(ACT8)은 제2 서브 화소(PX2)의 제1 스위칭 트랜지스터(STR1)의 활성층이며, 제9 반도체 패턴(ACT9)은 제3 서브 화소(PX3)의 제2 스위칭 트랜지스터(STR2)의 활성층일 수 있다.
식각 방지 패턴(EST)은 구동 트랜지스터(DTR), 제1 스위칭 트랜지스터(STR1) 및 제2 스위칭 트랜지스터(STR2)의 활성층과 분리되어 섬(Island) 형상으로 형성될 수 있다. 식각 방지 패턴(EST)은 반도체 더미일 수 있다. 다시 말해서, 식각 방지 패턴(EST)은 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)과 동일한 물질을 포함하며, 동일한 공정에 의해 형성되나, 제1 내지 제9 반도체 패턴(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)과 분리되어 형성될 수 있다. 아울러, 식각 방지 패턴(EST)은 다른 구성(예를 들어, 각 서브 화소(PX1, PX2, PX3)의 트랜지스터(DRT, STR1, STR3) 등)과 전기적으로 연결되지 않으며, 제1 전원 전압(ELVD) 및 데이터 전압 등이 인가되지 않을 수 있다. 즉, 식각 방지 패턴(EST)은 신호 라인 및 전극 등으로부터 절연된 더미 패턴일 수 있다.
식각 방지 패턴(EST)은 서로 분리된 제1 식각 방지 패턴(EST), 제2 식각 방지 패턴(EST2) 및 제3 식각 방지 패턴(EST3)을 포함할 수 있다. 제1 내지 제3 식각 방지 패턴(EST1, EST2, EST3)은 제1 방향(DR1)으로 연장되는 스캔 라인(121)과 센싱 라인(122)이 제2 방향(DR2)으로 연장되는 제1 내지 제3 데이터 라인(131, 132, 133)과 교차하는 영역에 각각 배치될 수 있다. 다시 말해서, 제1 내지 제3 식각 방지 패턴(EST1, EST2, EST3) 각각은 제2 방향(DR2)으로 제1 도전층(110)의 제1 전원 라인(114)과 제2 도전층(120)의 스캔 라인(121)의 사이, 및/또는 제1 도전층(110)의 제1 전원 라인(114)과 제2 도전층(120)의 센싱 라인(122)의 사이에 배치될 수 있다. 상기 사이 영역에서 제1 식각 방지 패턴(EST1)은 제1 데이터 라인(131)과 중첩하도록 배치되고, 제2 식각 방지 패턴(EST2)은 제2 데이터 라인(132)과 중첩하도록 배치되며, 제3 식각 방지 패턴(EST3)은 제3 데이터 라인(133)과 중첩하도록 배치될 수 있다.
식각 방지 패턴(EST)을 배치함에 따라, 게이트 절연막(102) 주변의 버퍼층(101)의 오버-에치(Over-etch)를 억제할 수 있다. 이 경우, 제1 도전층(110)의 제1 전원 라인(114)과 센싱 라인(122) 사이에서 상부의 제1 내지 제3 데이터 라인(131, 132, 133) 중 일부가 단절(Data open)되거나, 이웃한 제1 내지 제3 데이터 라인(131, 132, 133) 간의 쇼트(Short)되는 것을 억제 또는 방지할 수 있다. 아울러, 식각 방지 패턴(EST)은 반도체층(SC)을 형성하는 과정에서 함께 형성되므로, 추가적인 마스크(또는 공정)가 불필요할 수 있다. 식각 방지 패턴(EST)에 대한 상세한 설명은 후술하기로 한다.
반도체층(SC)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Galium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 반도체층(SC)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘(amorphous silicon) 등으로 이루어질 수도 있다.
반도체층(SC) 상에는 게이트 절연막(102)이 배치된다. 게이트 절연막(102)은 후술하는 제2 도전층(120)과 실질적으로 동일한 패턴으로 형성될 수 있다. 다시 말해서, 게이트 절연막(102)은 제2 도전층(120)의 패턴에 상응하는 패턴으로 형성될 수 있다. 게이트 절연막(102)의 패턴은 제2 도전층(120)의 패턴과 실질적으로 동일하게 형성되되, 게이트 절연막(102)의 패턴은 제2 도전층(120)의 패턴으로부터 확대된 형상을 가질 수 있다. 게이트 절연막(102)의 패턴 형상은 제2 도전층(120)의 패턴 형상과 실질적으로 동일하되, 게이트 절연막(102)의 패턴의 크기는 제2 도전층(120)의 패턴의 크기와 다를 수 있으며, 게이트 절연막(102)의 패턴의 크기는 제2 도전층(120)의 패턴의 크기보다 클 수 있다. 제2 도전층(120)은 전 영역이 게이트 절연막(102)에 완전히 중첩하되, 게이트 절연막(102)은 일부 영역만이 제2 도전층(120)과 중첩할 수 있다.
게이트 절연막(102)의 측면은 제2 도전층(120)의 측면보다 외측으로 돌출되도록 형성될 수 있다. 제2 도전층(120)은 전 영역이 게이트 절연막(102)과 중첩하되, 게이트 절연막(102)은 일부 영역이 제2 도전층(120)과 중첩하고, 제2 도전층(120)과 중첩하지 않는 부분은 제2 도전층(120)의 외측으로 돌출될 수 있다. 이에 제한되는 것은 아니지만, 제2 도전층(120)의 하면과 제2 도전층(120)의 측면이 만나는 제2 도전층(120)의 제1 에지(Edge, 또는 하측 단부)는 게이트 절연막(102)의 상면과 게이트 절연막(102)의 측면이 만나는 게이트 절연막(102)의 제2 에지(도 8의 '102b' 참조, 또는 상측 단부)와 맞닿을 수 있다. 게이트 절연막(102)의 하면과 측면이 만나는 게이트 절연막(102)의 제1 에지(도 8의 '102a' 참조, 또는 하측 단부)는 상기 게이트 절연막(102)의 제2 에지(도 8의 '102b' 참조)보다 제2 도전층(120)의 외측에 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
게이트 절연막(102)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연막(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연막(102)은 SiOx막을 포함하여 이루어질 수 있다.
게이트 절연막(102) 상에는 제2 도전층(120)이 배치된다. 제2 도전층(120)은 스캔 라인(121), 센싱 라인(122) 및 제1 내지 제3 게이트 도전 패턴(123, 124, 125)를 포함할 수 있다. 이하에서, 스캔 라인(121)은 도 4의 스캔 라인(SCL)이고, 센싱 라인(122)은 도 4의 센싱 라인(SSL)과 실질적으로 동일하나, 설명의 편의를 위해 다른 도면 부호를 사용한다.
스캔 라인(121)은 각 서브 화소(PX1, PX2, PX3)의 제1 스위칭 트랜지스터(STR1)에 스캔 신호를 전달하고, 센싱 라인(122)은 각 서브 화소(PX1, PX2, PX3)의 제2 스위칭 트랜지스터(STR2)에 센싱 신호를 전달할 수 있다. 제1 내지 제3 게이트 도전 패턴(123, 124, 125)은 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 중첩하여, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 구동 트랜지스터(DRT)의 게이트 전극을 형성할 수 있다.
스캔 라인(121)은 도면상 일 화소(PX)의 상측에 위치하여, 제1 방향(DR1)으로 연장된다. 스캔 라인(121)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
센싱 라인(122)은 도면상 일 화소(PX)의 하측에 위치하여, 제1 방향(DR1)으로 연장된다. 센싱 라인(122)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 방향(DR1)으로 연장된 스캔 라인(121)과 센싱 라인(122)은 제2 방향(DR2)으로 연장되는 제1 내지 제3 데이터 라인(131, 132, 133) 및 기준 전압 라인(135)와 교차하는 영역에서 양 갈래로 갈라져 제1 방향(DR1)으로 연장될 수 있다. 다시 말해서, 스캔 라인(121)과 센싱 라인(122)은 제1 내지 제3 데이터 라인(131, 132, 133) 및 기준 전압 라인(135)의 제1 방향(DR1) 일측 및 타측에서 하나의 배선으로 제1 방향(DR1)으로 연장되고, 제1 내지 제3 데이터 라인(131, 132, 133) 및 기준 전압 라인(135)과 교차하는 영역에서 양 갈래로 갈라져 제1 방향(DR1)으로 연장될 수 있다.
제2 도전층(120)은 제1 연장부(126) 및 제2 연장부(127)를 더 포함할 수 있다. 제1 연장부(126)는 도면상 화소(PX)의 우측에 위치하며, 제2 방향(DR2)으로 연장될 수 있다. 제1 연장부(126)는 스캔 라인(121)과 분리되어 있으나, 층간 절연막(103)을 두께 방향(제3 방향(DR3))으로 관통하여 각각 스캔 라인(121)과 제1 연장부(126)의 일부를 노출하는 컨택홀(CNT2, CNT3), 및 제3 도전층(130)의 제4 컨택 패턴(CE4)을 통해 스캔 라인(121)과 전기적으로 연결될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 연장부(126)는 스캔 라인(121)에서 분지되어 제2 방향(DR2)으로 연장될 수도 있다. 제1 연장부(126)는 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)의 일부와 중첩할 수 있다. 제1 연장부(126)는 상기 중첩 영역에서 제1 내지 제3 서브 화소(PX1, PX2, PX3) 각각의 제1 스위칭 트랜지스터(STR1)의 게이트 전극을 형성할 수 있다. 제1 내지 제3 서브 화소(PX1, PX2, PX3) 각각의 제1 스위칭 트랜지스터(STR1)는 제1 연장부(126)를 통해 스캔 라인(121)에서 입력되는 스캔 신호를 전달받을 수 있다.
제2 연장부(127)는 도면상 화소(PX)의 좌측에 위치하며, 제2 방향(DR2)으로 연장될 수 있다. 제2 연장부(122)는 층간 절연막(103)을 두께 방향(제3 방향(DR3))으로 관통하여 각각 센싱 라인(122)과 제2 연장부(127)의 일부를 노출하는 컨택홀(CNT4, CNT5), 및 제3 도전층(130)의 제5 컨택 패턴(CE5)을 통해 센싱 라인(122)과 전기적으로 연결될 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 연장부(127)는 센싱 라인(122)에서 분지되어 제2 방향(DR2)으로 연장될 수도 있다. 제2 연장부(127)는 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)의 일부와 중첩할 수 있다. 제2 연장부(127)는 상기 중첩 영역에서 제1 내지 제3 서브 화소(PX1, PX2, PX3) 각각의 제2 스위칭 트랜지스터(STR2)의 게이트 전극을 형성할 수 있다. 제1 내지 제3 서브 화소(PX1, PX2, PX3) 각각의 제2 스위칭 트랜지스터(STR2)는 제2 연장부(127)를 통해 센싱 라인(122)에서 입력되는 스캔 신호를 전달받을 수 있다.
제1 내지 제3 게이트 도전 패턴(123, 124, 125)은 제1 연장부(126)와 제2 연장부(127) 사이에 배치될 수 있다. 제1 내지 제3 게이트 도전 패턴(123, 124, 125) 각각은 제1 내지 제3 반도체 패턴(111, 112, 113)과 부분적으로 중첩할 수 있다. 제1 내지 제3 게이트 도전 패턴(123, 124, 125)은 상기 중첩 영역에서 각 트랜지스터들의 게이트 전극을 포함할 수 있다. 다시 말해서, 제1 게이트 도전 패턴(111)은 제1 반도체 패턴(ACT1)의 일부 영역과 중첩하여 제1 서브 화소(PX1)의 구동 트랜지스터(DRT)의 게이트 전극을 형성할 수 있다. 제1 게이트 도전 패턴(111)은 적어도 제1 반도체 패턴(ACT1)의 채널 영역과 중첩할 수 있다. 이와 동일하게, 제2 게이트 도전 패턴(124)은 제2 반도체 패턴(ACT2)의 일부 영역, 제3 게이트 도전 패턴(125)은 제3 반도체 패턴(ACT3)의 일부 영역과 중첩할 수 있다. 이들은 각각 제2 서브 화소(PX2)의 구동 트랜지스터(DRT)의 게이트 전극 및 제3 서브 화소(PX3)의 구동 트랜지스터(DRT)의 게이트 전극을 형성할 수 있다.
제1 내지 제3 게이트 도전 패턴(123, 124, 125)은 제3 도전층(130)의 후술할 제2 도전층(120)의 일부와 중첩하며, 상기 중첩 영역에서 각 서브 화소(PX1, PX2, PX3)의 스토리지 커패시터(CST)의 일 전극을 형성할 수 있다.
제2 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(120)은 단일막 또는 다층막일 수 있다.
제2 도전층(120) 상에는 층간 절연막(103)이 배치된다. 층간 절연막(103)은 제2 도전층(120)이 형성된 층간 절연막(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 층간 절연막(103)은 SiON을 포함하여 이루어질 수 있다.
층간 절연막(103) 상에는 제3 도전층(130)이 배치된다. 제3 도전층은 제1 데이터 라인(131), 제2 데이터 라인(132), 제3 데이터 라인(133), 제1 전압 라인(134), 기준 전압 라인(135), 제2 전압 라인(136), 제1 내지 제3 데이터 패턴(137, 138, 139) 및 제1 내지 제5 컨택 패턴(CE1, CE2, CE3, CE4, CE5)을 포함할 수 있다. 이하에서, 제1 내지 제3 데이터 라인(131, 132, 133)은 도 4의 데이터 라인(DTL)과, 제1 전원 라인(134)은 도 4의 제1 전원 라인(ELVDL)과, 기준 전압 라인(135)은 도 4의 기준 전압 라인(RVL)과, 제2 전원 라인(136)은 도 4의 제2 전원 라인(ELVSL)과 실질적으로 동일하나, 설명의 편의를 위해 다른 도면 부호를 사용한다.
제1 내지 제3 데이터 라인(131, 132, 133)들은 각 서브 화소(PX1, PX2, PX3)에 데이터 신호를 전달할 수 있다. 제1 데이터 라인(131, 132, 133)들은 화소(PX)의 중심부를 기준으로 제1 방향(DR1)의 일 측, 예컨대 우측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제1 데이터 라인(131, 132, 133)들은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 데이터 라인(131)은 제4 반도체 패턴(ACT4)과 중첩하며, 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제4 반도체 패턴(ACT4)의 일부를 노출하는 컨택홀(CNT6)을 통하여 제4 반도체 패턴(ACT4)과 전기적으로 연결될 수 있다. 이에 따라, 제1 서브 화소(PX1)의 제1 스위칭 트랜지스터(STR1)에 데이터 신호를 전달할 수 있다. 제2 데이터 라인(132)은 제5 반도체 패턴(ACT5)과 중첩하며, 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제5 반도체 패턴(ACT5)의 일부를 노출하는 컨택홀(CNT7)을 통하여 제5 반도체 패턴(ACT5)과 전기적으로 연결될 수 있다. 이에 따라, 제2 서브 화소(PX2)의 제1 스위칭 트랜지스터(STR1)에 데이터 신호를 전달할 수 있다. 제3 데이터 라인(133)은 제6 반도체 패턴(ACT6)과 중첩하며, 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제6 반도체 패턴(ACT6)의 일부를 노출하는 컨택홀(CNT8)을 통하여 제6 반도체 패턴(ACT6)과 전기적으로 연결될 수 있다. 이에 따라, 제3 서브 화소(PX3)의 제1 스위칭 트랜지스터(STR1)에 데이터 신호를 전달할 수 있다.
제1 전원 라인(134)은 각 서브 화소(PX1, PX2, PX3)에 제1 전원 전압(ELVD)을 전달할 수 있다. 제1 전원 라인(134)은 화소(PX)의 중심부를 기준으로 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(134)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 제1 전원 라인(134)은 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 중첩하고, 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3) 각각의 일부를 노출하는 컨택홀(CNT9, CNT10, CNT11)을 통하여 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 전기적으로 연결될 수 있다. 이에 따라, 각 서브 화소(PX1, PX2, PX3)의 구동 트랜지스터(DRT)에 제1 전원 전압(ELVD)을 전달할 수 있다.
기준 전압 라인(135)은 각 서브 화소(PX1, PX2, PX3)에 기준 전압(RV)을 전달할 수 있다. 기준 전압 라인(135)은 제1 전원 라인(134)의 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 기준 전압 라인(135)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 기준 전압 라인(135)은 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)와 중첩하고, 상기 중첩 영역에서 층간 절연막(103)을 관통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)의 일부를 노출하는 컨택홀(CNT12, CNT13, CNT14)을 통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)와 전기적으로 연결된다. 이에 따라, 각 서브 화소의 제2 스위칭 트랜지스터(STR2)에 기준 전압(RV)을 전달할 수 있다.
제2 전압 라인(136)은 각 서브 화소(PX1, PX2, PX3)에 제2 전원 전압(ELVS)을 전달할 수 있다. 제2 전압 라인(136)은 기준 전압 라인(135)의 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제2 전압 라인(136)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 내지 제3 데이터 도전 패턴(137, 138, 139) 및 제1 내지 제5 컨택 패턴(CE1, CE2, CE3, CE4, CE5)은 제1 데이터 라인(131, 132, 133)들 및 제1 전원 라인(134) 사이에 배치될 수 있다.
제1 내지 제3 데이터 도전 패턴(137, 138, 139)은 각각 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3) 및 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 데이터 도전 패턴(137, 138, 139) 각각은 층간 절연막(103)을 관통하여 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)의 일부를 노출하는 컨택홀(CNT15, CNT16, CNT17)을 통하여 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)와 전기적으로 연결되며, 층간 절연막(103)을 관통하여 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)의 일부를 노출하는 컨택홀(CNT18, CNT19, CNT20)을 통해 제7 내지 제9 반도체 패턴(ACT7, ACT8, ACT9)과 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 도전 패턴(137, 138, 139)은 각 서브 화소(PX1, PX2, PX3)의 구동 트랜지스터(DRT) 및 제2 스위칭 트랜지스터(STR2)의 제2 소스/드레인 전극을 포함할 수 있다.
제1 내지 제3 컨택 패턴(CE1, CE2, CE3)은 각각 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6) 및 제1 내지 제3 게이트 도전 패턴(123, 124, 125)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 컨택 패턴(CE1, CE2, CE3) 각각은 층간 절연막(103)을 관통하여 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)의 일부를 노출하는 컨택홀(CNT21, CNT22, CNT23)을 통하여 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)과 전기적으로 연결되며, 층간 절연막(103)을 관통하여 제1 내지 제3 게이트 도전 패턴(123, 124, 125)의 일부를 노출하는 컨택홀(CNT24, CNT25, CNT26)을 통하여 제1 내지 제3 게이트 도전 패턴(123, 124, 125)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 내지 제3 컨택 패턴(CE1, CE2, CE3)을 통해 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6) 각각은 제4 내지 제6 반도체 패턴(ACT4, ACT5, ACT6)와 전기적으로 연결될 수 있다.
제1 내지 제3 컨택 패턴(CE1, CE2, CE3)는 각 서브 화소(PX1, PX2, PX3)의 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극을 포함할 수 있다. 제1 내지 제3 컨택 패턴(CE1, CE2, CE3)은 제1 내지 제3 게이트 도전 패턴(123, 124, 125)들과 중첩하여 각 서브 화소(PX1, PX2, PX3)의 스토리지 커패시터(CST)의 타 전극(또는 제2 전극)을 구성할 수 있다
제4 컨택 패턴(CE4)는 스캔 라인(121) 및 제1 연장부(126)와 중첩할 수 있다. 상기 중첩 영역에서 제4 컨택 패턴(CE4)는 컨택홀(CNT3)를 통하여 스캔 라인(121)과 전기적으로 연결되며, 컨택홀(CNT2)을 통하여 제1 연장부(126)와 전기적으로 연결될 수 있다. 즉, 스캔 라인(121)과 제1 연장부(126)는 제4 컨택 패턴(CE4)을 통해 상호 전기적으로 연결될 수 있다.
제5 컨택 패턴(CE5)는 센싱 라인(122) 및 제2 연장부(127)와 중첩할 수 있다. 상기 중첩 영역에서 제5 컨택 패턴(CE5)는 컨택홀(CNT4)을 통하여 제2 연장부(127)와 전기적으로 연결되며, 컨택홀(CNT5)을 통하여 센싱 라인(122)과 전기적으로 연결될 수 있다. 즉, 센싱 라인(122)과 제2 연장부(127)는 제5 컨택 패턴(CE5)을 통해 상호 전기적으로 연결될 수 있다.
제3 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(130)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(130)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제3 도전층(130) 상에는 패시베이션막(104)이 배치될 수 있다. 패시베이션막(104)은 제3 도전층(130)을 덮어 보호하는 역할을 한다. 패시베이션막(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
패시베이션막(104) 상에는 제4 도전층(140)이 배치될 수 있다. 제4 도전층(140)은 제1 패드(141), 제2 패드(142) 및 제3 패트(143)를 포함할 수 있다. 제1 패드(141), 제2 패드(142) 및 제3 패드(143)는 제1 내지 제3 데이터 라인(131, 132, 133)과 제1 전원 라인(134) 사이에 위치할 수 있다.
제1 내지 제3 패드(141, 142, 143)는 각각 제1 내지 제3 데이터 도전 패턴(137, 138, 139)과 중첩하고, 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3)과 중첩할 수 있다. 상기 중첩 영역에서 제1 내지 제3 패드(141, 142, 143) 각각은 패시베이션막(104)을 관통하여 제1 내지 제3 데이터 도전 패턴(137, 138, 139)을 노출하는 컨택홀(CNT27, CNT28, CNT29)을 통하여 제1 내지 제3 데이터 도전 패턴(137, 138, 139)과 전기적으로 연결되며, 비아층(105)을 관통하여 제1 내지 제3 패드(141, 142, 143)를 노출하는 컨택홀(CNT30, CNT31, CNT32)을 통하여 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 내지 제3 데이터 도전 패턴(137, 138, 139) 각각은 제1 내지 제3 패드(141, 142, 143)를 통해 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3)과 전기적으로 연결될 수 있다. 이에 따라, 제1 내지 제3 패드(141, 142, 143)와 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3) 사이의 접촉 저항을 감소시킬 수 있다.
제4 도전층(140) 상에는 비아층(105)이 배치된다. 비아층(105)은 제4 도전층(140)이 배치된 패시베이션막(104)의 상면을 완전히 덮을 수 있다. 비아층(105)이 유기막으로 이루어지는 경우, 하부의 단차에도 불구하고 그 상면은 평탄할 수 있다. 비아층(105)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
비아층(105) 상에는 화소 전극(PXE)이 배치될 수 있다. 화소 전극(PXE)은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2) 및 제3 화소 전극(PXE3)을 포함할 수 있다. 제1 화소 전극(PXE1)은 제1 서브 화소(PX1)의 발광 소자(EMD)의 애노드 전극을 포함하고, 제2 화소 전극(PXE2)은 제2 서브 화소(PX2)의 발광 소자(EMD)의 애노드 전극을 포함하며, 제3 화소 전극(PXE3)은 제3 서브 화소(PX3)의 발광 소자(EMD)의 애노드 전극을 포함할 수 있다.
제1 화소 전극(PXE1)은 화소(PX)의 중심부를 기준으로 좌측에 배치될 수 있다. 제1 화소 전극(PXE1)은 제3 도전층(130)의 제1 전원 라인(134), 기준 전압 라인(135), 및 제2 전원 라인(136)과 중첩하도록 배치될 수 있다. 제1 화소 전극(PXE1)의 일부는 제1 방향(DR1)으로 연장되어 제1 패드(141)과 중첩할 수 있다.
제2 화소 전극(PXE2)은 화소(PX)의 중심 부근에 배치될 수 있다. 제2 화소 전극(PXE2)은 제1 내지 제3 데이터 도전 패턴(137, 138, 139)과 중첩하도록 배치될 수 있다. 제3 화소 전극(PXE3)은 화소(PX)의 중심부를 기준으로 우측에 인접하여 배치될 수 있다. 제1 화소 전극(PXE1)은 제1 내지 제3 데이터 라인(131, 132, 133)과 중첩하는 위치에 배치될 수 있다.
화소 전극(PXE) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에 의해 정의되는 제1 내지 제3 개구부(OPH1, OPH2, OPH3)이 위치할 수 있다. 제1 내지 제3 개구부(OPH1, OPH2, OPH3) 각각은 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3)과 중첩하도록 배치되며, 제1 내지 제3 화소 전극(PXE1, PXE2, PXE3)의 일부를 노출할 수 있다.
도면에 도시하진 않았으나, 화소 정의막(PDL)이 노출하는 화소 전극(PXE1, PXE2, PXE3) 및 화소 정의막(PDL)상에는 발광층(도 2의 'EML' 참조)이 배치된다. 발광층(도 2의 'EML' 참조) 상에는 공통 전극(또는 캐소드 전극, 도 2의 'CME' 참조)이 배치될 수 있다. 이에 대한 설명은 이미 서술하였으므로, 중복되는 설명은 생략한다.
이하에서, 도 8을 더 참조하여, 식각 방지 패턴(EST)에 대해 구체적으로 설명한다.
도 8은 도 7의 C 영역을 확대한 확대도이다. 이하에서는 제3 식각 방지 패턴(EST3), 제1 도전층(110)의 제1 전원 라인(114), 센싱 라인(122), 및 제3 데이터 라인(133) 등을 기준으로 상기 구성들 간의 관계를 설명한다. 다만, 이하에서 서술되는 설명 중에서 제3 식각 방지 패턴(EST3)으로 설명된 내용은 제1 식각 방지 패턴(EST1) 또는 제2 식각 방지 패턴(EST2)에도 적용되고, 센싱 라인(122)으로 설명된 내용은 스캔 라인(121)에도 적용되며, 제3 데이터 라인(133)으로 설명된 내용은 제1 데이터 라인(131) 또는 제2 데이터 라인(132)에도 적용될 수 있다.
도 8을 더 참조하면, 게이트 절연막(102)의 측면은 센싱 라인(122)의 측면보다 외측에 배치될 수 있다. 게이트 절연막(102)은 센싱 라인(122)보다 제2 방향(DR2)으로 돌출된 영역을 포함할 수 있다. 즉, 게이트 절연막(102)의 측면은 센싱 라인(122)의 측면으로부터 돌출될 수 있다.
게이트 절연막(102)의 상면과 측면이 만나는 게이트 절연막(102)의 제2 에지(102b)는 센싱 라인(122)의 하면과 측면이 만나는 센싱 라인(122)의 제1 에지(122a)와 맞닿을 수 있다. 게이트 절연막(102)의 하면과 측면이 만나는 게이트 절연막(102)의 제1 에지(102a)는 센싱 라인(122)의 제1 에지(122a) 및 제2 에지(102b)보다 센싱 라인(122)의 외측에 배치될 수 있다. 즉, 게이트 절연막(102)의 제1 에지(102a)는 센싱 라인(122)의 제1 에지(122a) 및 게이트 절연막(102)의 제2 에지(102b)로부터 돌출될 수 있다.
제3 식각 방지 패턴(EST3)은 센싱 라인(122)의 제1 에지(122a)와, 상기 센싱 라인(122)의 제1 에지(122a)와 대향하는 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b) 사이 영역을 커버할 수 있다. 다시 말하면, 제1 도전층(110)의 제1 전원 라인(114)은 하면과 측면이 만나는 제1 에지(114a) 및 상면과 측면이 만나는 제2 에지(114b)를 포함할 수 있다.
제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)와 센싱 라인(122)의 제1 에지(122a)는 서로 대향하며, 상기 제3 식각 방지 패턴(EST3)은 적어도 일부가 상기 대향 영역에 배치될 수 있다.
다시 말해서, 평면도상 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)와 센싱 라인(122)의 제1 에지(122a)는 제2 방향(DR2)으로 상호 대향할 수 있다. 단면도상 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)는 제2 방향(DR2)을 기준으로 센싱 라인(122)을 향하면서, 제3 방향(DR3)을 기준으로 상측을 향하도록 형성될 수 있다. 단면도상 센싱 라인(122)의 제1 에지(122a)는 제2 방향(DR2)을 기준으로 제1 도전층(110)의 제1 전원 라인(114)을 향하면서, 제3 방향(DR3)을 기준으로 하측을 향하도록 형성될 수 있다. 따라서, 단면도상 제1 도전층(110)의 제1 전원 라인(114)과 센싱 라인(122)이 서로 다른 층에 배치되더라도, 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)와 센싱 라인(122)의 제1 에지(122a)는 상호 대향할 수 있다.
제3 식각 방지 패턴(EST3)은 평면도상 제2 방향(DR2)을 기준으로 제1 도전층(110)의 제1 전원 라인(114)과 센싱 라인(122) 사이에 배치될 수 있다. 또한, 제3 식각 방지 패턴(EST3)은 단면도상 제2 방향(DR2) 및 제3 방향(DR3)을 기준으로 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)와 센싱 라인(122)의 제1 에지(122a) 사이에 배치될 수 있다. 즉, 제3 식각 방지 패턴(EST3)은 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)와 센싱 라인(122)의 제1 에지(122a) 사이의 대향 영역에 배치되며, 상기 대향 영역을 커버할 수 있다. 대향 영역은 평면도상 제2 방향(DR2) 뿐만 아니라 단면도상 제2 방향(DR2) 및 제3 방향(DR3)을 기준으로 제1 도전층(110)의 제1 전원 라인(114)의 제2 에지(144b)와 센싱 라인(122)의 제1 에지(122a) 사이에 위치할 수 있다.
제3 식각 방지 패턴(EST3)은 제3 데이터 라인(133)과 중첩하는 영역 및 상기 영역 주변에서 상기 게이트 절연막(102)의 제1 에지(102a) 주변 영역에 배치될 수 있다. 제3 식각 방지 패턴(EST3)은 제1 도전층(110)의 제1 전원 라인(114)과 센싱 라인(122) 사이 영역에서 게이트 절연막(102)의 제1 에지(102a)와 직접 접촉할 수 있다. 제1 도전층(110)의 제1 전원 라인(114)과 센싱 라인(122) 사이 영역에서 제3 식각 방지 패턴(EST3)은 게이트 절연막(102)의 하면의 제2 방향(DR2) 일측 및/또는 타측 끝단과 직접 접촉하면서, 게이트 절연막(102)의 측면의 하측 끝단과 직접 접촉할 수 있다.
제3 식각 방지 패턴(EST3)은 게이트 절연막(102)의 제1 에지(102a)의 하부에서 게이트 절연막(102)의 제1 에지(102a)와 중첩하도록 배치되면서 제2 방향(DR2)의 일측 및 타측으로 연장될 수 있다. 제3 식각 방지 패턴(EST3)은 게이트 절연막(102)의 적어도 일부와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 이에 제한되는 것은 아니지만, 예를 들어, 제3 식각 방지 패턴(EST3)은 게이트 절연막(102)의 측면 및/또는 상면과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
제3 식각 방지 패턴(EST3)은 제2 방향(DR2) 일측으로 연장되어 게이트 절연막(102)의 제2 에지(102b) 및 센싱 라인(122)의 제1 에지(122a)와 중첩할 수 있다. 이 경우, 제3 식각 방지 패턴(EST3)은 센싱 라인(122)의 적어도 일부와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 또한, 제3 식각 방지 패턴(EST3)은 제2 방향(DR2) 타측으로 연장되어 제1 도전층(110)의 제1 전원 라인(114)과 중첩하도록 배치될 수 있다. 나아가, 제3 식각 방지 패턴(EST3)은 제2 방향(DR2) 타측으로 더 연장되어, 제1 도전층(110)의 제1 전원 라인(114)과 스캔 라인(121) 사이에 배치되고, 스캔 라인(121)과 중첩하도록 배치될 수 있다.
제3 식각 방지 패턴(EST3)은 제2 방향(DR2) 일측으로 연장되어, 제3 식각 방지 패턴(EST3)의 제2 방향(DR2) 폭이 센싱 라인(122)의 제2 방향(DR2) 폭보다 클 수 있다. 이 경우, 제3 식각 방지 패턴(EST3)은 제1 도전층(110)의 제1 전원 배선과 센싱 라인(122) 사이에 위치하는 게이트 절연막(102)의 제1 에지(102a) 뿐만 아니라, 제2 방향(DR2)을 기준으로 반대 방향에 위치하는 게이트 절연막(102)의 제1 에지(102a)와도 중첩할 수 있다. 즉, 단면도상 제2 방향(DR2) 일측 및 타측에 위치하는 게이트 절연막(102)의 제1 에지(102a) 모두와 중첩할 수 있다.
제3 식각 방지 패턴(EST3)의 제2 방향(DR2) 폭은 스캔 라인(121)의 제2 방향(DR2) 폭 및 제1 도전층(110)의 제1 전원 라인(114)의 제2 방향(DR2) 폭 각각보다 클 수 있으나, 이에 제한되는 것은 아니다. 제3 식각 방지 패턴(EST3)이 배치된 영역에서 제3 식각 방지 패턴(EST3)의 제1 방향(DR1)의 폭은 제3 데이터 라인(133)의 제1 방향(DR1)의 폭보다 클 수 있으나, 이에 제한되는 것은 아니다.
제3 식각 방지 패턴(EST3)과 두께 방향(제3 방향(DR3))으로 중첩하지 않는 영역에서 버퍼층(103)의 두께(TH1)는 제3 식각 방지 패턴(EST3)과 두께 방향(제3 방향(DR3))으로 중첩하는 영역에서 버퍼층(103)의 두께(TH2)보다 작을 수 있다.
도면상 게이트 절연막(102)은 제1 도전층(110)의 제1 전원 라인(114)과 두께 방향(제3 방향(DR3))으로 중첩하지 않는 것으로 도시하였으나, 이에 제한되는 것은 아니고, 게이트 절연막(102)은 제1 도전층(110)의 제1 전원 라인(114)의 적어도 일부와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
식각 방지 패턴(EST)을 배치함에 따라, 게이트 절연막(102) 주변의 버퍼층(101)의 오버-에치(Over-etch)를 억제 또는 방지할 수 있다. 이를 설명하기 위해 도 9가 참조된다.
도 9는 일 실시예에 따른 제2 도전층 및 게이트 절연막을 형성하는 공정을 간략히 도시한 도면이다.
도 9를 참조하면, 패턴화된 게이트 절연막(102) 및 패턴화된 제2 도전층(120)은 하나의 마스크 공정으로 형성될 수 있다. 반도체층(SC)이 형성된 버퍼층(101)의 전면에 게이트 절연막용 물질층(102m)을 전면 증착하고, 전면 증착된 게이트 절연막용 물질층(102m)의 전면에 제2 도전층용 물질층(120m)을 순차 증착한다. 이어, 제2 도전층용 물질층(120m) 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 제2 도전층용 물질층(120m) 일부를 노출하는 포토레지스트 패턴(PR)을 형성한 후, 이를 식각 마스크로 이용하여 게이트 절연막용 물질층(102m) 및 제2 도전층용 물질층(120m)을 순차 식각하여, 게이트 절연막(102) 및 제2 도전층(120)을 패터닝한다. 이후, 포토레지스트 패턴(PR)을 스트립 또는 애싱(Ashing) 공정을 통해 제거한다.
게이트 절연막용 물질층(102m) 및 제2 도전층용 물질층(120m)을 식각하는 과정에서 식각 방지 패턴(EST)와 중첩하지 않는 영역에서 버퍼층(101)은 상부가 일부 식각될 수 있다. 식각 방지 패턴(EST)과 중첩하는 영역에서 식각 방지 패턴(EST)이 에치-스토퍼(Etch-stopper)로 작용하여, 상기 중첩 영역에서 버퍼층(101)은 식각되지 않을 수 있다. 다시 말해서, 스캔 라인(121)과 제1 도전층(110)의 제1 전원 라인(114) 사이, 및 센싱 라인(122)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역에서, 게이트 절연막(102) 주변의 버퍼층(101)이 오버-에치(Over-etch)되는 것을 방지할 수 있다.
상기 영역에서 버퍼층(101)이 오버-에치(Over-etch)되는 것을 방지함에 따라, 상기 영역에서 제3 방향(DR3)으로의 단차가 증가하는 것을 방지할 수 있다. 또한, 스캔 라인(121)과 센싱 라인(122)에 인접한 제1 도전층(110)의 제1 전원 라인(114) 및 상기 제1 전원 라인(114) 상에 배치된 버퍼층(101)과, 스캔 라인(121) 및 센싱 라인(122)의 제2 방향(DR2)의 거리가 가까워지더라도, 상기 구성들 사이에서, 상기 게이트 절연막(102), 스캔 라인(121) 및 센싱 라인(122)을 덮으며 버퍼층(101) 상에 층간 절연막(103)이 원만하게 형성될 수 있다. 이에 따라, 층간 절연막(103) 상에 배치되는 제3 도전층(130), 특히, 제2 방향(DR2)으로 연장되며, 게이트 절연막(102), 스캔 라인(121) 및 센싱 라인(122) 상에 배치되는 제3 데이터 라인(133 또는, 제1 데이터 라인(131) 또는 제2 데이터 라인(132))이 단절되는 것을 방지할 수 있다. 아울러, 서로 인접한 제1 내지 제3 데이터 라인(131, 132, 133)간에 쇼트(Short)가 발생하거나, 제1 내지 제3 데이터 라인(131, 132, 133)과 하부의 제2 도전층(120) 사이에서 쇼트(Short)가 발생하는 것을 방지할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 10은 다른 실시예에 따른 식각 방지 패턴 주변 영역을 확대한 확대도이다. 도 11은 도 10의 ⅩⅠ-ⅩⅠ' 선을 따라 자른 단면도이다.
도 10 내지 도 11을 참조하면, 본 실시예에 따른 식각 방지 패턴(EST_1)은 단면도상 제2 방향(DR2) 일측 및 타측에 위치하는 게이트 절연막(102)의 제1 에지(102a) 중 일부와 중첩한다는 점에서 도 7의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 식각 방지 패턴(EST_1)은 제1 식각 방지 패턴(EST1_1), 제2 식각 방지 패턴(EST2_1) 및 제3 식각 방지 패턴(EST3_1)을 포함할 수 있다. 이하에서는 제3 식각 방지 패턴(EST3_1)을 중심으로 설명하나, 제3 식각 방지 패턴(EST3_1)에 대한 설명은 제1 식각 방지 패턴(EST1_1) 및 제2 식각 방지 패턴(EST2_1)에도 적용될 수 있다.
제3 식각 방지 패턴(EST3_1)은 스캔 라인(121)의 적어도 일부, 센싱 라인(122)의 적어도 일부, 및 제1 도전층(110)의 제1 전원 라인(114)의 적어도 일부와 중첩할 수 있다. 제3 식각 방지 패턴(EST3_1)은 스캔 라인(121)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역, 및 센싱 라인(122)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역에서 게이트 절연막(102)의 제1 에지(102a)와 중첩하되, 상기 사이 영역 외측에 위치하는 게이트 절연막(102)의 제1 에지(102a)와는 중첩하지 않을 수 있다. 다시 말해서, 제3 식각 방지 패턴(EST3)은 스캔 라인(121) 및 센싱 라인(122)과 중첩하며, 서로 인접한 스캔 라인(121)과 센싱 라인(122) 사이에 배치되나, 제2 방향(DR2)을 기준으로 서로 인접한 스캔 라인(121)과 센싱 라인(122) 외측으로는 돌출되지 않을 수 있다.
단면도상 제3 식각 방지 패턴(EST3)은 게이트 절연막(102)의 일부 및 센싱 라인(122)의 일부와 중첩하면서, 제2 방향(DR2)으로 연장되어, 제1 도전층(110)의 제1 전원 라인(114) 및 스캔 라인(121)의 일부와 중첩할 수 있다. 제3 식각 방지 패턴(EST3)의 제2 방향(DR2) 폭은 제1 도전층(110)의 제1 전원 라인(114)의 제2 방향(DR2) 폭보다 클 수 있으나, 이에 제한되는 것은 아니다.
이 경우에도 스캔 라인(121)과 제1 도전층(110)의 제1 전원 라인(114) 사이, 및 센싱 라인(122)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역에서, 게이트 절연막(102) 주변의 버퍼층(101)이 오버-에치(Over-etch)되는 것을 방지할 수 있다. 이에 따라, 데이터 라인(131, 132, 133)이 단절되는 것을 방지하고, 데이터 라인(131, 132, 133)이 상호간 쇼트(Short) 발생을 방지하며, 하부의 제2 도전층(120)과 쇼트(Short) 발생을 방지할 수 있다.
도 12는 또 다른 실시예에 따른 식각 방지 패턴 주변 영역을 확대한 확대도이다. 도 13은 도 12의 ⅩⅢ-ⅩⅢ' 선을 따라 자른 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 식각 방지 패턴(EST_2)은 제1 식각 방지 패턴(EST1_2), 제2 식각 방지 패턴(EST2_2) 및 제3 식각 방지 패턴(EST3_2)을 포함하되, 제1 내지 제3 식각 방지 패턴(EST1_2, EST2_2, EST3_2)은 각각 서로 분리된 제1 패턴부(EST11, EST21, EST31, 또는 제1 더미부) 및 제2 패턴부(EST12, EST22, EST32, 또는 제2 더미부)를 포함한다는 점에서 도 7의 실시예와 차이가 있다.
구체적으로 설명하면, 식각 방지 패턴(EST_2)은 서로 분리된 제1 식각 방지 패턴(EST1_2), 제2 식각 방지 패턴(EST2_2) 및 제3 식각 방지 패턴(EST3_2)을 포함할 수 있다. 제1 식각 방지 패턴(EST1_2)은 서로 분리된 제1 패턴부(EST11 또는 제1 더미부) 및 제2 패턴부(EST12 또는 제2 더미부)를 포함하고, 제2 식각 방지 패턴(EST2_2)은 서로 분리된 제1 패턴부(EST21 또는 제1 더미부) 및 제2 패턴부(EST22 또는 제2 더미부)를 포함하며, 제3 식각 방지 패턴(EST3_2)은 서로 분리된 제1 패턴부(EST31 또는 제1 더미부) 및 제2 패턴부(EST32 또는 제2 더미부)를 포함할 수 있다.
제1 패턴부(EST11, EST21, EST31)는 센싱 라인(122)과 중첩하면서, 제1 도전층(110)의 제1 전원 라인(114)과 중첩할 수 있다. 제2 패턴부(EST12, EST22, EST32)는 스캔 라인(121)과 중첩하면서, 제1 도전층(110)의 제1 전원 라인(114)과 중첩할 수 있다. 제1 패턴부(EST11, EST21, EST31)와 제2 패턴부(EST12, EST22, EST32)는 제1 도전층(110)의 제1 전원 라인(114) 상부에서 서로 분리될 수 있으나 이에 제한되는 것은 아니다. 제1 패턴부(EST11, EST21, EST31) 각각의 제2 방향(DR2)의 폭과 제2 패턴부(EST12, EST22, EST32) 각각의 제2 방향(DR2)의 폭은 서로 동일할 수 있다.
제1 패턴부(EST11, EST21, EST31) 각각의 제2 방향(DR2)의 폭은 센싱 라인(122)의 제2 방향(DR2)의 폭보다 작거나, 제1 도전층(110)의 제1 전원 라인(114)의 제2 방향(DR2)의 폭보다 작을 수 있다. 제2 패턴부(EST12, EST22, EST32) 각각의 제2 방향(DR2)의 폭은 스캔 라인(121)의 제2 방향(DR2)의 폭보다 작거나, 제1 도전층(110)의 제1 전원 라인(114)의 제2 방향(DR2)의 폭보다 작을 수 있다. 다만, 이에 제한되는 것은 아니다.
이 경우에도 스캔 라인(121)과 제1 도전층(110)의 제1 전원 라인(114) 사이, 및 센싱 라인(122)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역에서, 게이트 절연막(102) 주변의 버퍼층(101)이 오버-에치(Over-etch)되는 것을 방지할 수 있다. 이에 따라, 데이터 라인(131, 132, 133)이 단절되는 것을 방지하고, 데이터 라인(131, 132, 133)이 상호간 쇼트(Short) 발생을 방지하며, 하부의 제2 도전층(120)과 쇼트(Short) 발생을 방지할 수 있다.
도 14는 또 다른 실시예에 따른 식각 방지 패턴 주변 영역을 확대한 확대도이다.
도 14를 참조하면, 본 실시예에 따른 식각 방지 패턴(EST_3)은 제1 내지 제3 식각 방지 패턴으로 분리되지 않는다는 점에서 도 7의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 식각 방지 패턴(EST_3)은 제1 내지 제3 식각 방지 패턴으로 분리되지 않고 하나의 더미 패턴으로 형성되고, 제1 내지 제3 데이터 라인(131, 132, 133)에 걸쳐 배치될 수 있다. 다시 말해서, 식각 방지 패턴(EST_3)은 제1 내지 제3 데이터 라인(131, 132, 133)으로 분리되지 않더라도, 제1 내지 제3 데이터 라인(131, 132, 133)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
이 경우에도 스캔 라인(121)과 제1 도전층(110)의 제1 전원 라인(114) 사이, 및 센싱 라인(122)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역에서, 게이트 절연막(102) 주변의 버퍼층(101)이 오버-에치(Over-etch)되는 것을 방지할 수 있다. 이에 따라, 데이터 라인(131, 132, 133)이 단절되는 것을 방지하고, 데이터 라인(131, 132, 133)이 상호간 쇼트(Short) 발생을 방지하며, 하부의 제2 도전층(120)과 쇼트(Short) 발생을 방지할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 16은 또 다른 실시예에 따른 제4 식각 방지 패턴 주변을 확대한 평면도이다. 도 17은 도 16의 ⅩⅦ-ⅩⅦ' 선을 따라 자른 단면도이다.
도 15 내지 도 17을 참조하면, 본 실시예에 따른 일 화소(PX_4)의 식각 방지 패턴(EST_4)은 제4 식각 방지 패턴(EST4)을 더 포함한다는 점에서 도 5의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 식각 방지 패턴(EST_4)은 제1 내지 제3 식각 방지 패턴(EST1, EST2, EST3) 뿐만 아니라 제4 식각 방지 패턴(EST4)을 더 포함할 수 있다. 제4 식각 방지 패턴(EST4)은 제1 방향(DR1)으로 연장되는 스캔 라인(121)과 센싱 라인(122)이 제2 방향(DR2)으로 연장되는 기준 전압 라인(135)과 교차하는 영역에 배치될 수 있다. 다시 말해서, 제4 식각 방지 패턴(EST_4)은 제1 도전층(110)의 제1 전원 라인(114)과 제2 도전층(120)의 스캔 라인(121)의 사이, 및/또는 제1 도전층(110)의 제1 전원 라인(114)과 제2 도전층(120)의 센싱 라인(122)의 사이에 배치될 수 있다. 상기 사이 영역에서 제4 식각 방지 패턴(EST4)은 기준 전압 라인(135)과 중첩하도록 배치될 수 있다.
제4 식각 방지 패턴(EST4)은 서로 대향하는 제1 도전층(110)의 제1 전원 라인(114)의 에지와, 스캔 라인(121)의 에지 및/또는 센싱 라인(122)의 에지 사이의 대향 영역을 커버할 수 있다. 기준 전압 라인(135)를 제외한 다른 구성과 제4 식각 방지 패턴(EST4) 사이의 구체적인 배치 관계는 상술한 제3 식각 방지 패턴(EST3)과 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략한다.
이 경우, 스캔 라인(121)과 제1 도전층(110)의 제1 전원 라인(114) 사이, 및 센싱 라인(122)과 제1 도전층(110)의 제1 전원 라인(114) 사이 영역에서, 게이트 절연막(102) 주변의 버퍼층(101)이 오버-에치(Over-etch)되는 것을 방지할 수 있다. 이에 따라, 데이터 라인(131, 132, 133)이 단절되는 것을 방지하고, 데이터 라인(131, 132, 133)이 상호간 쇼트(Short) 발생을 방지하며, 하부의 제2 도전층(120)과 쇼트(Short) 발생을 방지할 수 있다. 아울러, 기준 전압 라인(135)이 단절되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 제1 표시 기판
20: 제2 표시 기판
30: 충진층
SUB: 기판
110: 제1 도전층
120: 제2 도전층
130: 제3 도전층
140: 제4 도전층
PXE: 화소 전극
SC: 반도체층
EST: 식각 방지 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 도전 패턴;
    상기 제1 도전 패턴 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 반도체 패턴;
    상기 제1 절연층 및 상기 반도체 패턴 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 제2 도전 패턴을 포함하되,
    상기 제1 도전 패턴의 제1 에지와 상기 제2 도전 패턴의 제2 에지는 서로 대향하고,
    상기 제1 에지(Edge)와 상기 제2 에지(Edge)가 대향하는 대향 영역에서 상기 제1 도전 패턴과 상기 제2 도전 패턴은 비중첩하며,
    상기 반도체 패턴은 상기 대향 영역에 배치되고,
    상기 제2 도전 패턴은 상기 제2 절연층과 중첩하고,
    상기 제2 절연층은 상기 제2 도전 패턴의 상기 제2 에지로부터 돌출된 제3 에지(Edge)를 갖는 표시 장치.
  2. 제1 항에 있어서,
    상기 반도체 패턴은 신호 라인 또는 전극으로부터 절연된 더미 반도체 패턴인 표시 장치.
  3. 제2 항에 있어서,
    상기 반도체 패턴은 산화물 반도체를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 반도체 패턴은 상기 제3 에지와 두께 방향으로 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 제3 에지의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 제2 도전 패턴의 제2 방향의 폭보다 작은 표시 장치.
  6. 제4 항에 있어서,
    상기 반도체 패턴은 상기 제1 에지 및 상기 제2 에지와 두께 방향으로 중첩하고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 중첩하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 도전 패턴 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되는 제3 도전 패턴을 더 포함하되,
    상기 반도체 패턴은 상기 제3 도전 패턴과 중첩하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 도전 패턴은 제1 방향으로 연장되며, 상기 제3 도전 패턴의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 반도체 패턴의 상기 제2 방향의 폭보다 작은 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 제2 방향으로 연장되고, 제1 도전 패턴은 제1 전원 전압이 인가되고, 제2 도전 패턴은 스캔 신호 및 센싱 신호 중 어느 하나를 전달하고,
    상기 제3 도전 패턴은 데이터 신호를 전달하는 표시 장치.
  10. 제1 항에 있어서,
    상기 반도체 패턴과 중첩하지 않는 영역의 상기 제1 절연층의 두께는 상기 반도체 패턴과 중첩하는 영역의 상기 제1 절연층의 두께보다 작은 표시 장치.
  11. 활성층을 포함하는 적어도 하나의 트랜지스터를 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 배치되며, 상기 활성층과 중첩하는 하부 차광 패턴, 및 상기 하부 차광 패턴과 분리된 제1 도전 패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 활성층, 및 상기 활성층과 분리되고 상기 활성층과 절연된 반도체 패턴을 포함하는 반도체층;
    상기 반도체층 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되며, 상기 활성층과 중첩하는 게이트 도전 패턴, 및 상기 반도체 패턴 상에 배치되는 제2 도전 패턴을 포함하는 제2 도전층을 포함하고,
    상기 반도체 패턴은 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 중첩하고,
    상기 제2 도전층은 상기 제2 절연층과 중첩하고,
    상기 제2 절연층은 일부가 상기 제2 도전층과 중첩하고, 나머지가 상기 제2 도전층으로부터 돌출된 표시 장치.
  12. 제11 항에 있어서,
    상기 반도체 패턴은 신호 라인 또는 전극으로부터 절연된 더미 반도체 패턴인 표시 장치.
  13. 제12 항에 있어서,
    상기 반도체 패턴은 산화물 반도체를 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 반도체 패턴과 중첩하지 않는 영역의 상기 제1 절연층의 두께는 상기 반도체 패턴과 중첩하는 영역의 상기 제1 절연층의 두께보다 작은 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 도전 패턴의 제1 에지(Edge)와 상기 제2 도전 패턴의 제2 에지(Edge)는 서로 대향하고,
    상기 제1 에지와 상기 제2 에지가 대향하는 대향 영역에서 상기 제1 도전 패턴과 상기 제2 도전 패턴은 비중첩하며,
    상기 반도체 패턴은 상기 대향 영역에 배치되고,
    상기 제2 절연층은 상기 제2 도전 패턴의 상기 제2 에지로부터 돌출된 제3 에지(Edge)를 갖는 표시 장치.
  16. 제15 항에 있어서,
    상기 반도체 패턴은 상기 제3 에지와 두께 방향으로 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 반도체 패턴은 상기 제1 에지 및 상기 제2 에지와 두께 방향으로 중첩하고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴과 중첩하는 표시 장치.
  18. 제11 항에 있어서,
    상기 제2 도전층 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되고 제3 도전 패턴을 더 포함하되,
    상기 반도체 패턴은 상기 제3 도전 패턴과 중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제3 도전 패턴은 제1 방향으로 연장되며, 상기 제3 도전 패턴의 상기 제1 방향과 교차하는 제2 방향의 폭은 상기 반도체 패턴의 상기 제2 방향의 폭보다 작은 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴은 상기 제2 방향으로 연장되고, 제1 도전 패턴은 제1 전원 전압이 인가되고, 제2 도전 패턴은 스캔 신호 및 센싱 신호 중 어느 하나를 전달하고,
    상기 제3 도전 패턴은 데이터 신호를 전달하는 표시 장치.
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