KR20230004988A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 제1 화소, 상기 제1 화소에 인접하게 배치된 제2 화소, 및 평면상 상기 제1 화소 및 상기 제2 화소 각각을 둘러싸는 리세스 패턴을 포함하되, 상기 제1 화소 및 상기 제2 화소 각각은 제1 전원 전압 라인, 발광 소자, 상기 제1 전원 전압 라인과 상기 발광 소자 사이에 배치되는 제1 트랜지스터, 상기 제1 트랜지스터와 상기 발광 소자 사이에 배치되는 제2 트랜지스터, 및 상기 발광 소자의 제1 전극과 전기적으로 연결되는 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각의 채널을 포함하는 제1 반도체층을 더 포함하며, 상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제3 트랜지스터는 상기 제1 반도체층을 통해 서로 전기적으로 연결되며, 상기 제1 화소와 상기 제2 화소 사이에서 상기 제1 반도체층은 상기 리세스 패턴과 중첩한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
표시 장치가 다양한 전자기기에 적용됨에 따라, 외부 충격에 대해 강건한 구조를 찾으려는 연구가 지속적으로 진행되고 있다.
본 발명이 해결하고자 하는 과제는 외부 충격에 대해 강건한 구조를 가지면서, 화소 회로의 설계를 위한 공간을 확보할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 제1 화소, 상기 제1 화소에 인접하게 배치된 제2 화소, 및 평면상 상기 제1 화소 및 상기 제2 화소 사이를 가로지르는 리세스 패턴을 포함하되, 상기 제1 화소 및 상기 제2 화소 각각은 제1 전원 전압 라인, 발광 소자, 상기 제1 전원 전압 라인과 상기 발광 소자 사이에 배치되는 제1 트랜지스터, 상기 제1 트랜지스터와 상기 발광 소자 사이에 배치되는 제2 트랜지스터, 및 상기 발광 소자의 제1 전극과 전기적으로 연결되는 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각의 채널을 포함하는 제1 반도체층을 더 포함하며, 상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제3 트랜지스터는 상기 제1 반도체층을 통해 서로 전기적으로 연결되며, 상기 제1 화소와 상기 제2 화소 사이에서 상기 제1 반도체층은 상기 리세스 패턴과 중첩한다.
상기 제1 반도체층은 상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제3 트랜지스터를 연결하는 제1 반도체 연결 패턴 및 제2 반도체 연결 패턴을 포함하되, 상기 제1 반도체 연결 패턴 및 상기 제2 반도체 연결 패턴은 상기 리세스 패턴과 중첩할 수 있다.
상기 제1 반도체 연결 패턴은 제1 방향으로 연장되며, 상기 제2 반도체 연결 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
상기 제1 반도체 연결 패턴은 상기 제2 방향으로 연장되는 상기 리세스 패턴과 교차하며, 상기 제2 반도체 연결 패턴은 상기 제1 방향으로 연장되는 상기 리세스 패턴과 교차할 수 있다.
상기 제1 반도체층은 상기 리세스 패턴과 중첩하는 부분에서 적어도 하나의 관통홀을 정의할 수 있다.
상기 제1 반도체층과 상기 리세스 패턴이 중첩하는 부분에서, 상기 제1 반도체층 상에 배치되는 식각 방지 패턴을 더 포함할 수 있다.
상기 리세스 패턴은 상기 식각 방지 패턴을 노출할 수 있다.
상기 식각 방지 패턴은 평면상 섬 형상을 포함할 수 있다.
상기 제1 화소 및 상기 제2 화소 각각의 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 게이트 전극을 포함하는 제1 도전층을 더 포함하되, 상기 식각 방지 패턴은 상기 제1 도전층으로 이루어질 수 있다.
상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 트랜지스터의 제1 전극과 게이트 전극 사이에 배치되는 제4 트랜지스터를 더 포함하고, 상기 제4 트랜지스터의 채널을 포함하며, 상기 제1 반도체층과 상이한 제2 반도체층을 더 포함할 수 있다.
데이터 라인을 더 포함하되, 상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 트랜지스터의 제2 전극 및 상기 데이터 라인과 연결되는 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터의 채널은 상기 제2 반도체층으로 이루어질 수 있다.
발광 제어 라인을 더 포함하되, 상기 제1 화소 및 상기 제2 화소 각각의 상기 제2 트랜지스터의 게이트 전극은 상기 발광 제어 라인과 전기적으로 연결될 수 있다.
초기화 전압 라인을 더 포함하되, 상기 제3 트랜지스터의 제1 전극은 상기 초기화 전압 라인과 전기적으로 연결되며, 상기 제3 트랜지스터의 제2 전극은 상기 발광 소자와 전기적으로 연결될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 화소 및 제2 화소를 포함하는 화소, 및 적어도 일부가 상기 제1 화소 및 상기 제2 화소 사이에 배치되는 리세스 패턴을 포함하되, 상기 제1 화소 및 상기 제2 화소 각각은, 제1 반도체층, 및 상기 제1 반도체층 상에 배치되는 복수의 절연막을 포함하며, 상기 리세스 패턴은 상기 복수의 절연막 중 적어도 일부에 의해 정의되며, 상기 복수의 절연막의 상면으로부터 하면으로 함몰된 형상을 포함하고, 상기 제1 반도체층과 상기 리세스 패턴은 교차한다.
상기 제1 반도체층은 상기 제1 화소 및 상기 제2 화소 각각의 제1 트랜지스터 및 제2 트랜지스터의 채널, 및 상기 제1 화소의 상기 제1 트랜지스터의 상기 채널과 상기 제2 화소의 상기 제2 트랜지스터의 상기 채널을 연결하는 반도체 연결 패턴을 포함하고, 상기 반도체 연결 패턴은 상기 리세스 패턴과 교차할 수 있다.
발광 제어 라인을 더 포함하되, 상기 제1 화소 및 상기 제2 화소 각각의 상기 제1 트랜지스터의 게이트 전극은 상기 발광 제어 라인과 전기적으로 연결될 수 있다.
초기화 전압 라인을 더 포함하되, 상기 제1 화소 및 상기 제2 화소 각각의 상기 제2 트랜지스터의 제1 전극은 상기 초기화 전압 라인과 전기적으로 연결될 수 있다.
상기 제1 화소 및 상기 제2 화소 각각은 발광 소자를 더 포함하되, 상기 발광 소자는 상기 제2 트랜지스터의 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 반도체층과 상기 리세스 패턴이 중첩하는 부분에서, 상기 제1 반도체층 상에 배치되는 식각 방지 패턴을 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 제1 트랜지스터를 포함하는 제1 화소, 제2 트랜지스터를 포함하는 제2 화소, 상기 제1 화소 및 상기 제2 화소 사이에 배치되어 제1 방향으로 연장되는 리세스 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 도전 패턴, 및 제1 반도체층 상에 배치되는 복수의 절연막을 포함하며, 상기 리세스 패턴은 상기 복수의 절연막 중 적어도 일부에 의해 정의되며, 상기 복수의 절연막의 상면으로부터 하면으로 함몰된 형상을 포함하고, 상기 도전 패턴과 상기 리세스 패턴은 교차한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 외부 충격에 대해 강건한 구조를 가지면서, 화소 회로의 설계를 위한 공간을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다.
도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 복수의 화소의 레이아웃도이다.
도 5는 도 4의 일부를 확대한 확대도이다.
도 6은 도 5의 제1 반도체층 및 제2 반도체층의 레이아웃도이다.
도 7은 도 5의 제1 반도체층 및 제1 도전층의 레이아웃도이다.
도 8은 도 5의 제2 도전층의 레이아웃도이다.
도 9는 도 5의 제2 반도체층 및 제3 도전층의 레이아웃도이다.
도 10은 도 5의 제4 도전층의 레이아웃도이다.
도 11은 도 5의 제5 도전층의 레이아웃도이다.
도 12는 도 5의 XII-XII' 선을 따라 자른 단면도이다.
도 13은 도 5의 XIII-XIII' 선을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 화소의 레이아웃도이다.
도 15는 또 다른 실시예에 따른 화소의 레이아웃도이다.
도 16은 도 15의 A 영역을 확대한 확대도이다.
도 17은 또 다른 실시예에 따른 화소의 레이아웃도이다.
도 18은 도 17의 XVIII-XVIII' 선을 따라 자른 단면도이다.
도 19는 또 다른 실시예에 따른 화소의 레이아웃도이다.
도 20은 도 19의 XX-XX' 선을 따라 자른 단면도이다.
도 21은 다른 실시예에 따른 복수의 화소의 평면 배치도이다.
도 22는 또 다른 실시예에 따른 제1 반도체층 및 제1 도전층의 레이아웃도이다.
도 23은 도 22의 XXIII-XXIII' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
표시 장치(1)는 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 장치(1)는 단변과 장변을 가질 수 있다. 표시 장치(1)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 장치(1)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 장치(1)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 패널(10)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(10)은 제2 방향(DR2) 일측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(10)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(10)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SA) 상에는 패드부가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SA)에 구동칩(20)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BA)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)의 가로 방향 폭은 표시 패널(10)의 가로 방향 폭보다 작을 수 있다. 구동칩(20)은 서브 영역(SA)의 가로 방향(제1 방향(DR1))의 중앙부에 배치되고, 구동칩(20)의 좌측 에지와 우측 에지는 각각 서브 영역(SA)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(20)은 표시 패널(10) 패드부에 마련된 배선 패드(미도시)에 연결되어 배선 패드(미도시) 측으로 데이터 신호를 제공한다. 배선 패드(미도시)에 연결된 배선들은 화소 측으로 연장되어 각 화소에 데이터 신호 등을 인가한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 표시 장치의 제2 화소(PX2)의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GI), 제4 스캔 신호(GB), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(VINT) 및 제2 초기화 전압(AINT)이 인가된다.
제4 스캔 신호(GB)는 인접한 화소의 제1 스캔 신호(GW)와 실질적으로 동일한 스캔 신호일 수 있다. 다시 말해서, 도 3에서 스캔 라인의 개수는 4개로 도시하였으나, 상기 4개의 스캔 라인 중 제4 스캔 신호(GB)를 전달하는 제4 스캔 라인(GBL)은 이웃한 화소에서 제1 스캔 신호(GW)를 전달하는 제1 스캔 라인(GWL)과 상호 연결되며, 실질적으로 동일한 스캔 신호를 전달할 수 있다. 즉, 제1 스캔 라인(GWL)과 제4 스캔 라인(GBL)은 실질적으로 동일한 스캔 라인이며, 각 화소(PX)에 포함된 스캔 신호와 스캔 라인 각각은 실질적으로 3개일 수 있다.
유기발광 다이오드(OLED)는 애노드 전극(또는 제1 전극) 및 캐소드 전극(또는 제2 전극)을 포함한다. 유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극(또는 제1 소스/드레인 전극) 및 제2 전극(또는 제2 소스/드레인 전극)을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터이다. 반면, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴-오프(turn-off) 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 감소시킬 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)을 인가하는 제1 전원 전압 라인(ELVDDL)과 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기발광 다이오드(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 라인(GWL)과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA)를 인가하는 데이터 라인(DATAL)과 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압 라인(ELVDDL)과 연결된다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라 턴-온(turn-on)되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 신호(GC)를 인가하는 제2 스캔 라인(GCL)에 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(GC)에 따라 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라, 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하더라도, 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써, 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 신호(GI)를 인가하는 제3 스캔 라인(GIL)과 연결된다. 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 전압(VINT)을 인가하는 제1 초기화 전압 라인(VINTL)과 연결된다. 제4 트랜지스터(T4)의 제1 전극은 유지 커패시터(Cst)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제3 스캔 신호(GI)에 따라 턴-온되어 제1 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 라인(EML)과 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압 라인(ELVDDL)과 연결된다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EML)과 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴-온되고, 그에 따라 유기발광 다이오드(OLED)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제4 스캔 신호(GB)를 인가하는 제4 스캔 라인(GBL)과 연결된다. 제7 트랜지스터(T7)의 제1 전극은 제2 초기화 전압(AINT)을 인가하는 제2 초기화 전압 라인(AINTL)과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)는 제4 스캔 신호(GB)에 따라 턴-온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제4 스캔 신호(GB)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 라인(EML)과 연결되도록 화소 회로를 구성할 수도 있다. 또한, 본 실시예에서는 제7 트랜지스터(T7)의 제1 전극은 제2 초기화 전압 라인(AINTL)과 연결된 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 제1 전극은 제1 초기화 전압 라인(VINTL) 및 제4 트랜지스터(T4)의 제2 전극과 연결될 수도 있다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압 라인(ELVDDL)과 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS)을 인가하는 제2 전원 전압 라인(ELVSSL)과 연결된다. 유기발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광하며, 이를 통해 표시 장치(1, 도 1 참조)는 화상을 표시할 수 있다.
우선, 도 4 내지 도 11을 참조하여, 화소(PX)의 평면 배치에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 복수의 화소의 레이아웃도이다. 도 5는 도 4의 일부를 확대한 확대도이다. 도 6은 도 5의 제1 반도체층 및 제2 반도체층의 레이아웃도이다.
도 4 내지 도 6을 참조하면, 상술한 바와 같이 화소(PX)는 복수의 트랜지스터(T1~T7), 유지 커패시터(도 3의 'Cst', 이하 동일), 및 유기발광 다이오드(도 3의 'OLED', 이하 동일)를 포함한다.
복수의 트랜지스터(T1~T7)는 전극을 이루는 도전층, 채널을 형성하는 반도체층, 및 절연층을 포함한다. 트랜지스터(T1~T7)는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용된다. PMOS 트랜지스터인 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 반도체층(제1 반도체층(100))과 NMOS 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 반도체층(제2 반도체층(400))은 서로 다른 층에 배치되고, 서로 다른 물질을 포함할 수 있다.
유지 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기 발광층을 포함한다.
각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 유기 발광층 등은 기판(SUB, 도 12 참조) 상에 배치된다.
제1 스캔 라인(GWL, 도 3 참조), 제2 스캔 라인(GCL, 도 3 참조), 제3 스캔 라인(GIL, 도 3 참조), 및 발광 제어 라인(EML, 도 3 참조)은 두 층의 도전층으로 이루어질 수 있다. 다시 말해서, 제1 스캔 라인(GWL, 도 3 참조)은 제1 스캔 도전 패턴(210) 및 제1 스캔 연결 패턴(630)을 포함할 수 있다. 제2 스캔 라인(GCL, 도 3 참조)은 제2 스캔 도전 패턴(510) 및 제2 스캔 연결 패턴(640)을 포함할 수 있다. 제3 스캔 라인(GIL, 도 3 참조)은 제3 스캔 도전 패턴(520) 및 제3 스캔 연결 패턴(650)을 포함할 수 있다. 발광 제어 라인(EML, 도 3 참조)은 발광 제어 도전 패턴(220) 및 발광 제어 연결 패턴(660)을 포함할 수 있다.
화소(PX)는 순차적으로 적층된 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500), 제4 도전층(600), 제5 도전층(700)을 포함할 수 있다. 다시 말해서, 화소(PX)를 이루는 각 층은 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500), 제4 도전층(600), 제5 도전층(700) 순서로 적층될 수 있다. 또한, 상기 각 층 사이에는 절연층이 배치되어, 각 층 사이를 전기적으로 절연할 수 있다. 절연층은 무기 절연층 및 유기 절연층을 포함할 수 있다.
표시 장치(1, 도 1 참조)는 리세스 패턴(RC, recess pattern)을 더 포함할 수 있다. 리세스 패턴(RC)은 절연층의 적어도 일부에 의해 정의될 수 있다. 예를 들어, 리세스 패턴(RC)은 무기 절연층의 적어도 일부에 의해 정의될 수 있으나, 이에 제한되는 것은 아니다. 이 경우, 리세스 패턴(RC)은 무기 절연층의 적어도 일부가 제거되어 형성될 수 있다.
화소(PX)는 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3) 및 제4 화소(PX4)를 포함할 수 있다. 평면상 제1 화소(PX1)와 제2 화소(PX2) 사이에는 리세스 패턴(RC)이 배치되며, 제1 화소(PX1)의 트랜지스터의 액티브층과 제2 화소(PX2)의 액티브층은 제1 반도체층(100)에 의해 물리적 및/또는 전기적으로 연결될 수 있다.
리세스 패턴(RC)은 평면상 2개의 화소(PX)를 둘러쌀 수 있다. 평면상 제1 화소(PX1)와 제3 화소(PX3)는 리세스 패턴(RC)에 의해 둘러싸이는 동일한 영역 내에 배치되며, 제1 화소(PX1)와 제3 화소(PX3)의 평면상 형상은 서로 대칭일 수 있다. 평면상 제2 화소(PX2)와 제4 화소(PX4)는 리세스 패턴(RC)에 의해 둘러싸이는 동일한 영역 내에 배치되며, 제2 화소(PX2)와 제4 화소(PX4)의 평면상 형상은 서로 대칭일 수 있다. 리세스 패턴(RC)에 의해 둘러싸인 하나의 영역에 배치되는 2개의 화소(PX)는 제1 방향(DR1)으로 연장된 가상의 선에 대해 서로 대칭일 수 있으나, 이에 제한되는 것은 아니다. 다시 말해서, 하나의 리세스 패턴(RC)에 의해 둘러싸인 하나의 영역 내에 배치된 2개의 화소(PX)의 평면상 형상은 2개의 화소(PX) 사이에서 제2 방향(DR2)으로 연장되는 가상의 선을 기준으로 상호 대칭일 수 있으나, 이에 제한되는 것은 아니다.
평면상 제1 화소(PX1)와 제2 화소(PX2)는 실질적으로 동일한 형상을 포함하며, 평면상 제3 화소(PX3)와 제4 화소(PX4)는 실질적으로 동일한 형상을 포함할 수 있다.
제1 화소(PX1) 및 제2 화소(PX2)는 제2 방향(DR2)으로 교번하여 반복 배치되며, 제3 화소(PX3) 및 제4 화소(PX4)는 제2 방향(DR2)으로 교번하여 반복 배치될 수 있다. 제1 화소(PX1) 및 제3 화소(PX3)는 제1 방향(DR1)으로 교번하여 반복 배치되며, 제2 화소(PX2) 및 제4 화소(PX4)는 제1 방향(DR1)으로 교번하여 반복 배치될 수 있다.
화소(PX) 사이에 리세스 패턴(RC)을 배치함에 따라, 무기 절연층에 의한 외부 충격의 전달을 억제 또는 방지할 수 있다. 따라서, 외부 충격에 의한 표시 패널(10, 도 1 참조) 및 각 화소(PX)의 손상을 억제 또는 방지할 수 있으며, 나아가, 표시 장치(1, 도 1 참조)의 신뢰성이 향상될 수 있다. 여기서, 외부 충격은 예를 들어, 표시 장치(1, 도 1 참조)를 떨어트리는 경우의 충격, 터치 입력 부재(터치 펜 또는 손가락 등) 등을 표시 장치(1, 도 1 참조)에 떨어트리는 경우(펜 드랍(pen drop))의 충격, 또는 터치 입력 부재의 터치에 의한 충격 등일 수 있으나, 이에 제한되는 것은 아니다. 리세스 패턴(RC)의 단면 구조에 대한 설명은 후술한다.
제1 반도체층(100)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널을 이루는 액티브층이다.
제1 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 제1 반도체층(100)은 대체로 제2 방향(DR2)으로 연장된 제1 세로부(110), 제2 세로부(120), 제3 세로부(150), 및 제4 세로부(160)를 포함하며, 대체로 제1 방향(DR1)으로 연장된 제1 가로부(130), 및 제2 가로부(140)를 포함할 수 있다. 제1 세로부(110), 제2 세로부(120), 제3 세로부(150), 제4 세로부(160), 제1 가로부(130), 및 제2 가로부(140)는 물리적으로 연결되어 있을 수 있다. 제1 세로부(110), 제2 세로부(120), 제3 세로부(150), 제4 세로부(160), 제1 가로부(130), 및 제2 가로부(140)는 각 화소(PX)마다 배치될 수 있다.
제1 세로부(110)는 화소(PX)의 좌측에 인접하여 배치되고, 제2 세로부(120)는 화소(PX)의 우측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 세로부(110)는 제2 세로부(120)보다 제2 방향(DR2)으로 연장된 길이가 더 길 수 있다.
제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 연결할 수 있다. 제1 가로부(130)는 제1 세로부(110)의 중간 부위와 제2 세로부(120)의 제2 방향(DR2) 일측 끝단을 연결할 수 있다. 제1 가로부(130)는 좌측의 제1 절곡부(131) 및 우측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 제1 가로부(130)의 총 길이가 증가할 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있다.
본 명세서에서 제1 세로부(110)의 상측 부위(111)는 평면상 제1 가로부(130)와의 연결부보다 위쪽에 위치하는 부위를, 하측 부위(112)는 평면상 제1 가로부(130)와의 연결부보다 아래쪽에 위치하는 부위를 각각 지칭할 수 있다.
제2 가로부(140)는 제2 세로부(120)의 제2 방향(DR2) 타측 끝단과 연결되며, 제2 세로부(120)의 제2 방향(DR2) 타측 끝단으로부터 제1 세로부(110)를 향해 제1 방향(DR1)으로 연장될 수 있다.
제3 세로부(150)는 제2 가로부(140)로부터 제2 방향(DR2)으로 연장될 수 있다. 측, 제2 가로부(140)의 일측 끝단은 제2 세로부(120)와 연결되고, 타측 끝단은 제3 세로부(150)와 연결될 수 있다.
제4 세로부(160)는 제1 세로부(110)의 상측 부위(111)의 제1 방향(DR1) 일측에 배치되며, 대체로 제2 방향(DR2)으로 연결될 수 있다.
제1 반도체층(100)은 서로 인접한 화소(PX) 사이의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 제1 반도체층(100)은 화소(PX) 사이의 경계를 넘어 제2 방향(DR2)으로 인접하는 화소(PX)로 연장될 수 있다. 이 경우, 제1 반도체층(100)은 평면상 리세스 패턴(RC)과 교차할 수 있고, 제1 반도체층(100)은 인접하는 화소(PX) 사이에서 리세스 패턴(RC)과 중첩할 수 있다. 이에 따라, 리세스 패턴(RC)이 화소(PX) 사이에 배치되더라도, 리세스 패턴(RC)을 사이에 두고 인접하는 화소(PX)를 전기적으로 연결하는 도전 패턴이 감소할 수 있어, 화소(PX)의 레이아웃(layout)을 설계하는 공간을 보다 원활히 확보할 수 있다. 나아가, 서로 인접한 화소(PX)가 도전층이 배치되는 영역이 축소될 수 있고, 표시 영역(DA, 도 1 참조)의 동일한 면적에 더 많은 화소(PX)가 배치될 수 있어, 표시 장치(1, 도 1 참조)의 해상도가 향상될 수 있다.
구체적으로, 제1 반도체층(100)은 제1 반도체 연결 패턴(CA1) 및 제2 반도체 연결 패턴(CA2)을 더 포함할 수 있다. 제1 반도체 연결 패턴(CA1)은 제1 방향(DR1)으로 연장되며, 제2 반도체 연결 패턴(CA2)은 제2 방향(DR2)으로 연장될 수 있다.
제2 방향(DR2)으로 인접하는 화소(PX) 사이에서, 제1 반도체층(100)은 평면상 서로 다른 방향으로 연장되는 부분에서 리세스 패턴(RC)과 교차할 수 있다. 예를 들어, 제1 반도체 연결 패턴(CA1)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)과 교차할 수 있다. 또한, 제2 반도체 연결 패턴(CA2)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)으로 연장되는 리세스 패턴(RC)과 교차할 수 있다.
구체적으로, 제1 반도체 연결 패턴(CA1)은 제2 화소(PX2)의 제4 세로부(160), 및 제1 화소(PX1)의 제3 세로부(150)를 연결할 수 있다. 제2 화소(PX2)와 제1 화소(PX1)는 제2 방향(DR2)으로 인접하며, 제2 화소(PX2)와 제1 화소(PX1) 사이에는 리세스 패턴(RC)이 배치될 수 있다. 제1 반도체 연결 패턴(CA1)은 리세스 패턴(RC)과 교차하며, 리세스 패턴(RC)과 교차하는 영역에서 리세스 패턴(RC)과 중첩할 수 있다.
제2 반도체 연결 패턴(CA2)은 제2 화소(PX2)의 제4 세로부(160), 및 제2 화소(PX2)와 인접한 제1 화소(PX1)의 제2 세로부(120)를 연결할 수 있다. 제2 화소(PX2)와 제1 화소(PX1)는 제1 방향(DR1)으로 인접하며, 제2 화소(PX2)와 제1 화소(PX1) 사이에는 리세스 패턴(RC)이 배치될 수 있다. 제2 반도체 연결 패턴(CA2)은 리세스 패턴(RC)과 교차하며, 리세스 패턴(RC)과 교차하는 영역에서 리세스 패턴(RC)과 중첩할 수 있다.
제1 반도체 연결 패턴(CA1) 및 제2 반도체 연결 패턴(CA2)은 제2 세로부(120), 제3 세로부(150), 및 제4 세로부(160)와 일체로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 연결 패턴(CA1) 및 제2 반도체 연결 패턴(CA2)은 제2 화소(PX2)의 제6 트랜지스터(T6), 및 제2 화소(PX2)와 인접한 제1 화소(PX1)의 제7 트랜지스터(T7)를 전기적으로 연결할 수 있다. 다시 말해서, 제2 방향(DR2)으로 인접한 두 화소(PX) 중 어느 하나의 제6 트랜지스터(T6)와 나머지 하나의 제7 트랜지스터(T7)는 제1 반도체 연결 패턴(CA1) 및 제2 반도체 연결 패턴(CA2)을 통해 전기적으로 연결될 수 있다.
서로 인접한 화소(PX)의 액티브층이 리세스 패턴(RC)을 가로질러 제1 반도체 연결 패턴(CA1) 및 제2 반도체 연결 패턴(CA2)을 통해 연결됨에 따라, 외부 충격에 의해 제1 반도체 연결 패턴(CA1) 및 제2 반도체 연결 패턴(CA2) 중 어느 하나가 중간에 끊기더라도, 나머지 하나를 통해 서로 인접한 화소(PX)의 액티브층이 연결될 수 있다. 따라서, 표시 패널(10, 도 1 참조)의 신뢰성이 향상될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널은 제1 반도체층(100)이 각 트랜지스터(T1, T2, T5, T6, T7)의 게이트 전극과 두께 방향(제3 방향(DR3))으로 중첩하는 영역에 위치할 수 있다.
제1 트랜지스터(T1)의 채널은 제1 가로부(130)에 배치될 수 있다. 제2 트랜지스터(T2)의 채널은 제1 세로부(110)의 상측 부위(111)에 배치되고, 제5 트랜지스터(T5)의 채널은 제1 세로부(110)의 하측 부위(112)에 배치될 수 있다. 제6 트랜지스터(T6)의 채널은 제2 세로부(120)에 배치되고, 제7 트랜지스터(T7)의 채널은 제4 세로부(160)에 배치될 수 있다.
제1 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
제1 반도체층(100)에서 각 트랜지스터(T1, T2, T5, T6, T7)의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 예를 들어, 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제2 반도체층(400)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널을 이루는 액티브층이다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널은 제2 반도체층(400)이 각 트랜지스터(T3, T4)의 게이트 전극과 두께 방향(제3 방향(DR3))으로 중첩하는 영역에 위치할 수 있다. 제3 트랜지스터(T3)의 채널과 제4 트랜지스터(T4)의 채널은 제2 반도체층(400)에 배치될 수 있다. 평면상 제3 트랜지스터(T3)의 채널은 제4 트랜지스터(T4)의 채널보다 제1 반도체층(100)의 제2 세로부(120)에 가깝게 배치될 수 있다. 평면상 제3 트랜지스터(T3)의 채널은 제4 트랜지스터(T4)의 채널보다 화소(PX)의 아래쪽에 위치할 수 있다.
제2 반도체층(400)은 각 화소별로 서로 분리될 수 있다. 제1 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 제2 반도체층(400)은 대체로 제2 방향(DR2)으로 연장된 섬(island) 형상을 포함할 수 있다. 제2 반도체층(400)은 평면상 제1 반도체층(100)의 위쪽에 배치될 수 있다. 제2 반도체층(400)은 제1 반도체층(100)의 제2 세로부(120)의 제2 방향(DR2) 일측에 배치될 수 있다. 제2 반도체층(400)은 화소(PX)의 우측에 배치될 수 있다. 제2 반도체층(400)과 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111) 사이에는 제1 반도체층(100)의 제4 세로부(160)가 배치될 수 있다.
제2 반도체층(400)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체층(400)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 제2 반도체층(400)은 ITZO(인듐, 티타늄, 주석을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
제2 반도체층(400)의 대부분 영역은 불순물 이온(NMOS 트랜지스터의 경우 n형 불순물 이온)이 도핑되어 있을 수 있다. 예를 들어, 인(P) 등 3가 도펀트가 n형 불순물 이온으로 사용될 수 있다. 따라서, n형 분순물 이온으로 도핑된 제2 반도체층(400)의 대부분 영역은 전기적 저항이 작고 도전성이 커서, 마치 도전 물질과 같이 행동할 수 있다. 다만, 제2 반도체층(400)에서 제3 트랜지스터(T3)의 채널 영역 및 제4 트랜지스터(T4)의 채널 영역은 도핑되지 않거나, 도핑된 농도가 상대적으로 적을 수 있다.
도 7은 도 5의 제1 반도체층 및 제1 도전층의 레이아웃도이다.
도 5 및 도 7을 참조하면, 제1 도전층(200)은 제1 스캔 라인(GWL)의 제1 스캔 도전 패턴(210), 발광 제어 라인(EML)의 발광 제어 도전 패턴(220), 및 제1 트랜지스터(T1)의 게이트 전극(230)을 포함할 수 있다.
제1 스캔 도전 패턴(210)은 제2 트랜지스터(T2)의 게이트 전극과 제7 트랜지스터(T7)의 게이트 전극을 포함하고, 발광 제어 도전 패턴(220)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다.
제1 스캔 도전 패턴(210), 및 발광 제어 도전 패턴(220)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제1 스캔 도전 패턴(210) 및 발광 제어 도전 패턴(220) 각각은 리세스 패턴(RC)에 의해 둘러싸인 영역 내에 배치될 수 있다. 제1 스캔 도전 패턴(210) 및 발광 제어 도전 패턴(220) 각각은 리세스 패턴(RC)에 의해 둘러싸인 영역마다 배치될 수 있다.
제1 방향(DR1)으로 서로 인접한 화소(PX)의 제1 스캔 도전 패턴(210)은 리세스 패턴(RC)을 가로지르는 제4 도전층(600)의 제1 스캔 연결 패턴(630)에 의해 상호 전기적으로 연결되며, 제1 방향(DR1)으로 서로 인접한 화소(PX)의 발광 제어 도전 패턴(220)은 리세스 패턴(RC)을 가로지르는 제4 도전층(600)의 발광 제어 연결 패턴(660)에 의해 상호 전기적으로 연결될 수 있다. 이에 따라, 제1 스캔 라인(GWL) 및 발광 제어 라인(EML) 각각은 각각 제1 방향(DR1)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 스캔 도전 패턴(210)은 화소의 중간 부근에 위치할 수 있다. 제1 스캔 도전 패턴(210)은 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111) 및 제4 세로부(160)와 중첩하며, 해당 중첩 부위에서 제2 트랜지스터(T2)의 게이트 전극 및 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다.
제1 스캔 도전 패턴(210)이 제1 세로부(110)의 상측 부위(111)와 중첩하는 영역을 기준으로 평면상 그보다 상측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 그보다 하측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다.
제1 스캔 도전 패턴(210)이 제4 세로부(160)와 중첩하는 영역을 기준으로 평면상 그보다 하측에 위치하는 제1 반도체층(100)의 제4 세로부(160)는 제7 트랜지스터(T7)의 제1 전극 영역이 되고, 그보다 상측에 위치하는 제1 반도체층(100)의 제4 세로부(160)는 제7 트랜지스터(T7)의 제2 전극 영역이 될 수 있다.
발광 제어 도전 패턴(220)은 평면상 제1 스캔 도전 패턴(210)보다 평면상 아래쪽에 위치하며, 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112) 및 제2 세로부(120)와 중첩할 수 있다.
발광 제어 도전 패턴(220)은 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112)와 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 평면상 그보다 위쪽에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 전극 영역이 되고, 그보다 아래쪽에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 전극 영역이 될 수 있다.
또한, 발광 제어 도전 패턴(220)은 제2 세로부(120)와 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 평면상 그보다 위쪽에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(230)은 화소의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(230)은 평면상 제1 스캔 도전 패턴(210)과 발광 제어 도전 패턴(220)의 사이에 위치할 수 있다. 화소별 제1 트랜지스터(T1)의 게이트 전극(230)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(230)은 제1 반도체층(100)의 제1 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 왼쪽에 위치하는 제1 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 그보다 오른쪽에 위치하는 제1 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
도 8은 도 5의 제2 도전층의 레이아웃도이다.
도 5 및 도 8을 참조하면, 제2 도전층(300)은 유지 커패시터(Cst)의 제2 전극(310), 제1 차광 패턴(320), 제2 차광 패턴(330)을 포함할 수 있다.
유지 커패시터(Cst)의 제2 전극(310)은 화소(PX)의 중앙부에 위치할 수 있다. 유지 커패시터(Cst)의 제2 전극(310)은 평면상 제1 스캔 도전 패턴(210)과 발광 제어 도전 패턴(220)의 사이에 위치할 수 있다. 유지 커패시터(Cst)의 제2 전극(310)은 화소별로 분리될 수 있다.
유지 커패시터(Cst)의 제2 전극(310)은 제1 트랜지스터(T1)의 게이트 전극(230)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(230)은 제1 반도체층(100)과 중첩하는 영역으로부터 연장되어 유지 커패시터(Cst)의 제2 전극(310)과 두께 방향(제3 방향(DR3))으로 중첩하는 부분에서 유지 커패시터(Cst)의 제1 전극을 이룰 수 있다. 다시 말해서, 제1 트랜지스터(T1)의 게이트 전극(230)은 유지 커패시터(Cst)의 제1 전극과 연결될 수 있다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극(230) 그 자체로 이루어지거나, 제1 트랜지스터(T1)의 게이트 전극(230)으로부터 연장된 부위로 이루어질 수 있다. 유지 커패시터(Cst)의 제2 전극(310)은 하부의 제1 트랜지스터(T1)의 게이트 전극(230)과 중첩하는 개구를 포함할 수 있다.
제1 차광 패턴(320)은 화소(PX)의 중앙부에 위치할 수 있다. 제1 차광 패턴(320)은 평면상 유지 커패시터(Cst)의 제2 전극(310)과 제2 차광 패턴(330)의 사이에 위치할 수 있다. 제1 차광 패턴(320)은 화소별로 분리될 수 있다.
제2 차광 패턴(330)은 평면상 화소(PX)의 위쪽 부근에 위치할 수 있다. 평면상 제2 차광 패턴(330)은 제1 차광 패턴(320) 및 유지 커패시터(Cst)의 제2 전극(310)의 위쪽에 위치할 수 있다. 제2 차광 패턴(330)은 화소별로 분리될 수 있다.
제1 차광 패턴(320)은 제3 트랜지스터(T3)의 채널과 두께 방향(제3 방향(DR3))으로 중첩하며, 제2 차광 패턴(330)은 제4 트랜지스터(T4)의 채널과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 차광 패턴(320) 및 제2 차광 패턴(330)은 제2 반도체층(400)의 하부에 위치하면서, 제2 반도체층(400)의 하부에서 입사되는 광이 제3 트랜지스터(T3)의 채널 및 제4 트랜지스터(T4)의 채널로 진입하는 것을 방지하는 역할을 수행할 수 있다.
제2 도전층(300)은 제1 도전층(200)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 도전층(300)은 상술한 제1 도전층(200)이 포함할 수 있는 물질 중 적어도 어느 하나를 포함할 수 있다.
도 9는 도 5의 제2 반도체층 및 제3 도전층의 레이아웃도이다.
도 5 및 도 9를 참조하면, 제3 도전층(500)은 제2 스캔 라인(GCL)의 제2 스캔 도전 패턴(510), 및 제3 스캔 라인(GIL)의 제3 스캔 도전 패턴(520)을 포함할 수 있다.
제2 스캔 도전 패턴(510)은 제3 트랜지스터(T3)의 게이트 전극을 포함하며, 제3 스캔 도전 패턴(520)은 제4 트랜지스터(T4)의 게이트 전극을 포함할 수 있다.
제2 스캔 도전 패턴(510), 및 제3 스캔 도전 패턴(520)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제2 스캔 도전 패턴(510) 및 제3 스캔 도전 패턴(520) 각각은 리세스 패턴(RC)에 의해 둘러싸인 영역 내에 배치될 수 있다. 제2 스캔 도전 패턴(510) 및 제3 스캔 도전 패턴(520) 각각은 리세스 패턴(RC)에 의해 둘러싸인 영역마다 배치될 수 있다.
제1 방향(DR1)으로 서로 인접한 화소(PX)의 제2 스캔 도전 패턴(510)은 리세스 패턴(RC)을 가로지르는 제4 도전층(600)의 제2 스캔 연결 패턴(640)에 의해 상호 전기적으로 연결되며, 제1 방향(DR1)으로 서로 인접한 화소(PX)의 제3 스캔 도전 패턴(520)은 리세스 패턴(RC)을 가로지르는 제4 도전층(600)의 제3 스캔 연결 패턴(650)에 의해 상호 전기적으로 연결될 수 있다. 이에 따라, 제2 스캔 라인(GCL) 및 제3 스캔 라인(GIL) 각각은 각각 제1 방향(DR1)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제2 스캔 도전 패턴(510)은 화소의 중간 부근에 위치할 수 있다. 제2 스캔 도전 패턴(510)은 제2 반도체층(400)과 중첩하며, 해당 중첩 부위에서 제3 트랜지스터(T3)의 게이트 전극을 이룰 수 있다.
제2 스캔 도전 패턴(510)이 제2 반도체층(400)과 중첩하는 영역을 기준으로 평면상 그보다 상측에 위치하는 제2 반도체층(400)은 제3 트랜지스터(T3)의 제1 전극 영역이 되고, 그보다 하측에 위치하는 제2 반도체층(400)은 제3 트랜지스터(T3)의 제2 전극 영역이 될 수 있다.
제3 스캔 도전 패턴(520)은 평면상 제2 스캔 도전 패턴(510)보다 평면상 위쪽에 위치하며, 제2 반도체층(400)과 중첩하며, 해당 중첩 부위에서 제4 트랜지스터(T4)의 게이트 전극을 이룰 수 있다.
제3 스캔 도전 패턴(520)은 제2 반도체층(400)과 중첩하는 부위에서 제4 트랜지스터(T4)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 평면상 그보다 위쪽에 위치하는 제2 반도체층(400)은 제4 트랜지스터(T4)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 제2 반도체층(400)은 제7 트랜지스터(T7)의 제2 전극 영역이 될 수 있다.
제3 도전층(500)은 제1 도전층(200)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제3 도전층(500)은 상술한 제1 도전층(200)이 포함할 수 있는 물질 중 적어도 어느 하나를 포함할 수 있다.
도 10은 도 5의 제4 도전층의 레이아웃도이다.
도 5 및 도 10을 참조하면, 제4 도전층(600)은 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극을 포함할 수 있다. 제4 도전층(600)에 포함된 전압 라인 및 복수의 연결 패턴은 각 트랜지스터(T1~T7) 중 적어도 어느 하나의 제1 전극이나 제2 전극을 구성할 수 있다. 제4 도전층(600)은 제1 초기화 전압 라인(VINTL), 제2 초기화 전압 라인(AINTL), 및 복수의 연결 패턴(610, 620, 630, 640, 650, 660, 670, 680, 690)을 포함할 수 있다.
제1 초기화 전압 라인(VINTL) 및 제2 초기화 전압 라인(AINTL)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제1 초기화 전압 라인(VINTL) 및 제2 초기화 전압 라인(AINTL)은 각각 제1 방향(DR1)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 초기화 전압 라인(VINTL)은 평면상 제1 스캔 도전 패턴(210)의 위쪽에 위치할 수 있다. 제1 초기화 전압 라인(VINTL)은 제2 반도체층(400)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 초기화 전압 라인(VINTL)과 제2 반도체층(400)이 중첩하는 영역은 제2 반도체층(400)의 제2 방향(DR2) 일측 끝단에 위치할 수 있다. 상기 중첩하는 영역에서, 제1 초기화 전압 라인(VINTL)은 제1 초기화 전압 라인(VINTL)과 제2 반도체층(400) 사이에 배치되는 절연막을 관통하여 제2 반도체층(400)을 노출하는 컨택홀(CNT1)을 통해 제2 반도체층(400)과 컨택할 수 있다. 즉, 컨택홀(CNT1)을 통해 제1 초기화 전압 라인(VINTL)은 제2 반도체층(400)과 전기적으로 연결될 수 있다.
제2 초기화 전압 라인(AINTL)은 평면상 제1 초기화 전압 라인(VINTL)보다 화소의 아래쪽에 위치할 수 있다. 제2 초기화 전압 라인(AINTL)은 제1 반도체층(100)의 제4 세로부(160)와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 구체적으로, 제2 초기화 전압 라인(AINTL)은 대체로 제1 방향(DR1)으로 연장되는 기저부와 상기 기저부로부터 대체로 제2 방향(DR2)으로 돌출된 돌출부를 포함할 수 있다. 제2 초기화 전압 라인(AINTL)의 돌출부는 제1 스캔 도전 패턴(210), 제2 차광 패턴(330), 및 제3 스캔 도전 패턴(520)을 가로지르며, 제1 반도체층(100)의 제4 세로부(160)의 일측 끝단과 중첩할 수 있다. 상기 중첩하는 영역에서, 제2 초기화 전압 라인(AINTL)은 제2 초기화 전압 라인(AINTL)과 제1 반도체층(100)의 제4 세로부(160) 사이에 배치되는 절연막을 관통하여 제1 반도체층(100)의 제4 세로부(160)를 노출하는 컨택홀(CNT2)을 통해 제1 반도체층(100)의 제4 세로부(160)와 컨택할 수 있다. 즉, 컨택홀(CNT2)을 통해 제2 초기화 전압 라인(AINTL)은 제1 반도체층(100)의 제4 세로부(160)와 전기적으로 연결될 수 있다.
복수의 연결 패턴(610, 620, 630, 640, 650, 660, 670, 680, 690)은 제1 연결 패턴(610), 제2 연결 패턴(620), 제1 스캔 연결 패턴(630), 제2 스캔 연결 패턴(640), 제3 스캔 연결 패턴(650), 발광 제어 연결 패턴(660), 제1 전원 전압 연결 패턴(670), 데이터 연결 패턴(680), 제1 애노드 연결 패턴(690)을 포함할 수 있다. 복수의 연결 패턴(610, 620, 630, 640, 650, 660, 670, 680, 690)은 상호 물리적으로 이격되어 있다. 복수의 연결 패턴(610, 620, 630, 640, 650, 660, 670, 680, 690)은 서로 떨어진 부위를 전기적으로 연결할 수 있다.
제1 연결 패턴(610)은 제1 트랜지스터(T1)의 게이트 전극(230)과 중첩할 수 있다. 제1 연결 패턴(610)은 상기 중첩 영역에서 컨택홀(CNT3)을 통해 제1 트랜지스터(T1) 게이트 전극(230)과 전기적으로 연결될 수 있다. 상기 컨택홀(CNT3)은 유지 커패시터(Cst)의 제2 전극(310)의 개구 내에 위치할 수 있다. 컨택홀(CNT3) 내부의 제1 연결 패턴(610)과 그에 인접한 유지 커패시터(Cst)의 제2 전극(310) 사이에는 절연층이 배치되고, 이를 통해 상호 절연될 수 있다.
제1 연결 패턴(610)은 또한 제1 트랜지스터(T1) 게이트 전극(230)과의 중첩 영역으로부터 상측으로 연장되어 제2 스캔 도전 패턴(510)과 절연되어 교차하고, 제2 반도체층(400)과 중첩할 수 있다. 상기 중첩 영역에서 제1 연결 패턴(610)은 제1 연결 패턴(610)과 제2 반도체층(400) 사이에 배치되는 절연막을 관통하여, 제2 반도체층(400)을 노출하는 컨택홀(CNT4)을 통해 제2 반도체층(400)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT4)을 통해, 제1 연결 패턴(610)은 제2 반도체층(400)과 전기적으로 연결될 수 있다. 따라서, 제1 연결 패턴(610)을 통해, 제1 트랜지스터(T1)의 게이트 전극(230)과 제2 반도체층(400)이 전기적으로 연결될 수 있다.
제2 연결 패턴(620)은 제1 반도체층(100)의 제2 세로부(120)와 중첩할 수 있다. 제2 연결 패턴(620)은 상기 중첩 영역에서, 제2 연결 패턴(620)과 제1 반도체층(100)의 제2 세로부(120) 사이에 배치되는 절연층을 관통하여 제1 반도체층(100)의 제2 세로부(120)를 노출하는 컨택홀(CNT5)을 통해 제1 반도체층(100)의 제2 세로부(120)와 컨택할 수 있다. 다시 말해서, 컨택홀(CNT5)을 통해 제2 연결 패턴(620)은 제1 반도체층(100)의 제2 세로부(120)와 전기적으로 연결될 수 있다.
또한, 제2 연결 패턴(620)은 제2 반도체층(400)과 중첩할 수 있다. 제2 연결 패턴(620)은 상기 중첩 영역에서, 제2 연결 패턴(620)과 제 제2 반도체층(400) 사이에 배치되는 절연층을 관통하여 제2 반도체층(400)을 노출하는 컨택홀(CNT6)을 통해 제2 반도체층(400)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT6)을 통해 제2 연결 패턴(620)은 제2 반도체층(400)과 전기적으로 연결될 수 있다. 따라서, 제2 연결 패턴(620)을 통해 제1 반도체층(100)과 제2 반도체층(400)이 전기적으로 연결될 수 있다.
제1 스캔 연결 패턴(630)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)을 가로지를 수 있다. 제1 스캔 연결 패턴(630)은 제1 스캔 도전 패턴(210)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 스캔 연결 패턴(630)은 제1 스캔 도전 패턴(210)의 일측 및 타측 끝단과 중첩할 수 있다.
상기 중첩 영역에서, 제1 스캔 연결 패턴(630)은 제1 스캔 연결 패턴(630)과 제1 스캔 도전 패턴(210) 사이에 배치되는 절연층을 관통하여 제1 스캔 도전 패턴(210)을 노출하는 컨택홀(CNT7)을 통해 제1 스캔 도전 패턴(210)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT7)을 통해, 제1 스캔 연결 패턴(630)은 제1 스캔 도전 패턴(210)과 전기적으로 연결될 수 있다. 상기 중첩 영역에서 제1 스캔 연결 패턴(630)은 제1 방향(DR1) 일측 또는 타측으로 연장되어, 리세스 패턴(RC)을 가로지르며, 인접한 제1 스캔 도전 패턴(210)과 중첩하며, 컨택홀(CNT7)를 통해 컨택할 수 있다.
따라서, 제1 방향(DR1)으로 서로 인접한 화소(PX)의 제1 스캔 도전 패턴(210) 중 서로 분리되며, 사이에 리세스 패턴(RC)이 배치되는 제1 스캔 도전 패턴(210)들은 제1 스캔 연결 패턴(630)을 통해 전기적으로 연결될 수 있다.
제2 스캔 연결 패턴(640)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)을 가로지를 수 있다. 제2 스캔 연결 패턴(640)은 제2 스캔 도전 패턴(510)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제2 스캔 연결 패턴(640)은 제2 스캔 도전 패턴(510)의 일측 및 타측 끝단과 중첩할 수 있다.
상기 중첩 영역에서, 제2 스캔 연결 패턴(640)은 제2 스캔 연결 패턴(640)과 제2 스캔 도전 패턴(510) 사이에 배치되는 절연층을 관통하여 제2 스캔 도전 패턴(510)을 노출하는 컨택홀(CNT8)을 통해 제2 스캔 도전 패턴(510)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT8)을 통해, 제2 스캔 연결 패턴(640)은 제2 스캔 도전 패턴(510)과 전기적으로 연결될 수 있다. 상기 중첩 영역에서 제2 스캔 연결 패턴(640)은 제1 방향(DR1) 일측 또는 타측으로 연장되어, 리세스 패턴(RC)을 가로지르며, 인접한 제2 스캔 도전 패턴(510)과 중첩하며, 컨택홀(CNT8)을 통해 컨택할 수 있다.
따라서, 제1 방향(DR1)으로 서로 인접한 화소(PX)의 제2 스캔 도전 패턴(510) 중 서로 분리되며, 사이에 리세스 패턴(RC)이 배치되는 제2 스캔 도전 패턴(510)들은 제2 스캔 연결 패턴(640)을 통해 전기적으로 연결될 수 있다.
제3 스캔 연결 패턴(650)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)을 가로지를 수 있다. 제3 스캔 연결 패턴(650)은 제3 스캔 도전 패턴(520)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제3 스캔 연결 패턴(650)은 제3 스캔 도전 패턴(520)의 일측 및 타측 끝단과 중첩할 수 있다.
상기 중첩 영역에서, 제3 스캔 연결 패턴(650)은 제3 스캔 연결 패턴(650)과 제3 스캔 도전 패턴(520) 사이에 배치되는 절연층을 관통하여 제3 스캔 도전 패턴(520)을 노출하는 컨택홀(CNT9)을 통해 제3 스캔 도전 패턴(520)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT9)을 통해, 제3 스캔 연결 패턴(650)은 제3 스캔 도전 패턴(520)과 전기적으로 연결될 수 있다. 상기 중첩 영역에서 제3 스캔 연결 패턴(650)은 제1 방향(DR1) 일측 또는 타측으로 연장되어, 리세스 패턴(RC)을 가로지르며, 인접한 제3 스캔 도전 패턴(520)과 중첩하며, 컨택홀(CNT9)을 통해 컨택할 수 있다.
따라서, 제1 방향(DR1)으로 서로 인접한 화소(PX)의 제3 스캔 도전 패턴(520) 중 서로 분리되며, 사이에 리세스 패턴(RC)이 배치되는 제3 스캔 도전 패턴(520)들은 제3 스캔 연결 패턴(650)을 통해 전기적으로 연결될 수 있다.
발광 제어 연결 패턴(660)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)을 가로지를 수 있다. 발광 제어 연결 패턴(660)은 발광 제어 도전 패턴(220)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 발광 제어 연결 패턴(660)은 발광 제어 도전 패턴(220)의 중간 부근과 중첩할 수 있다.
상기 중첩 영역에서, 발광 제어 연결 패턴(660)은 발광 제어 연결 패턴(660)과 발광 제어 도전 패턴(220) 사이에 배치되는 절연층을 관통하여 발광 제어 도전 패턴(220)을 노출하는 컨택홀(CNT10)을 통해 발광 제어 도전 패턴(220)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT10)을 통해, 발광 제어 연결 패턴(660)은 발광 제어 도전 패턴(220)과 전기적으로 연결될 수 있다. 상기 중첩 영역에서 발광 제어 연결 패턴(660)은 제1 방향(DR1) 일측 또는 타측으로 연장되어, 리세스 패턴(RC)을 가로지르며, 인접한 발광 제어 도전 패턴(220)과 중첩하며, 컨택홀(CNT10)을 통해 컨택할 수 있다.
따라서, 제1 방향(DR1)으로 서로 인접한 화소(PX)의 발광 제어 도전 패턴(220) 중 서로 분리되며, 사이에 리세스 패턴(RC)이 배치되는 발광 제어 도전 패턴(220)들은 발광 제어 연결 패턴(660)을 통해 전기적으로 연결될 수 있다.
제1 전원 전압 연결 패턴(670)은 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112)와 중첩할 수 있다. 상기 중첩 영역에서 제1 전원 전압 연결 패턴(670)은 제1 전원 전압 연결 패턴(670)과 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112) 사이에 배치되는 절연층을 관통하여 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112)를 노출하는 컨택홀(CNT11)을 통해 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112)와 컨택할 수 있다. 다시 말해서, 컨택홀(CNT11)을 통해, 제1 전원 전압 연결 패턴(670)은 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112)와 전기적으로 연결될 수 있다.
제1 전원 전압 연결 패턴(670)은 컨택홀(CNT11)이 배치된 영역에서 제2 방향(DR2) 일측으로 연장되어, 유지 커패시터(Cst)의 제2 전극(310)과 중첩할 수 있다. 상기 중첩 영역에서 제1 전원 전압 연결 패턴(670)은 제1 전원 전압 연결 패턴(670)과 유지 커패시터(Cst)의 제2 전극(310) 사이에 배치되는 절연층을 관통하여 유지 커패시터(Cst)의 제2 전극(310)을 노출하는 컨택홀(CNT12)을 통해 유지 커패시터(Cst)의 제2 전극(310)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT11)을 통해, 제1 전원 전압 연결 패턴(670)은 유지 커패시터(Cst)의 제2 전극(310)과 전기적으로 연결될 수 있다.
제1 전원 전압 연결 패턴(670)은 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112) 및 유지 커패시터(Cst)의 제2 전극(310)을 제1 전원 전압 라인(710)과 전기적으로 연결할 수 있다. 다시 말해서, 제1 전원 전압 연결 패턴(670)을 통해, 제1 전원 전압 라인(710)은 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112) 및 유지 커패시터(Cst)의 제2 전극(310)과 전기적으로 연결될 수 있다.
제1 전원 전압 연결 패턴(670)은 리세스 패턴(RC)을 가로질러 제1 방향(DR1) 일측 또는 타측으로 연장되어, 인접한 화소의 제1 전원 전압 연결 패턴(670)과 연결될 수 있으나, 이에 제한되는 것은 아니다.
데이터 연결 패턴(680)은 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 중첩할 수 있다. 상기 중첩 영역에서 데이터 연결 패턴(680)은 데이터 연결 패턴(680)과 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111) 사이에 배치되는 절연층을 관통하여 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)를 노출하는 컨택홀(CNT13)을 통해 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 컨택할 수 있다. 다시 말해서, 컨택홀(CNT13)을 통해, 데이터 연결 패턴(680)은 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 전기적으로 연결될 수 있다.
데이터 연결 패턴(680)은 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)를 데이터 라인(720)과 전기적으로 연결할 수 있다. 다시 말해서, 데이터 연결 패턴(680)을 통해, 데이터 라인(720)은 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 전기적으로 연결될 수 있다.
데이터 연결 패턴(680)은 리세스 패턴(RC)을 가로질러 제1 방향(DR1) 일측 또는 타측으로 연장되어, 인접한 화소의 데이터 연결 패턴(680)과 연결될 수 있으나, 이에 제한되는 것은 아니다.
제1 애노드 연결 패턴(690)은 제1 반도체층(100)의 제2 세로부(120)와 중첩할 수 있다. 상기 중첩 영역에서 제1 애노드 연결 패턴(690)은 제1 애노드 연결 패턴(690)과 제1 반도체층(100)의 제2 세로부(120) 사이에 배치되는 절연층을 관통하여 제1 반도체층(100)의 제2 세로부(120)를 노출하는 컨택홀(CNT14)을 통해 제1 반도체층(100)의 제2 세로부(120)와 컨택할 수 있다. 다시 말해서, 컨택홀(CNT14)을 통해, 제1 애노드 연결 패턴(690)은 제1 반도체층(100)의 제2 세로부(120)와 전기적으로 연결될 수 있다.
제1 애노드 연결 패턴(690)은 제2 애노드 연결 패턴(730)과 함께, 제1 반도체층(100)의 제2 세로부(120)를 애노드 전극(ANO)과 전기적으로 연결할 수 있다. 다시 말해서, 제1 애노드 연결 패턴(690) 및 제2 애노드 연결 패턴(730)을 통해, 애노드 전극(ANO)은 제1 반도체층(100)의 제2 세로부(120)와 전기적으로 연결될 수 있다. 제1 애노드 연결 패턴(690)은 화소(PX)별로 마련될 수 있으며, 일 화소의 평면상 하측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
제4 도전층(600)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(600)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(600)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조를 포함할 수 있다.
도 11은 도 5의 제5 도전층의 레이아웃도이다.
도 5 및 도 11을 참조하면, 제5 도전층(700)은 제1 전원 전압(도 3의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(710), 데이터 신호(도 3의 'DATA', 이하 동일)를 전달하는 데이터 라인(720) 및 애노드 전극(ANO)과 제1 애노드 연결 패턴(690)의 전기적 연결을 매개하는 제2 애노드 연결 패턴(730)을 포함할 수 있다.
제1 전원 전압 라인(710) 및 데이터 라인(720)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원 전압 라인(710) 및 데이터 라인(720)은 제2 방향(DR2)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 리세스 패턴(RC)으로 둘러싸인 영역에서 제1 전원 전압 라인(710)은 대체로 중앙 부근에 위치하며, 데이터 라인(720)은 대체로 좌측 및 우측에 인접할 수 있다. 리세스 패턴(RC)으로 둘러싸인 영역에서 전원 전압 라인(710)은 데이터 라인(720) 사이에 배치될 수 있지만, 이에 제한되지 않는다. 제2 애노드 연결 패턴(730)은 화소(PX)별로 마련될 수 있으며, 일 화소의 평면상 하측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
제1 전원 전압 라인(710)은 제1 전원 전압 연결 패턴(670)과 중첩할 수 있다. 상기 중첩 영역에서 제1 전원 전압 라인(710)은 제1 전원 전압 라인(710)과 제1 전원 전압 연결 패턴(670) 사이에 배치되는 절연층을 관통하여 제1 전원 전압 연결 패턴(670)을 노출하는 컨택홀(CNT15)을 통해 제1 전원 전압 연결 패턴(670)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT15)을 통해, 제1 전원 전압 라인(710)은 제1 전원 전압 연결 패턴(670)과 전기적으로 연결될 수 있다.
데이터 라인(720)은 데이터 연결 패턴(680)과 중첩할 수 있다. 상기 중첩 영역에서 데이터 라인(720)은 데이터 라인(720)과 데이터 연결 패턴(680) 사이에 배치되는 절연층을 관통하여 데이터 연결 패턴(680)을 노출하는 컨택홀(CNT16)을 통해 데이터 연결 패턴(680)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT16)을 통해, 데이터 라인(720)은 데이터 연결 패턴(680)과 전기적으로 연결될 수 있다.
제2 애노드 연결 패턴(730)은 제1 애노드 연결 패턴(690)과 중첩할 수 있다. 상기 중첩 영역에서 제2 애노드 연결 패턴(730)은 제2 애노드 연결 패턴(730)과 제1 애노드 연결 패턴(690) 사이에 배치되는 절연층을 관통하여 제1 애노드 연결 패턴(690)을 노출하는 컨택홀(CNT17)을 통해 제1 애노드 연결 패턴(690)과 컨택할 수 있다. 다시 말해서, 컨택홀(CNT17)을 통해, 제2 애노드 연결 패턴(730)은 제1 애노드 연결 패턴(690)과 전기적으로 연결될 수 있다.
제5 도전층(700)은 제4 도전층(600)과 동일한 물질을 포함하거나, 동일한 적층구조를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제5 도전층(700)은 상술한 제4 도전층(600)이 포함할 수 있는 물질 중 적어도 어느 하나를 포함할 수 있다.
이하, 도 12를 참조하여, 제2 화소(PX2)의 단면 구조를 설명한다.
도 12는 도 5의 XII-XII' 선을 따라 자른 단면도이다.
도 5 및 도 12를 참조하면, 표시 장치(1)는 기판(SUB) 및 복수의 절연막, 애노드 전극(ANO), 발광층(EL), 캐소드 전극(CAT)을 더 포함할 수 있다. 화소(PX)의 각 층들은 기판(SUB), 배리어층(BR), 버퍼층(BF), 제1 반도체층(100), 제1 게이트 절연막(GI1, 또는 제1 절연막), 제1 도전층(200), 제2 게이트 절연막(GI2, 또는 제2 절연막), 제2 도전층(300), 제1 층간 절연막(ILD1, 또는 제3 절연막), 제2 반도체층(400), 제3 게이트 절연막(GI3, 또는 제4 절연막), 제3 도전층(500), 제2 층간 절연막(ILD2, 또는 제5 절연막), 제4 도전층(600), 제1 비아층(VIA1), 제5 도전층(700), 제2 비아층(VIA2), 애노드 전극(ANO), 화소 정의막(PDL), 발광층(EL), 캐소드 전극(CAT)이 순차적으로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
이하에서, 제1 반도체층(100), 제2 반도체층(400) 및 제1 내지 제5 도전층(200, 300, 500, 600, 700)에 대한 자세한 설명은 생략한다.
기판(SUB)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이트(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판(SUB)이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판(SUB)일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
배리어층(BR)은 기판(SUB) 상에 배치될 수 있다. 배리어층(BR)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(BR)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(BR)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BF)은 배리어층(BR) 상에 배치될 수 있다. 버퍼층(BF)은 기판(SUB)의 상부를 평탄화하며, 버퍼층(BF) 상에 배치되는 구성들과의 접착력을 향상시킬 수 있다. 버퍼층(BF)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 버퍼층(BF)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다. 버퍼층(BF) 상에는 제1 반도체층(100)이 배치될 수 있다.
제1 게이트 절연막(GI1)은 제1 반도체층(100) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 게이트 절연막(GI1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 게이트 절연막(GI1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 게이트 절연막(GI1) 상에는 제1 도전층(200)이 배치될 수 있다.
제2 게이트 절연막(GI2)은 제1 도전층(200) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 한다. 제2 게이트 절연막(GI2)은 층간 절연막일 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 게이트 절연막(GI2) 상에는 제2 도전층(300)은 배치될 수 있다.
제1 층간 절연막(ILD1)은 제2 도전층(300)을 덮으며, 제2 도전층(300) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 층간 절연막(ILD1)은 제2 도전층(300)과 제2 반도체층(400)을 절연시키는 역할을 한다. 제1 층간 절연막(ILD1)은 층간 절연막일 수 있다. 제1 층간 절연막(ILD1) 상에는 제2 반도체층(400)이 배치될 수 있다.
제1 층간 절연막(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 반도체층(400) 상에는 제3 게이트 절연막(GI3)이 배치된다. 제3 게이트 절연막(GI3)은 제2 반도체층(400) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제3 게이트 절연막(GI3)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제3 게이트 절연막(GI3)은 제1 게이트 절연막(GI1)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제3 게이트 절연막(GI3) 상에는 제3 도전층(500)이 배치된다.
제2 층간 절연막(ILD2)은 제3 도전층(500)을 덮으며, 제3 도전층(500) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 층간 절연막(ILD2)은 제3 도전층(500)과 제4 도전층(600)을 절연시키는 역할을 한다. 제2 층간 절연막(ILD2)은 층간 절연막일 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 층간 절연막(ILD2) 상에는 제4 도전층(600)이 배치될 수 있다.
제4 도전층(600) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 비아층(VIA1)이 유기 절연 물질을 포함하는 경우, 하부의 단차에도 불구하고, 제1 비아층(VIA1)의 상면은 대체로 평탄할 수 있다. 제1 비아층(VIA1) 상에는 제5 도전층(700)이 배치될 수 있다.
제5 도전층(700) 상에는 제2 비아층(VIA2)이 배치된다. 제2 비아층(VIA2)은 제1 비아층(VIA1)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 비아층(VIA2)이 유기 절연 물질을 포함하는 경우, 하부의 단차에도 불구하고, 제2 비아층(VIA2)의 상면은 대체로 평탄할 수 있다.
제2 비아층(VIA2) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 애노드 전극일 수 있다. 애노드 전극(ANO)은 각 화소마다 분리되어 배치될 수 있다. 애노드 전극(ANO)은 제2 비아층(VIA2)을 관통하며, 제2 애노드 연결 패턴(730)의 일부를 노출하는 컨택홀을 통해 제2 애노드 연결 패턴(730)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
애노드 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층(EL)이 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
도시하진 않았으나, 캐소드 전극(CAT) 상부에는 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함하는 박막 봉지층이 배치될 수 있다. 박막 봉지층은 화소의 각 구성을 봉지하며, 외기나 수분 등의 침투를 방지하는 역할을 수행할 수 있다.
이하, 도 13을 참조하여, 리세스 패턴(RC)의 단면 구조를 설명한다.
도 13은 도 5의 XIII-XIII' 선을 따라 자른 단면도이다. 도 13에서 제3 세로부(150)와 제4 세로부(160)를 연결하는 제1 반도체 연결 패턴(CA1) 주변의 단면을 도시하나, 이에 대한 설명은 제2 반도체 연결 패턴(CA2) 주변의 단면에도 동일하게 적용될 수 있다.
도 5 및 도 13을 참조하면, 리세스 패턴(RC)은 제1 반도체 연결 패턴(CA1)과 교차하며, 교차하는 부분에서 서로 중첩할 수 있다. 리세스 패턴(RC)은 제2 층간 절연막(ILD2)의 일면(상면)으로부터 기판(SUB)을 향해 함몰된 형상을 포함할 수 있다. 다시 말해서, 리세스 패턴(RC)은 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)에 의해 정의될 수 있으나, 이에 제한되는 것은 아니다. 리세스 패턴(RC)은 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1) 중 적어도 일부에 의해 정의될 수 있다.
제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 및 제2 게이트 절연막(GI2) 각각은 두께 방향(제3 방향(DR3))으로 관통하는 관통홀을 정의하며, 제1 게이트 절연막(GI1)은 일면(상면)으로부터 타면(하면)을 향해 함몰된 홈(groove)을 정의할 수 있다. 이 경우, 리세스 패턴(RC)은 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 및 제2 게이트 절연막(GI2) 각각의 관통홀, 및 제1 게이트 절연막(GI1)의 홈에 의해 정의될 수 있다. 또는, 리세스 패턴(RC)은 상기 각각의 관통홀을 정의하는 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 및 제2 게이트 절연막(GI2) 각각의 측면과 상기 홈을 정의하는 제1 게이트 절연막(GI1)의 측면 및 상면에 의해 정의될 수 있다. 상기 각각의 관통홀과 상기 홈은 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 14는 다른 실시예에 따른 화소의 레이아웃도이다.
도 14를 참조하면, 본 실시예에 따른 표시 패널(10_1)의 제1 반도체층(100)은 제2 방향(DR2)으로 인접하는 화소(PX) 사이에서, 평면상 서로 동일한 방향으로 연장되는 부분에서 리세스 패턴(RC_1)과 교차한다는 점에서 도 5의 실시예와 차이가 있다. 제2 방향(DR2)으로 인접하는 화소(PX) 사이에서, 리세스 패턴(RC_1)은 제2 반도체 연결 패턴(CA2)과 제3 세로부(150)와 교차할 수 있다. 제2 반도체 연결 패턴(CA2)과 제3 세로부(150)는 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)으로 연장되는 리세스 패턴(RC_1)과 교차할 수 있다.
이 경우에도, 외부 충격에 의한 각 화소(PX)의 손상을 억제 또는 방지할 수 있으며, 해상도가 향상될 수 있다. 아울러, 외부 충격에 의한 충격 전달을 최소화할 수 있도록, 리세스 패턴(RC_1)을 가로지르는 제1 반도체층(100)의 방향을 다양하게 설계할 수 있어, 표시 장치의 신뢰성의 향상을 위한 다양한 설계가 가능하다.
도 15는 또 다른 실시예에 따른 화소의 레이아웃도이다. 도 16은 도 15의 A 영역을 확대한 확대도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 패널(10_2)의 제1 반도체 패턴(100_2)은 리세스 패턴(RC)과 교차하는 부분에서 두께 방향으로 관통하는 관통홀(HLE_2)을 포함한다는 점에서 도 5의 실시예와 차이가 있다.
제1 반도체 연결 패턴(CA1_2)은 리세스 패턴(RC)과 중첩하는 영역에서 다른 영역보다 큰 폭을 가질 수 있으며, 리세스 패턴(RC)과 중첩하는 영역에서 적어도 하나의 관통홀(HLE_2)을 포함할 수 있다. 도 16에서, 제1 반도체 연결 패턴(CA1_2)과 리세스 패턴(RC)이 중첩하는 영역에서 3개의 관통홀(HLE_2)이 배치된 것으로 도시되었으나, 이에 제한되는 것은 아니다. 도시하진 않았으나, 제2 반도체 연결 패턴(CA2)도 리세스 패턴(RC)과 교차하는 영역에서 관통홀을 포함할 수 있다.
이 경우에도, 외부 충격에 의한 각 화소(PX)의 손상을 억제 또는 방지할 수 있으며, 해상도가 향상될 수 있다. 아울러, 제1 반도체 연결 패턴(CA1_2)이 리세스 패턴(RC)과 중첩하는 영역에서 관통홀(HLE_2)을 포함함에 따라, 제1 반도체 연결 패턴(CA1_2)은 외부 충격에 의한 크랙(Crack)을 억제 또는 방지할 수 있다. 제1 반도체 연결 패턴(CA1_2)이 리세스 패턴(RC)과 교차하는 부분에서 전류가 흐를 수 있는 경로가 다양하므로, 크랙이 발생하더라도, 전기적인 연결이 끊기는 불량을 억제 또는 방지할 수 있다.
도 17은 또 다른 실시예에 따른 화소의 레이아웃도이다. 도 18은 도 17의 XVIII-XVIII' 선을 따라 자른 단면도이다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 표시 패널(10_3)은 제1 반도체층(100)과 리세스 패턴(RC)이 교차하는 부분에서 식각 방지 패턴(EST_3)을 더 포함한다는 점에서 도 5의 실시예와 차이가 있다.
구체적으로, 식각 방지 패턴(EST_3)은 제1 게이트 절연막(GI1) 상에 배치되며, 제1 도전층(200)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 식각 방지 패턴(EST_3)은 제1 내지 제3 도전층(200, 300, 500) 또는 제2 반도체층(400) 중 적어도 어느 하나로 이루어질 수 있다. 식각 방지 패턴(EST_3)은 리세스 패턴(RC)에 의해 노출될 수 있다. 리세스 패턴(RC)은 제1 비아층(VIA1)으로 충진될 수 있고, 이 경우, 식각 방지 패턴(EST_3)은 비아층(VIA1)과 직접 접촉할 수 있다.
식각 방지 패턴(EST_3)은 더미 패턴일 수 있다. 다시 말해서, 식각 방지 패턴(EST_3)은 제1 내지 제3 도전층(200, 300, 500, 도 5 참조)의 다른 도전 패턴 및 제2 반도체층(400, 도 5 참조)과 분리되며, 전기적으로 절연될 수 있다. 식각 방지 패턴(EST_3)은 섬(island) 형상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이 경우에도, 외부 충격에 의한 각 화소(PX)의 손상을 억제 또는 방지할 수 있으며, 해상도가 향상될 수 있다. 아울러, 식각 방지 패턴(EST_3)을 배치함에 따라, 리세스 패턴(RC)을 형성하는 과정에서 제1 반도체층(100)이 시각되는 것을 억제 또는 방지할 수 있어, 표시 패널(10_3)의 신뢰성이 향상될 수 있다.
도 19는 또 다른 실시예에 따른 화소의 레이아웃도이다. 도 20은 도 19의 XX-XX' 선을 따라 자른 단면도이다.
도 19 및 도 20을 참조하면, 서로 다른 방향으로 연장되는 리세스 패턴(RC)이 교차하는 영역에 식각 방지 패턴(EST_4)이 배치된다는 점에서 도 5의 실시예와 차이가 있다.
구체적으로, 식각 방지 패턴(EST_4)은 제1 방향(DR1)으로 연장되는 리세스 패턴(RC)과 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)이 교차하는 부분에 배치될 수 있다. 식각 방지 패턴(EST_4)을 배치함에 따라, 상기 교차 영역이 2중으로 식각되는 것을 억제할 수 있다. 제1 방향(DR1)으로 연장되는 리세스 패턴(RC)과 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)이 서로 다른 공정에 의해 식각될 수 있고, 이 경우, 제1 방향(DR1)으로 연장되는 리세스 패턴(RC)과 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)이 교차하는 영역은 중복되어 식각될 수 있다. 예를 들어, 제1 방향(DR1)으로 연장되는 리세스 패턴(RC)은 제1 반도체층(100, 도 12 참조)을 노출하는 컨택홀(CNT5, CNT14)을 형성하는 과정에서 함께 형성되고, 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)은 제2 반도체층(400, 도 12 참조)을 노출하는 컨택홀(CNT4, CNT6)을 형성하는 과정에서 함께 형성될 수 있다.
다만, 제1 방향(DR1)으로 연장되는 리세스 패턴(RC)과 제2 방향(DR2)으로 연장되는 리세스 패턴(RC)이 교차하는 영역에 식각 방지 패턴(EST_4)을 배치함으로써, 리세스 패턴(RC)이 교차하는 영역이 중복되어 식각되는 것을 억제 또는 방지할 수 있고, 표시 패널(10_4)의 신뢰성이 향상될 수 있다. 식각 방지 패턴(EST_4)은 제1 게이트 절연막(GI1) 상에 배치되며, 제1 도전층(200)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이 경우에도, 외부 충격에 의한 각 화소(PX)의 손상을 억제 또는 방지할 수 있으며, 해상도가 향상될 수 있다.
도 21은 다른 실시예에 따른 복수의 화소의 평면 배치도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치의 리세스 패턴(RC_5)은 제1 내지 제4 화소(PX1, PX2, PX3, PX4) 각각을 둘러싼다는 점에서 도 4의 실시예와 차이가 있다. 다시 말해서, 본 실시예에 따른 표시 패널(10_5)의 리세스 패턴(RC_5)은 제1 화소(PX1)와 제3 화소(PX3) 사이에 더 배치되어 제2 방향(DR2)으로 연장되며, 제2 화소(PX2)와 제4 화소(PX4) 사이에 더 배치되어 제1 방향(DR1)으로 연장될 수 있다.
이에 따라, 제1 내지 제4 화소(PX1, PX2, PX3, PX4) 각각은 평면상 리세스 패턴(RC_5)에 의해 둘러싸인 영역 내에 배치되며, 제1 내지 제4 화소(PX1, PX2, PX3, PX4) 사이마다 리세스 패턴(RC_5)이 배치될 수 있다.
이 경우, 각 화소(PX1, PX2, PX3, PX4)가 리세스 패턴(RC_5)에 의해 둘러싸이므로, 외부 충격에 의한 각 화소(PX1, PX2, PX3, PX4)의 손상을 보다 원활하게 억제 또는 방지할 수 있다.
도 22는 또 다른 실시예에 따른 제1 반도체층 및 제1 도전층의 레이아웃도이다. 도 23은 도 22의 XXIII-XXIII' 선을 따라 자른 단면도이다.
도 22 및 도 23을 참조하면, 본 실시예에 따른 표시 패널(10_6)의 제1 스캔 도전 패턴(210_6)과 발광 제어 도전 패턴(220_6)은 제1 방향(DR1)으로 연장되며, 제1 스캔 도전 패턴(210_6)과 발광 제어 도전 패턴(220_6)은 제1 방향(DR1)으로 배열된 복수의 화소(PX, 도 4 참조)에 걸쳐 배치될 수 있다. 제1 스캔 도전 패턴(210_6)과 발광 제어 도전 패턴(220_6)은 화소(PX, 도 4 참조) 사이에 배치된 리세스 패턴(RC_6)과 교차할 수 있다.
리세스 패턴(RC_6)은 제1 도전층(200) 상에 배치된 절연층의 적어도 일부에 의해 정의될 수 있다. 리세스 패턴(RC_6)은 제1 도전층(200) 상에 배치된 무기 절연층의 적어도 일부에 의해 정의될 수 있으나, 이에 제한되는 것은 아니다.
리세스 패턴(RC_6)은 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 및 제2 게이트 절연막(GI2) 중 적어도 일부에 의해 정의될 수 있다. 예를 들어, 리세스 패턴(RC_6)은 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 제1 층간 절연막(ILD1), 및 제2 게이트 절연막(GI2)에 의해 정의될 수 있다.
이 경우, 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 및 제1 층간 절연막(ILD1) 각각은 두께 방향(제3 방향(DR3))으로 관통하는 관통홀에 의해 정의되며, 제2 게이트 절연막(GI2)은 일면(상면)으로부터 타면(하면)을 향해 함몰된 홈(groove)을 정의할 수 있다. 이 경우, 리세스 패턴(RC)은 제2 층간 절연막(ILD2), 제3 게이트 절연막(GI3), 및 제1 층간 절연막(ILD1) 각각의 관통홀, 및 제2 게이트 절연막(GI2)의 홈에 의해 정의될 수 있다. 상기 각각의 관통홀과 상기 홈은 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
이 경우, 제1 스캔 라인(GWL, 도 3 참조)은 제1 스캔 도전 패턴(210_6)으로 이루어지며, 발광 제어 라인(EML, 도 3 참조)은 발광 제어 도전 패턴(220_6)으로 이루어질 수 있다. 다시 말해서, 제1 스캔 라인(GWL, 도 3 참조)은 제1 스캔 도전 패턴(210_6)을 포함하며, 제1 스캔 연결 패턴(630, 도 5 참조)을 포함하지 않을 수 있다. 또한, 발광 제어 라인(EML, 도 3 참조)은 발광 제어 도전 패턴(220_6)을 포함하며, 발광 제어 연결 패턴(660, 도 5 참조)을 포함하지 않을 수 있다. 이 경우, 제1 스캔 라인(GWL, 도 3 참조)과 발광 제어 라인(EML, 도 3 참조)은 하나의 도전층으로 이루어지며, 제1 스캔 라인(GWL, 도 3 참조)과 발광 제어 라인(EML, 도 3 참조)은 제1 도전층(200)으로 이루어질 수 있다.
아울러, 본 실시예에서는 제2 도전층(200)을 기준으로 설명하였으나, 이에 제한되는 것은 아니다. 본 실시예의 제1 스캔 도전 패턴(210_6) 및 발광 제어 도전 패턴(220_6)에 대한 설명은 제1 차광 패턴(320), 제2 차광 패턴(330), 제2 스캔 도전 패턴(510), 및 제3 스캔 도전 패턴(520)에도 실질적으로 동일하게 적용될 수 있다.
이 경우에도, 외부 충격에 의한 각 화소(PX)의 손상을 억제 또는 방지할 수 있으며, 제1 스캔 연결 패턴(630, 도 5 참조) 및 발광 제어 연결 패턴(660, 도 5 참조)을 생략할 수 있으므로, 해상도가 보다 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
T1~T7: 트랜지스터 100: 제1 반도체층
200: 제1 도전층 400: 제2 도전층
500: 제3 도전층 600: 제4 도전층
700: 제5 도전층 RC: 리세스 패턴
CA1: 제1 반도체 연결 패턴
CA2: 제2 반도체 연결 패턴

Claims (20)

  1. 제1 화소;
    상기 제1 화소에 인접하게 배치된 제2 화소; 및
    평면상 상기 제1 화소와 상기 제2 화소 사이를 가로지르는 리세스 패턴을 포함하되,
    상기 제1 화소 및 상기 제2 화소 각각은 제1 전원 전압 라인, 발광 소자, 상기 제1 전원 전압 라인과 상기 발광 소자 사이에 배치되는 제1 트랜지스터, 상기 제1 트랜지스터와 상기 발광 소자 사이에 배치되는 제2 트랜지스터, 및 상기 발광 소자의 제1 전극과 전기적으로 연결되는 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각의 채널을 포함하는 제1 반도체층을 더 포함하며, 상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제3 트랜지스터는 상기 제1 반도체층을 통해 서로 전기적으로 연결되며,
    상기 제1 화소와 상기 제2 화소 사이에서 상기 제1 반도체층은 상기 리세스 패턴과 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체층은 상기 제1 화소의 상기 제2 트랜지스터와 상기 제2 화소의 상기 제3 트랜지스터를 연결하는 제1 반도체 연결 패턴 및 제2 반도체 연결 패턴을 포함하되,
    상기 제1 반도체 연결 패턴 및 상기 제2 반도체 연결 패턴은 상기 리세스 패턴과 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 반도체 연결 패턴은 제1 방향으로 연장되며, 상기 제2 반도체 연결 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 반도체 연결 패턴은 상기 제2 방향으로 연장되는 상기 리세스 패턴과 교차하며, 상기 제2 반도체 연결 패턴은 상기 제1 방향으로 연장되는 상기 리세스 패턴과 교차하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 반도체층은 상기 리세스 패턴과 중첩하는 부분에서 적어도 하나의 관통홀을 정의하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 반도체층과 상기 리세스 패턴이 중첩하는 부분에서, 상기 제1 반도체층 상에 배치되는 식각 방지 패턴을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 리세스 패턴은 상기 식각 방지 패턴을 노출하는 표시 장치.
  8. 제7 항에 있어서,
    상기 식각 방지 패턴은 평면상 섬 형상을 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 화소 및 상기 제2 화소 각각의 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 게이트 전극을 포함하는 제1 도전층을 더 포함하되,
    상기 식각 방지 패턴은 상기 제1 도전층으로 이루어지는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 트랜지스터의 제1 전극과 게이트 전극 사이에 배치되는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터의 채널을 포함하며, 상기 제1 반도체층과 상이한 제2 반도체층을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    데이터 라인을 더 포함하되,
    상기 제1 화소 및 상기 제2 화소 각각은 상기 제1 트랜지스터의 제2 전극 및 상기 데이터 라인과 연결되는 제5 트랜지스터를 더 포함하고,
    상기 제5 트랜지스터의 채널은 상기 제2 반도체층으로 이루어지는 표시 장치.
  12. 제1 항에 있어서,
    발광 제어 라인을 더 포함하되,
    상기 제1 화소 및 상기 제2 화소 각각의 상기 제2 트랜지스터의 게이트 전극은 상기 발광 제어 라인과 전기적으로 연결되는 표시 장치.
  13. 제12 항에 있어서,
    초기화 전압 라인을 더 포함하되,
    상기 제3 트랜지스터의 제1 전극은 상기 초기화 전압 라인과 전기적으로 연결되며, 상기 제3 트랜지스터의 제2 전극은 상기 발광 소자와 전기적으로 연결되는 표시 장치.
  14. 기판;
    상기 기판 상에 배치되며, 제1 화소 및 제2 화소를 포함하는 화소; 및
    적어도 일부가 상기 제1 화소 및 상기 제2 화소 사이에 배치되는 리세스 패턴을 포함하되,
    상기 제1 화소 및 상기 제2 화소 각각은,
    제1 반도체층, 및
    상기 제1 반도체층 상에 배치되는 복수의 절연막을 포함하며,
    상기 리세스 패턴은 상기 복수의 절연막 중 적어도 일부에 의해 정의되며, 상기 복수의 절연막의 상면으로부터 하면으로 함몰된 형상을 포함하고,
    상기 제1 반도체층과 상기 리세스 패턴은 교차하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 반도체층은 상기 제1 화소 및 상기 제2 화소 각각의 제1 트랜지스터 및 제2 트랜지스터의 채널, 및 상기 제1 화소의 상기 제1 트랜지스터의 상기 채널과 상기 제2 화소의 상기 제2 트랜지스터의 상기 채널을 연결하는 반도체 연결 패턴을 포함하고,
    상기 반도체 연결 패턴은 상기 리세스 패턴과 교차하는 표시 장치.
  16. 제15 항에 있어서,
    발광 제어 라인을 더 포함하되,
    상기 제1 화소 및 상기 제2 화소 각각의 상기 제1 트랜지스터의 게이트 전극은 상기 발광 제어 라인과 전기적으로 연결되는 표시 장치.
  17. 제16 항에 있어서,
    초기화 전압 라인을 더 포함하되,
    상기 제1 화소 및 상기 제2 화소 각각의 상기 제2 트랜지스터의 제1 전극은 상기 초기화 전압 라인과 전기적으로 연결되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 화소 및 상기 제2 화소 각각은 발광 소자를 더 포함하되,
    상기 발광 소자는 상기 제2 트랜지스터의 제2 전극과 전기적으로 연결되는 표시 장치.
  19. 제14 항에 있어서,
    상기 제1 반도체층과 상기 리세스 패턴이 중첩하는 부분에서, 상기 제1 반도체층 상에 배치되는 식각 방지 패턴을 더 포함하는 표시 장치.
  20. 제1 트랜지스터를 포함하는 제1 화소;
    제2 트랜지스터를 포함하는 제2 화소;
    상기 제1 화소 및 상기 제2 화소 사이에 배치되어 제1 방향으로 연장되는 리세스 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 도전 패턴; 및
    상기 도전 패턴 상에 배치되는 복수의 절연막을 포함하며,
    상기 리세스 패턴은 상기 복수의 절연막 중 적어도 일부에 의해 정의되며, 상기 복수의 절연막의 상면으로부터 하면으로 함몰된 형상을 포함하고,
    상기 도전 패턴과 상기 리세스 패턴은 교차하는 표시 장치.
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