KR20230007578A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents
표시 장치 및 표시 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20230007578A KR20230007578A KR1020210087655A KR20210087655A KR20230007578A KR 20230007578 A KR20230007578 A KR 20230007578A KR 1020210087655 A KR1020210087655 A KR 1020210087655A KR 20210087655 A KR20210087655 A KR 20210087655A KR 20230007578 A KR20230007578 A KR 20230007578A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- channel
- electrode
- impurity ion
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 150000002500 ions Chemical class 0.000 claims abstract description 125
- 239000012535 impurity Substances 0.000 claims abstract description 124
- 239000004065 semiconductor Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 30
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 84
- 229910052796 boron Inorganic materials 0.000 claims description 84
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 73
- 239000011574 phosphorus Substances 0.000 claims description 73
- 229910052698 phosphorus Inorganic materials 0.000 claims description 73
- 229910021478 group 5 element Inorganic materials 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 19
- 229910052739 hydrogen Inorganic materials 0.000 claims description 13
- 239000001257 hydrogen Substances 0.000 claims description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 12
- 239000010410 layer Substances 0.000 description 278
- 239000003990 capacitor Substances 0.000 description 24
- 239000010408 film Substances 0.000 description 17
- 239000011347 resin Substances 0.000 description 17
- 229920005989 resin Polymers 0.000 description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 16
- 238000005538 encapsulation Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- 238000005452 bending Methods 0.000 description 14
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 13
- 206010047571 Visual impairment Diseases 0.000 description 13
- 229920002284 Cellulose triacetate Polymers 0.000 description 12
- NNLVGZFZQQXQNW-ADJNRHBOSA-N [(2r,3r,4s,5r,6s)-4,5-diacetyloxy-3-[(2s,3r,4s,5r,6r)-3,4,5-triacetyloxy-6-(acetyloxymethyl)oxan-2-yl]oxy-6-[(2r,3r,4s,5r,6s)-4,5,6-triacetyloxy-2-(acetyloxymethyl)oxan-3-yl]oxyoxan-2-yl]methyl acetate Chemical compound O([C@@H]1O[C@@H]([C@H]([C@H](OC(C)=O)[C@H]1OC(C)=O)O[C@H]1[C@@H]([C@@H](OC(C)=O)[C@H](OC(C)=O)[C@@H](COC(C)=O)O1)OC(C)=O)COC(=O)C)[C@@H]1[C@@H](COC(C)=O)O[C@@H](OC(C)=O)[C@H](OC(C)=O)[C@H]1OC(C)=O NNLVGZFZQQXQNW-ADJNRHBOSA-N 0.000 description 12
- 239000011575 calcium Substances 0.000 description 12
- 239000011777 magnesium Substances 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 239000011651 chromium Substances 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229920001721 polyimide Polymers 0.000 description 9
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000004642 Polyimide Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052749 magnesium Inorganic materials 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052709 silver Inorganic materials 0.000 description 7
- 229910052779 Neodymium Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 6
- 229910052791 calcium Inorganic materials 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910052741 iridium Inorganic materials 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 5
- 239000004734 Polyphenylene sulfide Substances 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 5
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 5
- 229910052763 palladium Inorganic materials 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 229920000069 polyphenylene sulfide Polymers 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229920000058 polyacrylate Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 3
- 102100031245 Disks large-associated protein 2 Human genes 0.000 description 3
- 101150020562 Dlgap2 gene Proteins 0.000 description 3
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 3
- 239000004952 Polyamide Substances 0.000 description 3
- 101100062430 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DAP2 gene Proteins 0.000 description 3
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000005011 phenolic resin Substances 0.000 description 3
- 229920001568 phenolic resin Polymers 0.000 description 3
- 229920002647 polyamide Polymers 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- 229920006305 unsaturated polyester Polymers 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 101100327840 Arabidopsis thaliana CHLI1 gene Proteins 0.000 description 2
- 229920008347 Cellulose acetate propionate Polymers 0.000 description 2
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 2
- 239000004697 Polyetherimide Substances 0.000 description 2
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920001230 polyarylate Polymers 0.000 description 2
- 229920001601 polyetherimide Polymers 0.000 description 2
- -1 polyethylene Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 150000003377 silicon compounds Chemical class 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 101001072191 Homo sapiens Protein disulfide-isomerase A2 Proteins 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 101100328521 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnt6 gene Proteins 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- HKQOBOMRSSHSTC-UHFFFAOYSA-N cellulose acetate Chemical compound OC1C(O)C(O)C(CO)OC1OC1C(CO)OC(O)C(O)C1O.CC(=O)OCC1OC(OC(C)=O)C(OC(C)=O)C(OC(C)=O)C1OC1C(OC(C)=O)C(OC(C)=O)C(OC(C)=O)C(COC(C)=O)O1.CCC(=O)OCC1OC(OC(=O)CC)C(OC(=O)CC)C(OC(=O)CC)C1OC1C(OC(=O)CC)C(OC(=O)CC)C(OC(=O)CC)C(COC(=O)CC)O1 HKQOBOMRSSHSTC-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 229920005570 flexible polymer Polymers 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Inorganic materials [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 208000030825 patent ductus arteriosus 2 Diseases 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 229920006389 polyphenyl polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 229960001296 zinc oxide Drugs 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H01L27/3262—
-
- H01L27/3276—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K2102/00—Constructional details relating to the organic devices covered by this subclass
- H10K2102/301—Details of OLEDs
- H10K2102/311—Flexible OLED
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 트랜지스터의 채널 및 제2 트랜지스터의 채널을 포함하는 반도체층, 상기 반도체층 상에 배치되는 제1 절연층, 및 상기 제1 절연층 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제1 도전층을 포함하되, 상기 제1 트랜지스터의 상기 채널과 상기 제2 트랜지스터의 상기 채널은 제1 불순물 이온을 포함하고, 상기 제1 트랜지스터의 상기 채널은 상기 제1 불순물 이온과 상이한 제2 불순물 이온을 더 포함한다.
Description
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
복수의 트랜지스터 각각은 채널 영역을 포함할 수 있으며, 각 트랜지스터의 채널 영역은 도핑(doping)될 수 있다.
본 발명이 해결하고자 하는 과제는 히스테리시스(hysteresis) 및 순간 잔상을 개선하면서, 스위칭(switching) 트랜지스터(transistor)의 특성이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 트랜지스터의 채널 및 제2 트랜지스터의 채널을 포함하는 반도체층, 상기 반도체층 상에 배치되는 제1 절연층, 및 상기 제1 절연층 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제1 도전층을 포함하되, 상기 제1 트랜지스터의 상기 채널과 상기 제2 트랜지스터의 상기 채널은 제1 불순물 이온을 포함하고, 상기 제1 트랜지스터의 상기 채널은 상기 제1 불순물 이온과 상이한 제2 불순물 이온을 더 포함한다.
상기 제1 불순물 이온은 3족 원소를 포함하고, 상기 제2 불순물 이온은 5족 원소를 포함할 수 있다.
상기 제1 불순물 이온은 붕소(B, boron)를 포함하고, 상기 제2 불순물 이온은 인(P, phosphorus)을 포함할 수 있다.
상기 제1 불순물 이온은 5족 원소를 포함하고, 상기 제2 불순물 이온은 3족 원소를 포함할 수 있다.
상기 제1 불순물 이온은 인(P, phosphorus)을 포함하고, 상기 제2 불순물 이온은 붕소(B, boron)를 포함할 수 있다.
상기 제2 트랜지스터의 상기 채널은 수소 플라즈마 처리될 수 있다.
상기 제2 트랜지스터의 상기 채널의 수소 함량은 상기 제1 트랜지스터의 상기 채널의 수소 함량보다 많을 수 있다.
상기 제1 트랜지스터는 제1 전극 및 제2 전극을 더 포함하되, 상기 제2 트랜지스터는 상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치될 수 있다.
상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되는 제1 전원 전압 라인, 및 상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되는 발광 소자를 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 제1 전원 전압 라인, 발광 소자, 상기 제1 전원 전압 라인과 전기적으로 연결된 제1 전극, 상기 발광 소자와 전기적으로 연결된 제2 전극, 게이트 전극 및 채널을 포함하는 제1 트랜지스터, 및 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되며, 채널을 포함하는 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터의 상기 채널과 상기 제2 트랜지스터의 상기 채널은 제1 불순물 이온을 포함하고, 상기 제1 트랜지스터의 상기 채널은 상기 제1 불순물 이온과 상이한 제2 불순물 이온을 더 포함할 수 있다.
상기 제1 불순물 이온은 3족 원소를 포함하고, 상기 제2 불순물 이온은 5족 원소를 포함할 수 있다.
상기 제1 불순물 이온은 붕소(B, boron)를 포함하고, 상기 제2 불순물 이온은 인(P, phosphorus)을 포함할 수 있다.
상기 제1 불순물 이온은 5족 원소를 포함하고, 상기 제2 불순물 이온은 3족 원소를 포함할 수 있다.
상기 제1 불순물 이온은 인(P, phosphorus)을 포함하고, 상기 제2 불순물 이온은 붕소(B, boron)를 포함할 수 있다.
데이터 라인, 상기 데이터 라인 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 배치되는 제3 트랜지스터를 더 포함하되, 상기 제3 트랜지스터는 채널을 포함하며, 상기 제3 트랜지스터의 상기 채널은 상기 제2 트랜지스터의 상기 채널과 동일한 물질을 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 도핑 영역 및 제2 도핑 영역을 포함하는 반도체층을 도핑하는 단계로서, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 제1 불순물 이온이 도핑되며, 상기 제1 도핑 영역은 상기 제1 불순물 이온과 상이한 제2 불순물 이온이 더 도핑되는 단계를 포함한다.
상기 반도체층을 도핑하는 단계는 상기 제1 도핑 영역을 상기 제1 불순물 이온 및 상기 제2 불순물 이온으로 도핑하는 단계, 및 상기 제2 도핑 영역을 상기 제1 불순물 이온을 도핑하는 단계를 포함할 수 있다.
상기 반도체층을 도핑하는 단계는 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 상기 제1 불순물 이온으로 도핑하는 단계, 및 상기 제1 도핑 영역을 상기 제2 불순물 이온을 도핑하는 단계를 포함할 수 있다.
상기 제1 불순물 이온은 붕소(B, boron)를 포함하고, 상기 제2 불순물 이온은 인(P, phosphorus)을 포함할 수 있다.
상기 제1 불순물 이온은 인(P, phosphorus)을 포함하고, 상기 제2 불순물 이온은 붕소(B, boron)를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 히스테리시스(hysteresis) 및 순간 잔상이 개선되면서, 스위칭(switching) 트랜지스터(transistor)의 특성이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치의 측면도이다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다.
도 5는 일 실시예에 따른 화소의 반도체층 및 제1 도전층의 레이아웃도이다.
도 6은 도 4의 VI-VI' 선을 따라 자른 단면도이다.
도 7은 구동 트랜지스터의 채널에 도핑된 불순물 이온에 따른 히스테리시스를 나타내는 그래프이다.
도 8은 구동 트랜지스터의 채널에 도핑된 불순물 이온에 따른 순간 잔상을 나타내는 그래프이다.
도 9는 스위칭 트랜지스터의 채널에 도핑된 불순물 이온에 따른 캐리어 이동도(carrier mobility)를 나타내는 그래프이다.
도 10은 스위칭 트랜지스터의 채널에 도핑된 불순물 이온에 따른 구동 전압 범위(DR range)를 나타내는 그래프이다.
도 11 및 도 12는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 다른 실시예에 따른 화소의 반도체층 및 제1 도전층의 레이아웃도이다.
도 14 내지 도 16은 다른 실시예에 다른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2는 도 1의 표시 장치의 측면도이다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다.
도 5는 일 실시예에 따른 화소의 반도체층 및 제1 도전층의 레이아웃도이다.
도 6은 도 4의 VI-VI' 선을 따라 자른 단면도이다.
도 7은 구동 트랜지스터의 채널에 도핑된 불순물 이온에 따른 히스테리시스를 나타내는 그래프이다.
도 8은 구동 트랜지스터의 채널에 도핑된 불순물 이온에 따른 순간 잔상을 나타내는 그래프이다.
도 9는 스위칭 트랜지스터의 채널에 도핑된 불순물 이온에 따른 캐리어 이동도(carrier mobility)를 나타내는 그래프이다.
도 10은 스위칭 트랜지스터의 채널에 도핑된 불순물 이온에 따른 구동 전압 범위(DR range)를 나타내는 그래프이다.
도 11 및 도 12는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 다른 실시예에 따른 화소의 반도체층 및 제1 도전층의 레이아웃도이다.
도 14 내지 도 16은 다른 실시예에 다른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이, 퀀텀닷 유기 발광 표시 패널, 퀀텀닷 액정 디스플레이, 퀀텀 나노 발광 표시 패널, 마이크로 엘이디 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않는다.
표시 패널(10)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(10)은 제2 방향(DR2) 일측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(10)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(10)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SA) 상에는 패드부가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다.
서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SA)에 구동칩(20)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BA)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다. 구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다.
도 3은 일 실시예에 따른 일 화소를 상세히 보여주는 회로도이다.
도 3을 참조하면, 화소(PX)의 회로는, 복수의 트랜지스터(T1 내지 T7), 커패시터(Cst) 및 발광 소자(Light Emitting Element, LE) 등을 포함한다. 일 화소(PX)의 회로에는 데이터 신호(DATA), 제1 스캔(또는 스캔) 신호(GW), 제2 스캔 신호(GI), 제3 스캔 신호(GB), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
발광 소자(LE)는 이에 제한되는 것은 아니지만, 예를 들어, 제1 전극(또는, 애노드 전극, 도 6의 ‘ANO’ 참조), 발광층(도 6의 ‘EL’ 참조), 및 제2 전극(또는, 캐소드 전극, 도 6의 ‘CAT’ 참조)을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1 내지T7)를 포함할 수 있다. 각 트랜지스터(T1 내지 T7)는 게이트 전극, 제1 전극(또는, 제1 소스/드레인 전극) 및 제2 전극(또는, 제2 소스/드레인 전극)을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1 내지 T7)는 박막 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터의 역할을 하며, 제2 내지 제7 트랜지스터(T2 내지 T7)는 스위칭 트랜지스터의 역할을 할 수 있다. 각 트랜지스터(T1 내지 T7)는 채널, 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1 내지 T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
구동 트랜지스터인 제1 트랜지스터(T1)의 채널과 스위칭 트랜지스터인 제2 내지 제7 트랜지스터(T2 내지 T7)의 채널은 서로 다른 물질에 의해 도핑될 수 있다. 다시 말해서, 구동 트랜지스터인 제1 트랜지스터(T1)의 채널과 스위칭 트랜지스터인 제2 내지 제7 트랜지스터(T2 내지 T7)의 채널은 서로 다른 동일한 물질로 도핑(doping)되며, 제1 트랜지스터(T1)의 채널은 제2 내지 제7 트랜지스터(T2 내지 T7)의 채널에 도핑되지 않은 물질로 도핑이 더 진행될 수 있다. 이에 따라, 구동 트랜지스터와 스위칭 트랜지스터 각각의 소자 특성을 향상시킬 수 있다. 이에 대한 자세한 설명은 후술한다.
각 트랜지스터(T1 내지 T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 보상 트랜지스터인 제3 트랜지스터(T3), 제1 초기화 트랜지스터인 제4 트랜지스터(T4), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 모두 PMOS 트랜지스터이다.
다만, 이에 제한되는 것은 아니고, 예를 들어, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이며, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터일 수도 있다.
이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층과, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 액티브층은 서로 다른 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만, 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 액티브층은 산화물 반도체를 포함하고, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 액티브층은 다결정 실리콘을 포함할 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)을 인가하는 제1 전원 전압 라인(ELVDDL)과 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LE)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 발광 소자(LE)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 신호 라인과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압 라인(ELVDDL)과 연결된다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 신호 라인에 연결되고, 제1 전극은 제2 서브 트랜지스터(T3_2)의 제2 전극에 연결되며, 제2 전극은 커패시터(Cst)의 제1 전극, 제3 서브 트랜지스터(T4_1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 신호 라인에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제1 서브 트랜지스터(T3_1)의 제1 전극에 연결될 수 있다.
제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)는 제1 스캔 신호(GW)에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3 서브 트랜지스터(T4_1)의 게이트 전극은 제2 스캔 신호(GI)를 인가하는 제2 스캔 신호 라인에 연결되고, 제1 전극은 커패시터(Cst)의 제1 전극, 제1 서브 트랜지스터(T3_1)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되며, 제2 전극은 제4 서브 트랜지스터(T4_2)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T4_2)의 게이트 전극은 제2 스캔 신호(GI)를 인가하는 제2 스캔 신호 라인에 연결되고, 제1 전극은 제3 서브 트랜지스터(T4_1)의 제2 전극에 연결되며, 제2 전극은 초기화 전압(VINT)을 인가하는 초기화 전압 라인에 연결될 수 있다. 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)는 제2 스캔 신호(GI)에 의해 턴-온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 신호 라인에 연결되고, 제1 전극은 제1 전원 전압 라인(ELVDDL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결된다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극과 제1 전원 전압 라인(ELVDDL)을 연결시킨다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LE)의 제1 전극 사이에 연결된다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 신호 라인에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제2 서브 트랜지스터(T3_2)의 제1 전극과 연결되며, 제2 전극은 발광 소자(LE)의 제1 전극에 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 발광 소자(LE)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 신호(GB)를 인가하는 제3 스캔 신호 라인과 연결된다. 제7 트랜지스터(T7)의 제1 전극은 발광 소자(LE)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압(VINT)을 인가하는 초기화 전압 라인과 연결된다. 제7 트랜지스터(T7)는 제3 스캔 신호(GB)에 따라 턴온되어 발광 소자(LE)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 신호(GB)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받거나, 제2 스캔 신호(GI)를 인가받도록 화소(PX)의 회로를 구성할 수도 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 제1 전원 전압 라인(ELVDDL) 사이에 형성되며, 제1 전극 및 제2 전극을 포함한다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결되고, 커패시터(Cst)의 제2 전극은 제1 전원 전압 라인(ELVDDL)에 연결될 수 있다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(LE)의 캐소드 전극은 제2 전원 전압(ELVSS)을 인가하는 제2 전원 전압 라인(ELVSSL)과 연결된다. 발광 소자(LE)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
이하, 상술한 화소(PX)의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 화소의 레이아웃도이다. 도 5는 일 실시예에 따른 화소의 반도체층 및 제1 도전층의 레이아웃도이다. 도 6은 도 4의 VI-VI' 선을 따라 자른 단면도이다. 도 6은 도 4의 레이아웃도에서 애노드 전극(ANO)을 포함하는 제4 도전층(600), 발광층(EL), 캐소드 전극(CAT) 및 박막 봉지층(770)을 더 도시하였다.
도 4 내지 도 6을 참조하면, 상술한 바와 같이 각 화소(PX)는 복수의 트랜지스터(도 3의 'T1 내지 T7', 이하 동일), 커패시터(도 3의 'Cst', 이하 동일) 및 발광 소자(도 3의 'LE', 이하 동일)를 포함한다.
커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 발광 소자(LE)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기 발광층을 포함한다. 각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 발광층 등은 기판(750) 상에 배치된다.
화소(PX)의 각 층들은 기판(SUB), 배리어층(BR), 버퍼층(BF), 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730), 제3 도전층(400), 보호막(740), 제1 비아층(VIA1), 제4 도전층(500), 제2 비아층(VIA2), 제5 도전층(600), 화소 정의막(PDL), 발광층(EL), 캐소드 전극(CAT)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
배리어층(BR)은 기판(SUB) 상에 배치될 수 있다. 배리어층(BR)은 기판(SUB)의 전 영역에 걸쳐 배치될 수 있다. 배리어층(BR)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(BR)은 실리콘 산화물(SiOx)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 배리어층(BR)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BF)은 배리어층(BR) 상에 배치될 수 있다. 버퍼층(BF)은 배리어층(BR)의 전면 상에 배치될 수 있다. 버퍼층(BF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BF)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니고, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수도 있다. 버퍼층(BF)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(100)은 버퍼층(BF) 상에 배치될 수 있다. 반도체층(100)은 제1 내지 제7 트랜지스터(T1 내지 T7) 각각의 제1 전극 및 제2 전극과 접촉하는 제1 영역, 제2 영역 및 채널(CH1 내지 CH7, 또는 채널 영역)을 이루는 액티브층이다. 상기 제1 영역 및 제2 영역 중 어느 하나는 소스 영역이 되고 다른 하나는 드레인 영역이 된다. 다시 말해서, 반도체층(100)은 제1 내지 제7 트랜지스터(T1 내지 T7) 각각의 채널(CH1, CH2, CH3, CH4, CH5, CH6, CH7), 소스 영역 및 드레인 영역을 포함할 수 있다.
이하에서, 평면도상 우측을 제1 방향(DR1)의 일측으로, 좌측을 제1 방향(DR1)의 타측으로 지칭하기로 하며, 평면도상 상측을 제2 방향(DR2) 일측으로, 하측을 제2 방향(DR2) 타측으로 지칭하기로 한다.
반도체층(100)은 각 화소(PX)마다 서로 분리되지 않고 연결될 수 있다. 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 반도체층(100)은 대체로 제2 방향(DR2)으로 연장된 제1 세로부(110), 제2 세로부(120), 제3 세로부(150), 제4 세로부(160), 제5 세로부(170)와 대체로 제1 방향(DR1)으로 연장된 제1 가로부(130), 제2 가로부(140) 및 상기 복수의 세로부(110, 120, 150, 160, 170)와 복수의 가로부(130, 140) 중 일부를 연결하는 제1 내지 제3 연결부(181, 182, 183)를 포함할 수 있다. 복수의 세로부(110, 120, 150, 160, 170)와 복수의 가로부(130, 140) 및 제1 내지 제3 연결부(181, 182, 183)는 물리적으로 연결되어 있을 수 있다.
제1 세로부(110)는 일 화소(PX)의 제1 방향(DR1)의 타측에 인접하여 배치되고, 제2 세로부(120)는 화소(PX)의 제1 방향(DR1)의 일측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)의 중간 부위를 연결할 수 있다. 본 명세서에서 제1 세로부(110)와 제2 세로부(120)의 상측 부위(111, 121)는 평면상 제1 가로부(130)와 연결된 부분보다 제2 방향(DR2)의 일측에 위치하는 부위를, 하측 부위(112, 122)는 평면상 제1 가로부(130)와 연결된 부분보다 제2 방향(DR2)의 타측에 위치하는 부위를 각각 지칭할 수 있다. 제1 세로부(110), 제2 세로부(120) 및 제1 가로부(130)의 평면 형상은 대략 'H'자 형상과 유사할 수 있다.
제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도면에 도시된 바와 같이 제1 방향(DR1)의 타측의 제1 절곡부(131) 및 제1 방향(DR1)의 일측의 제2 절곡부(132)를 포함할 수 있다.
제2 가로부(140)는 제2 세로부(120)의 상측 부위(121)의 제2 방향(DR2) 일측 끝단으로부터 제1 방향(DR1) 타측으로 연장될 수 있으며, 제1 가로부(130)보다 제2 방향(DR2) 일측에 배치될 수 있다.
제3 세로부(150), 제4 세로부(160) 및 제5 세로부(170)는 제2 가로부(140)의 제2 방향(DR2) 일측에 배치될 수 있다. 제3 세로부(150)는 제5 세로부(170)의 제2 방향(DR2) 타측에 배치될 수 있으며, 제3 세로부(150)와 제5 세로부(170) 사이에 제4 세로부(160)가 배치될 수 있다. 제4 세로부(160)의 제2 방향(DR2) 타측 끝단은 제4 세로부(160)와 연결되어 있으나, 제2 방향(DR2) 일측 끝단은 인접한 다른 화소(PX)의 제2 세로부(120)의 하측 부위(122)와 연결될 수 있다.
제1 연결부(181)는 제2 가로부(140)의 제1 방향(DR1) 타측 끝단과 제3 세로부(150)의 제2 방향(DR2) 타측 끝단 사이에 배치될 수 있다. 제1 연결부(181)는 상기 제2 가로부(140)와 상기 제3 세로부(150)를 연결할 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 기울어지도록 형성될 수 있다.
제2 연결부(182)는 제3 세로부(150)의 제2 방향(DR2) 일측 끝단과 제4 세로부(160)의 제2 방향(DR2) 일측 끝단 사이에 배치될 수 있다. 제2 연결부(182)는 제3 세로부(150)와 제4 세로부(160)를 연결할 수 있다.
제3 연결부(183)는 제4 세로부(160)의 제2 방향(DR2) 타측 끝단과 제5 세로부(170)의 제2 방향(DR2) 타측 끝단 사이에 배치될 수 있다. 제3 연결부(183)는 제4 세로부(160)와 제5 세로부(170)를 연결할 수 있다.
각 트랜지스터(T1 내지 T7)의 채널(CH1 내지 CH7)은 반도체층(100)과 제1 도전층(200)이 중첩하는 영역에 배치될 수 있다. 제3 트랜지스터(T3)의 채널(CH3)은 제1 서브 트랜지스터(T3_1)의 채널인 제1 서브 채널(CH31) 및 제2 서브 트랜지스터(T3_2)의 채널인 제2 서브 채널(CH32)을 포함할 수 있다. 제4 트랜지스터(T4)의 채널(CH4)은 제3 서브 트랜지스터(T4_1)의 채널인 제3 서브 채널(CH41) 및 제4 서브 트랜지스터(T4_2)의 채널인 제4 서브 채널(CH42)을 포함할 수 있다.
제1 트랜지스터(T1)의 채널(CH1)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩하는 제1 가로부(130)에 배치될 수 있다. 제2 트랜지스터(T2)의 채널(CH2)은 제1 스캔 라인(210)과 중첩하는 제1 세로부 상측 부위(111)에 배치될 수 있다. 제1 서브 트랜지스터(T3_1)의 채널(CH31)은 제1 스캔 라인(210)과 중첩하는 제2 가로부(140)에 배치되고, 제2 서브 트랜지스터(T3_2)의 채널(CH32)은 제1 스캔 라인(210)과 중첩하는 제2 세로부 상측 부위(121)에 배치될 수 있다. 제3 서브 트랜지스터(T4_1)의 채널(CH41)은 제2 스캔 라인(230)과 중첩하는 제3 세로부(150)에 배치될 수 있으며, 제4 서브 트랜지스터(T4_2)의 채널(CH42)은 제2 스캔 라인(230)과 중첩하는 제4 세로부(160)에 배치될 수 있다. 제5 트랜지스터(T5)의 채널(CH5)은 발광 제어 라인(220)과 중첩하는 제1 세로부 하측 부위(112)에 배치될 수 있다. 제6 트랜지스터(T6)의 채널(CH6)은 발광 제어 라인(220)과 중첩하는 제2 세로부 하측 부위(122)에 배치될 수 있다. 제7 트랜지스터(T7)의 채널(CH7)은 제2 스캔 라인(230)과 중첩하는 제5 세로부(170)에 배치될 수 있다.
구동 트랜지스터의 채널과 스위칭 트랜지스터의 채널은 서로 다른 불순물 이온을 포함할 수 있다. 다시 말해서, 구동 트랜지스터의 채널이 서로 다른 제1 불순물 이온과 제2 불순물 이온을 포함하며, 스위칭 트랜지스터의 채널은 제1 불순물 이온 및 제2 불순물 이온 중 어느 하나를 포함할 수 있다. 예를 들어, 스위칭 트랜지스터의 채널은 제1 불순물 이온을 포함하고 제2 불순물 이온을 포함하지 않을 수 있다. 즉, 구동 트랜지스터의 채널과 스위칭 트랜지스터의 채널은 제1 불순물 이온을 포함하고, 구동 트랜지스터의 채널은 제2 불순물 이온을 더 포함할 수 있다.
제1 트랜지스터의 채널(CH1)은 3족 원소를 포함하는 제1 불순물 이온 및 5족 원소를 포함하는 제2 불순물 이온을 포함할 수 있으며, 제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2, CH3, CH4, CH5, CH6, CH7)은 3족 원소를 포함하는 제1 불순물 이온을 포함하고 5족 원소를 포함하는 제2 불순물 이온을 포함하지 않을 수 있다. 즉, 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 각각의 채널(CH1, CH2, CH3, CH4, CH5, CH6, CH7)은 3족 원소를 포함하는 제1 불순물 이온을 포함하고, 제1 트랜지스터(T1)의 채널(CH1)은 5족 원소를 포함하는 제2 불순물 이온을 더 포함할 수 있다. 이온 주입 공정에서 가속 전압에 의해, 제1 불순물 이온 및 제2 불순물 이온은 가속되어 반도체층(100)을 향해 조사될 수 있고, 이에 따라, 각 트랜지스터의 채널 영역에 도핑(doping)될 수 있다.
이에 제한되는 것은 아니지만, 상기 3족 원소는 붕소(B, boron)를 포함하며, 상기 5족 원소는 인(P, Phosphorus)을 포함할 수 있다. 이 경우, 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 각각의 채널(CH1, CH2, CH3, CH4, CH5, CH6, CH7)은 붕소(B, boron)를 포함하고, 제1 트랜지스터(T1)의 채널(CH1)은 인(P, Phosphorus)을 더 포함할 수 있다.
구동 트랜지스터인 제1 트랜지스터(T1)의 채널(CH1)이 붕소(B, boron) 및 인(P, Phosphorus)을 포함하는 경우, 히스테리시스(hysteresis) 및 순간 잔상이 개선될 수 있다.
도 7은 구동 트랜지스터의 채널에 도핑된 불순물 이온에 따른 히스테리시스를 나타내는 그래프이다.
도 7을 참조하면, A는 구동 트랜지스터의 채널이 붕소(B, boron)에 의해 도핑되어, 붕소(B, boron)을 포함하는 경우의 히스테리시스를 나타낸다. B는 구동 트랜지스터의 채널이 붕소(B, boron) 및 인(P, Phosphorus)에 의해 도핑되어, 붕소(B, boron) 및 인(P, Phosphorus)을 포함하는 경우의 히스테리시스를 나타낸다.
A와 B를 비교하면, 구동 트랜지스터의 채널 영역이 붕소(B, boron)만으로 도핑된 A의 평균적인 히스테리시스는 0.204이고, 구동 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 B의 평균적인 히스테리시스는 0.168이다. 즉, 구동 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 B의 경우가 붕소(B, boron)만으로 도핑된 A의 경우보다 낮은 히스테리시스를 나타낸다. 구동 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑됨에 따라, 히스테리시스 이슈(issue)가 개선될 수 있다.
도 8은 구동 트랜지스터의 채널에 도핑된 불순물 이온에 따른 순간 잔상을 나타내는 그래프이다.
도 8을 참조하면, C는 구동 트랜지스터의 채널이 붕소(B, boron)에 의해 도핑되어, 붕소(B, boron)을 포함하는 경우의 순간 잔상을 나타낸다. D는 구동 트랜지스터의 채널이 붕소(B, boron) 및 인(P, Phosphorus)에 의해 도핑되어, 붕소(B, boron) 및 인(P, Phosphorus)을 포함하는 경우의 순간 잔상을 나타낸다.
C와 D를 비교하면, 구동 트랜지스터의 채널 영역이 붕소(B, boron)만으로 도핑된 C의 평균적인 순간 잔상은 약 7s(second)이고, 구동 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 D의 평균적인 순간 잔상은 약 2.7s(second)이다. 즉, 구동 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 D의 경우가 붕소(B, boron)만으로 도핑된 C의 경우보다 짧은 순간 잔상을 나타낸다. 구동 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑됨에 따라, 순간 잔상이 개선될 수 있다.
따라서, 제1 트랜지스터(T1)의 채널(CH1)이 붕소(B, boron) 및 인(P, Phosphorus)에 의해 도핑되어, 붕소(B, boron) 및 인(P, Phosphorus)을 포함하는 경우, 히스테리시스 이슈 및 순간 잔상이 개선될 수 있다.
스위칭 트랜지스터의 채널이 붕소(B, boron) 및 인(P, Phosphorus)에 의해 도핑되는 경우, 도핑량의 증가에 의해 소자 특성이 열화될 수 있다. 다만, 스위칭 트랜지스터의 채널을 붕소(B, boron) 및 인(P, Phosphorus) 중 어느 하나에 의해 도핑되는 경우, 소자 특성이 열화되는 것을 억제 또는 방지할 수 있다.
도 9는 스위칭 트랜지스터의 채널에 도핑된 불순물 이온에 따른 캐리어 이동도(carrier mobility)를 나타내는 그래프이다.
도 9를 참조하면, E는 스위칭 트랜지스터의 채널이 붕소(B, boron)에 의해 도핑되어, 붕소(B, boron)을 포함하는 경우의 캐리어 이동도를 나타낸다. F는 스위칭 트랜지스터의 채널이 붕소(B, boron) 및 인(P, Phosphorus)에 의해 도핑되어, 붕소(B, boron) 및 인(P, Phosphorus)을 포함하는 경우의 캐리어 이동도를 나타낸다.
E와 F를 비교하면, 스위칭 트랜지스터의 채널 영역이 붕소(B, boron)만으로 도핑된 E의 평균적인 캐리어 이동도는 약 67.9cm2/Vs이고, 스위칭 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 F의 평균적인 캐리어 이동도는 약 65.0cm2/Vs이다. 즉, 스위칭 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 F의 경우가 붕소(B, boron)만으로 도핑된 E의 경우보다 낮은 캐리어 이동도를 나타낸다. 스위칭 트랜지스터의 채널 영역이 붕소(B, boron)로 도핑되며 인(P, Phosphorus)을 포함하지 않음에 따라, 캐리어 이동도가 저하되는 것을 억제 또는 방지할 수 있다.
도 10은 스위칭 트랜지스터의 채널에 도핑된 불순물 이온에 따른 구동 전압 범위(DR range)를 나타내는 그래프이다.
도 10을 참조하면, G는 스위칭 트랜지스터의 채널이 붕소(B, boron)에 의해 도핑되어, 붕소(B, boron)을 포함하는 경우의 구동 전압 범위를 나타낸다. G는 스위칭 트랜지스터의 채널이 붕소(B, boron) 및 인(P, Phosphorus)에 의해 도핑되어, 붕소(B, boron) 및 인(P, Phosphorus)을 포함하는 경우의 구동 전압 범위를 나타낸다.
G와 H를 비교하면, 스위칭 트랜지스터의 채널 영역이 붕소(B, boron)만으로 도핑된 G의 평균적인 구동 전압 범위는 약 -2.87V이고, 스위칭 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 H의 평균적인 구동 전압 범위는 약 -2.99V이다. 즉, 스위칭 트랜지스터의 채널 영역이 붕소(B, boron) 및 인(P, Phosphorus)으로 도핑된 H의 경우가 붕소(B, boron)만으로 도핑된 G의 경우보다 큰 구동 전압 범위를 나타낸다. 스위칭 트랜지스터의 채널 영역이 붕소(B, boron)로 도핑되며 인(P, Phosphorus)을 포함하지 않음에 따라, 구동 전압 범위가 증가하는 것을 억제 또는 방지할 수 있다.
제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2, CH3, CH4, CH5, CH6, CH7)이 붕소(B, boron)로 도핑되며 인(P, Phosphorus)을 포함하지 않음에 따라, 스위칭 트랜지스터의 캐리어 이동도가 감소하는 것을 억제 또는 방지할 수 있으며, 구동 전압 범위가 증가하는 것을 억제 또는 방지할 수 있다. 나아가, 스위칭 트랜지스터의 스위칭 특성이 열화되는 것을 억제 또는 방지할 수 있고, 스위칭 트랜지스터에 의한 구동 속도가 저하되는 것을 억제 또는 방지할 수 있다.
즉, 구동 트랜지스터인 제1 트랜지스터(T1)의 채널(CH1)이 붕소(B, boron) 및 인(P, Phosphorus)을 포함하고, 제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2, CH3, CH4, CH5, CH6, CH7)이 붕소(B, boron)를 포함함에 따라, 히스테리시스 이슈 및 순간 잔상이 개선되는 동시에, 스위칭 트랜지스터의 스위칭 특성이 열화되는 것을 억제 또는 방지할 수 있다.
다시 도 4 내지 도 6을 참조하면, 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함하거나, 산화물 반도체를 포함할 수도 있다.
제1 절연층(710)은 반도체층(100) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(710)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(710)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(710)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 도전층(200)은 제1 절연층(710) 상에 배치된다. 제1 도전층(200)은 제1 스캔 신호(도 3의 'GW', 이하 동일)를 전달하는 제1 스캔 라인(210), 제1 트랜지스터(T1)의 게이트 전극(240), 발광 제어 신호(도 3의 'EM', 이하 동일)을 전달하는 발광 제어 라인(220), 및 제2 스캔 신호(도 3의 'GI', 이하 동일)을 공급하는 제2 스캔 라인(230)을 포함할 수 있다.
제1 스캔 라인(210)은 제2 트랜지스터(T2), 제1 서브 트랜지스터(T3_1) 및 제2 서브 트랜지스터(T3_2)의 게이트 전극을 포함하고, 발광 제어 라인(220)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다. 또한, 제2 스캔 라인(230)은 제3 서브 트랜지스터(T4_1), 제4 서브 트랜지스터(T4_2) 및 제7 트랜지스터(T7)의 게이트 전극을 포함할 수 있다.
제1 스캔 라인(210), 발광 제어 라인(220), 및 제2 스캔 라인(230)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제1 스캔 라인(210), 발광 제어 라인(220), 및 제2 스캔 라인(230)은 각각 제1 방향(DR1)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다.
제1 스캔 라인(210)은 화소(PX)의 중심 부근에 위치하며, 반도체층(100)의 제1 세로부 상측 부위(111) 및 제2 세로부 상측 부위(121)와 중첩할 수 있다.
제1 스캔 라인(210)은 반도체층(100)의 제1 세로부 상측 부위(111)와 중첩하는 부위에서 제2 트랜지스터(T2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 영역이 될 수 있다.
제1 스캔 라인(210)은 반도체층(100)의 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제2 서브 트랜지스터(T3_2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제2 세로부(120)는 제2 서브 트랜지스터(T3_2)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제2 세로부(120)는 제2 서브 트랜지스터(T3_2)의 제1 영역이 될 수 있다.
제1 스캔 라인(210)은 제1 스캔 라인 돌출부(211)를 더 포함할 수 있다. 제1 스캔 라인 돌출부(211)는 제1 방향(DR1)으로 연장된 제1 스캔 라인(210)으로부터 제2 방향(DR2) 일측을 향하여 돌출될 수 있다.
제1 스캔 라인 돌출부(211)는 반도체층(100)의 제2 가로부(140)와 중첩하며, 해당 중첩 부위에서 제1 서브 트랜지스터(T3_1)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제1 방향(DR1)의 일측에 위치하는 반도체층(100)의 제2 가로부(140)는 제1 서브 트랜지스터(T3_1)의 제1 영역이 되고, 그보다 제1 방향(DR1)의 타측에 위치하는 반도체층(100)의 제2 가로부(140)는 제1 서브 트랜지스터(T3_1)의 제2 영역이 될 수 있다.
발광 제어 라인(220)은 평면상 화소(PX)의 제2 방향(DR2)의 타측에 위치하며, 반도체층(100)의 제1 세로부 하측 부위(112) 및 제2 세로부 하측 부위(122)와 중첩할 수 있다.
발광 제어 라인(220)은 반도체층(100)의 제1 세로부 하측 부위(112)와 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 영역이 될 수 있다.
발광 제어 라인(220)은 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 영역이 될 수 있다.
제2 스캔 라인(230)은 평면상 화소(PX)의 제2 방향(DR2)의 일측에 위치하며, 반도체층(100)의 제3 세로부(150), 제4 세로부(160) 및 제5 세로부(170)와 중첩할 수 있다.
제2 스캔 라인(230)은 반도체층(100)의 제3 세로부(150)와 중첩하는 부위에서 제3 서브 트랜지스터(T4_1)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제3 세로부(150)는 제3 서브 트랜지스터(T4_1)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제3 세로부(150)는 제3 서브 트랜지스터(T4_1)의 제1 영역이 될 수 있다.
제2 스캔 라인(230)은 반도체층(100)의 제4 세로부(160)와 중첩하는 부위에서 제4 서브 트랜지스터(T4_2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제4 세로부(160)는 제4 서브 트랜지스터(T4_2)의 제1 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제4 세로부(160)는 제4 서브 트랜지스터(T4_2)의 제2 영역이 될 수 있다.
제2 스캔 라인(230)은 반도체층(100)의 제5 세로부(170)와 중첩하는 부위에서 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 제2 방향(DR2)의 일측에 위치하는 반도체층(100)의 제5 세로부(170)는 제7 트랜지스터(T7)의 제2 영역이 되고, 그보다 제2 방향(DR2)의 타측에 위치하는 반도체층(100)의 제5 세로부(170)는 제7 트랜지스터(T7)의 제1 영역이 될 수 있다.
제2 내지 제7 트랜지스터(T2 내지 T7)의 게이트 전극은 해당 부위에서 주변 라인보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 게이트 전극(240)은 화소(PX)의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 평면상 제1 스캔 라인(210)과 발광 제어 라인(220)의 사이에 위치할 수 있다. 화소(PX)별 제1 트랜지스터(T1)의 게이트 전극(240)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 반도체층(100)의 제1 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 제1 방향(DR1) 타측에 위치하는 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제1 영역이 되고, 그보다 제1 방향(DR1) 일측에 위치하는 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제2 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 절연층(720)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 한다. 제1 도전층(200) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(720)은 층간 절연막일 수 있다.
제2 절연층(720)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(720)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(300)은 제2 절연층(720) 상에 배치된다. 제2 도전층(300)은 커패시터 전극 라인(310), 및 초기화 전압(도 3의 'VINT', 이하 동일)을 공급하는 초기화 전압 라인(320)을 포함할 수 있다.
커패시터 전극 라인(310) 및 초기화 전압 라인(320)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 커패시터 전극 라인(310) 및 초기화 전압 라인(320)은 각각 제1 방향(DR1)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다.
커패시터 전극 라인(310)은 화소(PX)의 중앙부를 가로지르며, 제2 절연층(720)을 사이에 두고 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하도록 배치되어 커패시터(Cst)를 이룬다. 제1 트랜지스터(T1)의 게이트 전극(240)은 커패시터(Cst)의 제1 전극이 되고, 그에 중첩된 커패시터 전극 라인(310)의 확장된 영역은 커패시터(Cst)의 제2 전극이 되고, 이들 사이에 개재된 제2 절연층(720)은 커패시터(Cst)의 유전체가 될 수 있다.
제1 트랜지스터(T1) 게이트 전극(240)과 중첩되는 영역에서 커패시터 전극 라인(310)은 폭이 확장될 수 있다. 커패시터 전극 라인(310)은 확장된 영역에서 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하는 개구를 포함할 수 있다.
초기화 전압 라인(320)은 평면상 화소(PX)의 제2 방향(DR2) 일측에 위치할 수 있다. 초기화 전압 라인(320)은 반도체층(100)의 제5 세로부(170)와 중첩할 수 있다.
제2 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 절연층(730)은 제2 도전층(300)을 덮는다. 제3 절연층(730)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(730)은 층간 절연막일 수 있다. 제3 절연층(730)은 제2 절연층(720)과 동일한 물질을 포함하거나, 제2 절연층(720)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 도전층(400)은 제3 절연층(730) 상에 배치된다. 제3 도전층(400)은 복수의 데이터 패턴들(410, 420), 발광 소자(LE, 도 3 참조)의 애노드 전극(ANO)과 반도체층(100)의 전기적 연결을 매개하는 제1 애노드 연결 전극(430), 제1 전원 전압(도 3의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(440), 및 데이터 신호(도 3의 'DATA', 이하 동일)를 전달하는 데이터 라인(450)을 포함할 수 있다.
제3 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(400)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(400)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
복수의 데이터 패턴은 제1 데이터 패턴(410) 및 제2 데이터 패턴(420)을 포함할 수 있다. 각 데이터 패턴(410, 420)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖고, 각 데이터 패턴(410, 420)의 제2 방향(DR2)의 길이는 화소(PX)의 제2 방향(DR2) 길이보다 작을 수 있다. 각 데이터 패턴(410, 420)은 상호 물리적으로 이격되어 있다. 각 데이터 패턴(410, 420)은 서로 떨어진 부위를 전기적으로 연결할 수 있다.
제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다. 제1 데이터 패턴(410)은 상기 중첩 영역에서 제3 절연층(730)과 제2 절연층(720)을 관통하여 제1 트랜지스터(T1) 게이트 전극(240)을 노출하는 제1 컨택홀(CNT1)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다. 제1 컨택홀(CNT1)은 커패시터 전극 라인(310)의 개구 내에 위치할 수 있다. 제1 컨택홀(CNT1) 내부의 제1 데이터 패턴(410)과 그에 인접한 커패시터 전극 라인(310)은 제3 절연층(730)을 통해 상호 절연될 수 있다.
또한, 제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과의 중첩 영역으로부터 상측으로 연장되어 제1 스캔 라인(210)과 절연되어 교차하고, 반도체층(100)의 제2 가로부(140)의 일부와 중첩할 수 있다. 제1 데이터 패턴(410)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제2 가로부(140)의 일부를 노출하는 제2 컨택홀(CNT2)을 통해 반도체층(100)의 제2 가로부(140)와 전기적으로 연결될 수 있다. 상기 제2 가로부(140)의 일부는 제1 서브 트랜지스터(T3_1)의 제2 영역일 수 있으나, 이에 한정되는 것은 아니다.
다시 말해서, 제1 데이터 패턴(410)은 제1 트랜지스터(T1)의 게이트 전극(240)과 반도체층(100)의 제2 가로부(140)를 전기적으로 연결할 수 있다.
제2 데이터 패턴(420)은 반도체층(100)의 제3 연결부(183)와 중첩할 수 있다. 제2 데이터 패턴(420)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제3 연결부(183)를 노출하는 제4 컨택홀(CNT4)을 통해 반도체층(100)의 제3 연결부(183)와 전기적으로 연결될 수 있다.
또한, 제2 데이터 패턴(420)은 반도체층(100)의 제3 연결부(183)와의 중첩 영역으로부터 상측으로 연장되어 제2 스캔 라인(230)과 절연되어 교차하고, 초기화 전압 라인(320)과 중첩할 수 있다. 제2 데이터 패턴(420)은 상기 중첩 영역에서 제3 절연층(730)을 관통하여 초기화 전압 라인(320)을 노출하는 제5 컨택홀(CNT5)을 통해 초기화 전압 라인(320)과 전기적으로 연결될 수 있다.
다시 말해서, 제2 데이터 패턴(420)은 반도체층(100)의 제3 연결부(183)와 초기화 전압 라인(320)을 전기적으로 연결할 수 있다.
제1 애노드 연결 전극(430)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 애노드 연결 전극(430)의 제2 방향(DR2)의 길이는 화소(PX)의 제2 방향(DR2) 길이보다 작다. 제1 애노드 연결 전극(430)은 복수의 데이터 패턴(410, 420)과 상호 물리적으로 이격되어 있다. 제1 애노드 연결 전극(430)은 후술할 제2 애노드 연결 전극(530)과 함께 반도체층(100)을 애노드 전극(ANO)에 연결할 수 있다.
제1 애노드 연결 전극(430)은 반도체층(100)의 제2 세로부 하측 부위(122)와 중첩할 수 있다. 제1 애노드 연결 전극(430)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제2 세로부 하측 부위(122)를 노출하는 제6 컨택홀(CNT6)을 통해 반도체층(100)의 제2 세로부 하측 부위(122)와 전기적으로 연결될 수 있다.
제1 전원 전압 라인(440)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원 전압 라인(440)은 제2 방향(DR2)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 제1 전원 전압 라인(440)은 대체로 화소(PX)의 좌측에 인접하되, 데이터 라인(450)의 제1 방향(DR1) 일측에 배치될 수 있지만 이에 제한되지 않는다. 제1 전원 전압 라인(440)은 제3 절연층(730)을 관통하여 커패시터 전극 라인(310)을 노출하는 제8 컨택홀(CNT8)을 통해 커패시터 전극 라인(310)과 전기적으로 연결될 수 있다.
또한, 제1 전원 전압 라인(440)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제1 세로부 하측 부위(112)를 노출하는 제7 컨택홀(CNT7)을 통해 반도체층(100)의 제1 세로부 하측 부위(112)와 전기적으로 연결될 수 있다.
데이터 라인(450)은 제2 방향(DR2)을 따라 연장될 수 있다. 데이터 라인(450)은 제2 방향(DR2)을 따라 화소(PX)의 경계를 넘어 이웃하는 화소(PX)로 연장될 수 있다. 데이터 라인(450)은 화소(PX)의 제1 방향(DR1)의 타측에 인접하여 배치될 수 있다. 데이터 라인(450)은 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다.
데이터 라인(450)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 반도체층(100)의 제1 세로부 상측 부위(111)를 노출하는 제3 컨택홀(CNT3)을 통해 반도체층(100)의 제1 세로부 상측 부위(111)와 컨택할 수 있다. 제3 컨택홀(CNT3)은 평면상 제2 스캔 라인(230)의 하측에 위치할 수 있지만 이에 제한되지 않는다.
보호막(740)은 제3 도전층(400) 상에 형성될 수 있다. 보호막(740)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 다만, 보호막(740)은 몇몇 실시예에서 생략될 수 있다.
보호막(740) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA1)은 평탄화막일 수 있다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(VIA1) 상에는 제4 도전층(500)이 배치된다. 제4 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제4 도전층(500)은 제2 애노드 연결 전극(530)을 포함할 수 있다. 제1 비아층(VIA1)에는 제1 비아층(VIA1) 및 보호막(740)을 관통하여 제1 애노드 연결 전극(430)을 노출하는 제1 애노드 컨택홀(ACNT1)이 배치될 수 있다. 제2 애노드 연결 전극(530)은 제1 애노드 컨택홀(ACNT1)을 통해 제1 애노드 연결 전극(430)과 연결될 수 있다.
제4 도전층(500) 상에는 제2 비아층(VIA2)이 배치된다. 제2 비아층(VIA2)은 평탄화막일 수 있다. 제2 비아층(VIA2)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 비아층(VIA2) 상에는 제5 도전층(600)이 배치된다. 제5 도전층(600)은 애노드 전극(ANO)을 포함할 수 있다. 애노드 전극(ANO)은 각 화소(PX)마다 분리되어 배치될 수 있다. 애노드 전극(ANO)은 제2 비아층(VIA2)을 관통하여 제2 애노드 연결 전극(530)을 노출하는 제2 애노드 컨택홀(ACNT2)을 통해 제2 애노드 연결 전극(530)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Indium Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
제5 도전층(600) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층(EL)이 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 발광 소자(LE)를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
캐소드 전극(CAT) 상부에는 제1 무기 봉지막(771), 제1 유기 봉지막(772) 및 제2 무기 봉지막(773)을 포함하는 박막 봉지층(770)이 배치된다. 박막 봉지층(770)의 단부에서 제1 무기 봉지막(771)과 제2 무기 봉지막(773)은 서로 접할 수 있다. 제1 유기 봉지막(772)은 제1 무기 봉지막(771)과 제2 무기 봉지막(773)에 의해 밀봉될 수 있다.
제1 무기 봉지막(771) 및 제2 무기 봉지막(773)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기 봉지막(772)은 유기 절연 물질을 포함할 수 있다.
이하에서, 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 11 및 도 12는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11을 참조하면, 제1 도핑 마스크(DM1)를 이용하여, 반도체층(100)의 제1 도핑 영역(DPA1)에 제1 불순물 이온 및 제2 불순물 이온을 도핑한다.
구체적으로, 기판(SUB), 기판(SUB) 상에 배치되는 배리어층(BR), 배리어층(BR) 상에 배치되는 버퍼층(BF), 및 버퍼층(BF) 상에 배치되는 반도체층(100)을 준비한다. 반도체층(100)은 제1 도핑 영역(DPA1) 및 제2 도핑 영역(DPA2)을 포함할 수 있다. 제1 도핑 영역(DPA1)은 구동 트랜지스터의 채널에 대응될 수 있으며, 제2 도핑 영역(DPA2)은 스위칭 트랜지스터의 채널에 대응될 수 있다.
반도체층(100) 상부에 제1 도핑 마스크(DM1)를 배치한다. 제1 도핑 마스크(DM1)는 제1 도핑 영역(DPA1)을 노출시키며, 제2 도핑 영역(DPA2)을 커버할 수 있다. 제1 도핑 마스크(DM1)를 이용하여, 제1 도핑 영역(DPA1)에 제1 불순물 이온 및 제1 불순물 이온과 상이한 제2 불순물 이온을 도핑한다. 제1 불순물 이온은 3족 원소를 포함하며, 제2 불순물 이온은 5족 원소를 포함할 수 있다. 3족 원소는 붕소(B)를 포함하며, 5족 원소는 인(P)을 포함할 수 있다. 예를 들어, 제1 도핑 영역(DPA1)은 붕소(B) 및 인(P)이 도핑되어, 제1 도핑 영역(DPA1)은 붕소(B) 및 인(P)을 포함할 수 있다.
이어, 도 12를 참조하면, 제2 도핑 마스크(DM2)를 이용하여, 반도체층(100)의 제2 도핑 영역(DPA1)에 제1 불순물 이온 및 제2 불순물 이온 중 어느 하나를 도핑한다.
구체적으로, 반도체층(100) 상부에 제2 도핑 마스크(DM2)를 배치한다. 제2 도핑 마스크(DM2)는 제2 도핑 영역(DPA2)을 노출하며, 제1 도핑 영역(DPA1)을 커버할 수 있다. 제2 도핑 마스크(DM2)를 이용하여, 제2 도핑 영역(DPA2)에 제1 불순물 이온 및 제2 불순물 이온 중 어느 하나를 도핑한다. 예를 들어, 제2 도핑 영역(DPA2)은 인(P)이 도핑되어, 제2 도핑 영역(DPA2)은 인(P)을 포함할 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 13은 다른 실시예에 따른 화소의 반도체층 및 제1 도전층의 레이아웃도이다.
도 13을 참조하면, 본 실시예에 따른 화소(PX_1)의 스위칭 트랜지스터의 채널은 인(P, Phosphorus)을 포함한다는 점에서 도 5의 실시예와 차이가 있다.
다시 말해서, 구동 트랜지스터인 제1 트랜지스터(T1)의 채널(CH1)은 3족 원소를 포함하는 제1 불순물 이온 및 5족 원소를 포함하는 제2 불순물 이온을 포함할 수 있으며, 스위칭 트랜지스터인 제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2_1, CH3_1(CH31_1, CH32_1), CH4_1(CH41_1, CH42_1), CH5_1, CH6_1, CH7_1)은 5족 원소를 포함하는 제2 불순물 이온을 포함하고 3족 원소를 포함하는 제1 불순물 이온을 포함하지 않을 수 있다.
이에 제한되는 것은 아니지만, 제1 불순물 이온은 3족 원소를 포함하고, 상기 3족 원소는 붕소(B, boron)를 포함할 수 있다. 제2 불순물 이온은 5족 원소를 포함하고, 상기 5족 원소는 인(P, Phosphorus)을 포함할 수 있다. 이 경우, 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 각각의 채널(CH1, CH2_1, CH3_1(CH31_1, CH32_1), CH4_1(CH41_1, CH42_1), CH5_1, CH6_1, CH7_1)은 인(P, Phosphorus)을 포함하고, 제1 트랜지스터(T1)의 채널(CH1)은 붕소(B, boron)를 더 포함할 수 있다.
제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2_1, CH3_1(CH31_1, CH32_1), CH4_1(CH41_1, CH42_1), CH5_1, CH6_1, CH7_1)이 인(P, Phosphorus)을 포함하는 경우, 2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2_1, CH3_1(CH31_1, CH32_1), CH4_1(CH41_1, CH42_1), CH5_1, CH6_1, CH7_1)은 수소(H2) 플라즈마 처리(plasma treatment)가 진행될 수 있다. 수소 플라즈마 처리는 100w(watt)의 파워(power)에서 약 20초동안 진행될 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2_1, CH3_1(CH31_1, CH32_1), CH4_1(CH41_1, CH42_1), CH5_1, CH6_1, CH7_1)에 포함된 수소의 함량은 제1 트랜지스터(T1)의 채널(CH1)에 포함된 수소의 함량보다 많을 수 있으나, 이에 제한되는 것은 아니다.
제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7) 각각의 채널(CH2_1, CH3_1(CH31_1, CH32_1), CH4_1(CH41_1, CH42_1), CH5_1, CH6_1, CH7_1)이 인(P, Phosphorus)을 포함하고 수소 플라즈마 처리가 된 경우, 스위칭 트랜지스터의 특성이 보다 개선될 수 있다. 예를 들어, 본 실시예에 따른 스위칭 트랜지스터의 캐리어 이동도(carrier mobility)는 약 72.50이며, 구동 전압 범위(DR range)는 약 -2.60으로, 스위칭 트랜지스터의 특성이 보다 개선될 수 있다. 나아가, 스위칭 트랜지스터에 의한 구동 속도가 향상될 수 있다.
이 경우에도, 구동 트랜지스터의 채널과 스위칭 트랜지스터의 채널이 서로 다른 불순물 이온을 포함함에 따라, 히스테리시스 이슈 및 순간 잔상이 개선되는 동시에, 스위칭 트랜지스터의 스위칭 특성이 열화되는 것을 억제 또는 방지할 수 있다.
도 14 내지 도 16은 다른 실시예에 다른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14를 참조하면, 제1 도핑 영역(DPA1)을 노출하며 제2 도핑 영역(DAP2)을 커버하는 제1 도핑 마스크(DM1_2)를 이용하여, 반도체층(100)의 제1 도핑 영역(DPA1)에 제1 불순물 이온을 도핑한다. 제1 불순물 이온은 3족 원소를 포함하며, 3족 원소는 붕소(B)를 포함할 수 있다. 제1 도핑 영역(DPA1)은 붕소(B)가 도핑되어, 제1 도핑 영역(DPA1)은 붕소(B)를 포함할 수 있다. 제1 도핑 영역(DPA1)은 구동 트랜지스터의 채널에 대응될 수 있으며, 제2 도핑 영역(DPA2)은 스위칭 트랜지스터의 채널에 대응될 수 있다.
이어, 도 15를 참조하면, 제1 도핑 영역(DPA1) 및 제2 도핑 영역(DAP2)을 노출하는 제2 도핑 마스크(DM2_2)를 이용하여, 반도체층(100)의 제1 도핑 영역(DPA1) 및 제2 도핑 영역(DPA2)에 제2 불순물 이온을 도핑한다. 제2 불순물 이온은 5족 원소를 포함하며, 5족 원소는 인(P)을 포함할 수 있다. 제1 도핑 영역(DPA1) 및 제2 도핑 영역(PDA2)은 인(P)이 도핑되어, 제1 도핑 영역(DPA1)은 붕소(B) 및 인(P)을 포함하고, 제2 도핑 영역(DPA2)은 인(P)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 도핑 마스크(DM2_2)는 생략되고, 도핑 마스크 없이 제1 도핑 영역(DPA1) 및 제2 도핑 영역(DPA2)이 도핑될 수도 있다.
또한, 도 14의 공정과 도 15의 공정은 서로 반대의 순서로 진행될 수도 있다. 다시 말해서, 제1 도핑 영역(DPA1) 및 제2 도핑 영역(DAP2)이 제2 불순물 이온으로 도핑된 이후, 제1 도핑 영역(DPA1)이 제1 불순물 이온으로 도핑될 수도 있다.
이어, 도 16을 참조하면, 제1 도핑 영역(DPA1)을 커버하고, 제2 도핑 영역(DPA2)을 노출하는 패턴 마스크(MSK)를 이용하여, 제2 도핑 영역(DPA2)에 수소 플라즈마 처리를 진행한다. 다만, 이에 제한되는 것은 아니고, 도 16의 수소 플라즈마 처리 공정은 생략될 수도 있다.
이상에서 설명한 도 14 내지 도 16의 공정은 도 13의 실시예에 따른 표시 장치의 제조 방법일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
SUB: 기판 BA: 배리어층
BF: 버퍼층 100: 반도체층
200: 제1 도전층 300: 제2 도전층
400: 제3 도전층 500: 제4 도전층
600: 제5 도전층
SUB: 기판 BA: 배리어층
BF: 버퍼층 100: 반도체층
200: 제1 도전층 300: 제2 도전층
400: 제3 도전층 500: 제4 도전층
600: 제5 도전층
Claims (20)
- 기판;
상기 기판 상에 배치되며, 제1 트랜지스터의 채널 및 제2 트랜지스터의 채널을 포함하는 반도체층;
상기 반도체층 상에 배치되는 제1 절연층; 및
상기 제1 절연층 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제1 도전층을 포함하되,
상기 제1 트랜지스터의 상기 채널과 상기 제2 트랜지스터의 상기 채널은 제1 불순물 이온을 포함하고,
상기 제1 트랜지스터의 상기 채널은 상기 제1 불순물 이온과 상이한 제2 불순물 이온을 더 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 불순물 이온은 3족 원소를 포함하고, 상기 제2 불순물 이온은 5족 원소를 포함하는 표시 장치. - 제2 항에 있어서,
상기 제1 불순물 이온은 붕소(B, boron)를 포함하고, 상기 제2 불순물 이온은 인(P, phosphorus)을 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 불순물 이온은 5족 원소를 포함하고, 상기 제2 불순물 이온은 3족 원소를 포함하는 표시 장치. - 제4 항에 있어서,
상기 제1 불순물 이온은 인(P, phosphorus)을 포함하고, 상기 제2 불순물 이온은 붕소(B, boron)를 포함하는 표시 장치. - 제5 항에 있어서,
상기 제2 트랜지스터의 상기 채널은 수소 플라즈마 처리된 표시 장치. - 제6 항에 있어서,
상기 제2 트랜지스터의 상기 채널의 수소 함량은 상기 제1 트랜지스터의 상기 채널의 수소 함량보다 많은 표시 장치. - 제1 항에 있어서,
상기 제1 트랜지스터는 제1 전극 및 제2 전극을 더 포함하되,
상기 제2 트랜지스터는 상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되는 표시 장치. - 제8 항에 있어서,
상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되는 제1 전원 전압 라인, 및 상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되는 발광 소자를 더 포함하는 표시 장치. - 제1 전원 전압 라인;
발광 소자;
상기 제1 전원 전압 라인과 전기적으로 연결된 제1 전극, 상기 발광 소자와 전기적으로 연결된 제2 전극, 게이트 전극 및 채널을 포함하는 제1 트랜지스터; 및
상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되며, 채널을 포함하는 제2 트랜지스터를 포함하되,
상기 제1 트랜지스터의 상기 채널과 상기 제2 트랜지스터의 상기 채널은 제1 불순물 이온을 포함하고,
상기 제1 트랜지스터의 상기 채널은 상기 제1 불순물 이온과 상이한 제2 불순물 이온을 더 포함하는 표시 장치. - 제10 항에 있어서,
상기 제1 불순물 이온은 3족 원소를 포함하고, 상기 제2 불순물 이온은 5족 원소를 포함하는 표시 장치. - 제11 항에 있어서,
상기 제1 불순물 이온은 붕소(B, boron)를 포함하고, 상기 제2 불순물 이온은 인(P, phosphorus)을 포함하는 표시 장치. - 제10 항에 있어서,
상기 제1 불순물 이온은 5족 원소를 포함하고, 상기 제2 불순물 이온은 3족 원소를 포함하는 표시 장치. - 제13 항에 있어서,
상기 제1 불순물 이온은 인(P, phosphorus)을 포함하고, 상기 제2 불순물 이온은 붕소(B, boron)를 포함하는 표시 장치. - 제10 항에 있어서,
데이터 라인, 상기 데이터 라인 및 상기 제1 트랜지스터의 상기 제1 전극 사이에 배치되는 제3 트랜지스터를 더 포함하되,
상기 제3 트랜지스터는 채널을 포함하며, 상기 제3 트랜지스터의 상기 채널은 상기 제2 트랜지스터의 상기 채널과 동일한 물질을 포함하는 표시 장치. - 제1 도핑 영역 및 제2 도핑 영역을 포함하는 반도체층을 도핑하는 단계로서, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 제1 불순물 이온이 도핑되며, 상기 제1 도핑 영역은 상기 제1 불순물 이온과 상이한 제2 불순물 이온이 더 도핑되는 단계를 포함하는 표시 장치의 제조 방법.
- 제16 항에 있어서,
상기 반도체층을 도핑하는 단계는 상기 제1 도핑 영역을 상기 제1 불순물 이온 및 상기 제2 불순물 이온으로 도핑하는 단계, 및 상기 제2 도핑 영역을 상기 제1 불순물 이온을 도핑하는 단계를 포함하는 표시 장치의 제조 방법. - 제16 항에 있어서,
상기 반도체층을 도핑하는 단계는 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 상기 제1 불순물 이온으로 도핑하는 단계, 및 상기 제1 도핑 영역을 상기 제2 불순물 이온을 도핑하는 단계를 포함하는 표시 장치의 제조 방법. - 제16 항에 있어서,
상기 제1 불순물 이온은 붕소(B, boron)를 포함하고, 상기 제2 불순물 이온은 인(P, phosphorus)을 포함하는 표시 장치의 제조 방법. - 제16 항에 있어서,
상기 제1 불순물 이온은 인(P, phosphorus)을 포함하고, 상기 제2 불순물 이온은 붕소(B, boron)를 포함하는 표시 장치의 제조 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210087655A KR20230007578A (ko) | 2021-07-05 | 2021-07-05 | 표시 장치 및 표시 장치의 제조 방법 |
US17/665,350 US20230005966A1 (en) | 2021-07-05 | 2022-02-04 | Display device and method of manufacturing the same |
CN202210497547.1A CN115643778A (zh) | 2021-07-05 | 2022-05-09 | 显示装置及显示装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210087655A KR20230007578A (ko) | 2021-07-05 | 2021-07-05 | 표시 장치 및 표시 장치의 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20230007578A true KR20230007578A (ko) | 2023-01-13 |
Family
ID=84786445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020210087655A KR20230007578A (ko) | 2021-07-05 | 2021-07-05 | 표시 장치 및 표시 장치의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230005966A1 (ko) |
KR (1) | KR20230007578A (ko) |
CN (1) | CN115643778A (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200116577A (ko) * | 2019-04-01 | 2020-10-13 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI291310B (en) * | 2005-12-01 | 2007-12-11 | Au Optronics Corp | Organic light emitting diode (OLED) display panel and method of forming polysilicon channel layer thereof |
-
2021
- 2021-07-05 KR KR1020210087655A patent/KR20230007578A/ko active Search and Examination
-
2022
- 2022-02-04 US US17/665,350 patent/US20230005966A1/en active Pending
- 2022-05-09 CN CN202210497547.1A patent/CN115643778A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230005966A1 (en) | 2023-01-05 |
CN115643778A (zh) | 2023-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11594587B2 (en) | Display device | |
US11404508B2 (en) | Display device and method thereof of reduced masks | |
US20220293640A1 (en) | Display device | |
KR20210027688A (ko) | 표시 장치 | |
US11844238B2 (en) | Display device | |
US20220208923A1 (en) | Display device and method of providing the same | |
KR20230007578A (ko) | 표시 장치 및 표시 장치의 제조 방법 | |
US11706954B2 (en) | Display device | |
US11574592B2 (en) | Display device | |
US20220246706A1 (en) | Display device | |
US20220140033A1 (en) | Display device | |
US12029080B2 (en) | Display device | |
US20220208899A1 (en) | Display device and method of manufacturing the same | |
US11942488B2 (en) | Display device and method of fabricating the same | |
US20230006013A1 (en) | Display device | |
US20220301505A1 (en) | Display device | |
KR20230073403A (ko) | 표시 장치 및 이의 제조 방법 | |
KR20220149879A (ko) | 표시 장치 | |
KR20230049820A (ko) | 표시 장치 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination |