KR20240017198A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20240017198A
KR20240017198A KR1020220093756A KR20220093756A KR20240017198A KR 20240017198 A KR20240017198 A KR 20240017198A KR 1020220093756 A KR1020220093756 A KR 1020220093756A KR 20220093756 A KR20220093756 A KR 20220093756A KR 20240017198 A KR20240017198 A KR 20240017198A
Authority
KR
South Korea
Prior art keywords
electrode
connection electrode
disposed
light emitting
layer
Prior art date
Application number
KR1020220093756A
Other languages
English (en)
Inventor
베이더스 바슈르
강기녕
손옥수
차종환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220093756A priority Critical patent/KR20240017198A/ko
Priority to CN202310702634.0A priority patent/CN117476836A/zh
Priority to US18/339,910 priority patent/US20240038937A1/en
Publication of KR20240017198A publication Critical patent/KR20240017198A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B17/00—Insulators or insulating bodies characterised by their form
    • H01B17/56—Insulating bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B17/00—Insulators or insulating bodies characterised by their form
    • H01B17/56—Insulating bodies
    • H01B17/62—Insulating-layers or insulating-films on metal bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되며, 서로 나란하게 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들; 상기 발광 소자의 상면의 일부를 덮는 제1 절연층; 상기 발광 소자 및 상기 제1 절연층 상에 배치되며, 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극; 상기 제1 연결 전극 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치되며, 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극; 및 상기 제1 연결 전극과 두께 방향에서 중첩하는 제1 더미 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING FOR THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 연결 전극의 단선에 의한 암점 시인 이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 연결 전극의 단선에 의한 암점 시인 이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되며, 서로 나란하게 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들; 상기 발광 소자의 상면의 일부를 덮는 제1 절연층; 상기 발광 소자 및 상기 제1 절연층 상에 배치되며, 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극; 상기 제1 연결 전극 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치되며, 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극; 및 상기 제1 연결 전극과 두께 방향에서 중첩하는 제1 더미 전극을 포함한다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 서로 나란하게 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 전극 및 제2 전극을 배치하는 단계; 상기 제1 전극 및 상기 제2 전극 상에 발광 소자들을 배치하는 단계; 상기 발광 소자의 상면의 일부를 덮는 제1 절연층을 배치하는 단계; 상기 발광 소자 및 상기 제1 절연층 상에 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극을 배치하는 단계; 상기 제1 연결 전극 상에 제2 절연층을 배치하는 단계; 및 상기 제2 절연층 상에 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극을 배치하는 단계를 포함하고, 상기 제2 연결 전극을 배치하는 단계에서, 상기 제1 연결 전극과 두께 방향에서 중첩하는 제1 더미 전극을 동시에 배치한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 연결 전극의 단선에 의한 암점 시인을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 도 4의 연결 전극들, 및 더미 전극들을 보여주는 평면도이다.
도 6은 도 4의 제3 절연층을 보여주는 평면도이다.
도 7은 도 4의 E1-E1' 선, E2-E2' 선, 및 E3-E3' 선을 따라 자른 단면도이다.
도 8은 도 4의 E4-E4' 선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 23은 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 24는 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 25는 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 26은 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 27은 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 28은 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접하게 이웃한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 일 실시예에서, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제3 스캔 라인(SL3)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번적으로 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 전압 배선(VL3) 및 제4 전압 배선(VL4)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
도면에서는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극이 각각 서로 다른 스캔 라인(SL1, SL2)과 전기적으로 연결된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 게이트 전극이 각각 서로 동일한 스캔 라인에 전기적으로 연결될 수도 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 4는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2, BP3)들과 뱅크층(BNL), 복수의 발광 소자(ED; ED1, ED2)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다.
도 4를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 4와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
각 화소(PX)에 배치되어 발광 다이오드(EL)에 접속되는 회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 5는 도 4의 연결 전극들, 및 더미 전극들을 보여주는 평면도이다. 도 6은 도 4의 제3 절연층을 보여주는 평면도이다. 도 7은 도 4의 E1-E1' 선, E2-E2' 선, 및 E3-E3' 선을 따라 자른 단면도이다. 도 8은 도 4의 E4-E4' 선을 따라 자른 단면도이다.
도 7은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면과 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 4와 결부하여, 도 5 내지 도 8을 참조하면, 표시 장치(10)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME; RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 전압 배선(VL1)은 제2 전극(RME2)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제1 전극(RME1)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제1 전극(RME1)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제2 전극(RME2) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제2 전극(RME2) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 도 3을 참조하여 상술한 스위칭 트랜지스터들 중 어느 하나일 수 있다. 제2 트랜지스터(T2)는 도 3의 데이터 라인(DTL)으로부터 인가된 신호를 제1 트랜지스터(T1)에 전달하거나, 도 3의 초기화 전압 배선(VIL)으로부터 인가된 신호를 스토리지 커패시터의 타 전극으로 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제1 보호층(PV1) 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2, BP3)들, 복수의 전극(RME; RME1, RME2)들, 뱅크층(BNL), 복수의 발광 소자(ED)들, 및 복수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2, BP3)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2, BP3)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2, BP3)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 제2 뱅크 패턴(BP2), 및 제3 뱅크 패턴(BP3)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일측인 우측에 배치되며, 제3 뱅크 패턴(BP3)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 뱅크 패턴(BP1, BP2, BP3)들은 각각 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이, 및 제2 뱅크 패턴(BP2)과 제3 뱅크 패턴(BP3) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1), 제2 뱅크 패턴(BP2), 및 제3 뱅크 패턴(BP3)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2, BP3)이 동일한 폭을 가지는 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2, BP3)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 뱅크 패턴(BP1, BP2, BP3)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2, BP3)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2, BP3)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2, BP3)들 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2, BP3)들은 단면도 상 외면이 곡률을 가지거나, 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2, BP3)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME; RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 각 전극(RME1, RME2)들은 복수개로 마련될 수 있다. 제1 전극(RME1)들은 발광 영역(EMA)의 중심에서 좌측 및 우측에 각각 배치될 수 있고, 제2 전극(RME2)들은 발광 영역(EMA)의 중심에 위치하며, 제1 전극(RME1)들 사이에 배치될 수 있다.
제1 전극(RME1)들은 각각 제1 뱅크 패턴(BP1) 상 및 제2 뱅크 패턴(BP2) 상에 배치되고, 제2 전극(RME2)들은 각각 제3 뱅크 패턴(BP3) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 지나 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 각각 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
각 전극(RME1, RME2)은 복수개로 마련될 수 있다. 상술한 바와 같이, 제1 전극(RME1)들 사이에는 복수의 제2 전극(RME2)들이 배치될 수 있다. 제1 전극(RME1)들은 각각 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)들은 각각 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)의 경사진 측면 상에 배치될 수 있다.
인접한 제1 전극(RME1)과 제2 전극(RME2) 간 제2 방향(DR2)으로 이격된 간격은 각 전극(RME1, RME2)이 배치된 뱅크 패턴(BP1, BP2, BP3)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2, BP3)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2, BP3)들 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2, BP3)들 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2, BP3)들의 일 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다.
제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성될 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 전극(RME2)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제1 전극(RME1)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상부에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 제1 절연층(PAS1)은 후술할 연결 전극(CNE)과 전극(RME)이 연결되는 부분에 형성된 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에 전면적으로 배치되되, 컨택부(CT1, CT2)들이 형성된 부분과 서브 영역(SA)의 분리부(ROP)가 형성된 부분(미도시)에서는 하부의 층들을 일부 노출할 수 있다.
제1 절연층(PAS1)에 형성된 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 각각 서브 영역(SA)에 배치되며, 제2 전극(RME2)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제1 전극(RME1)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제2 전극(RME2) 또는 제1 전극(RME1)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2, BP3)과 유사한 높이를 가지며, 전체적으로 균일한 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2, BP3)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2, BP3)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2, BP3)과 동일하게 폴리이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술되는 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2, BP3)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들이 이탈되지 않도록 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
일 실시예에 따르면, 제2 절연층(PAS2)은 서브 영역(SA)의 분리부(ROP)에 대응하는 부분들과, 발광 영역(EMA)에서 발광 소자(ED)들의 제1 단부 및 제2 단부를 노출하는 부분들에서 하부의 층들을 노출하는 개구부들을 포함할 수 있다. 또한, 제2 절연층(PAS2)은 연결 전극(CNE)과 전극(RME)이 연결되는 부분에 형성된 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS2) 상에 전면적으로 배치되되, 복수의 개구부들이 형성된 부분에서는 하부의 층들을 일부 노출할 수 있다.
제2 절연층(PAS2)에 형성된 개구부들로서 서브 영역(SA)의 분리부(ROP)에 대응하여 형성된 개구부들에서는 하부에 배치된 전극(RME)들이 서로 분리되는 공정이 수행될 수 있다. 제1 절연층(PAS1)과 유사하게, 제2 절연층(PAS2)도 전극(RME)들의 분리 공정이 수행되는 분리부(ROP)에서 비아층(VIA) 상면을 노출할 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2, BP3)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.
복수의 연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1), 제2 연결 전극(CNE3), 제3 연결 전극(CNE4), 및 제5 연결 전극(CNE5)들을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제3 뱅크 패턴(BP3) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)을 넘어 뱅크층(BNL)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제2 전극(RME2)과 제1 컨택부(CT1)를 통해 연결될 수 있다. 예시적인 실시예에서, 제1 연결 전극(CNE1)과 제2 전극(RME2)이 연결되는 것으로 예시하였지만, 이에 제한되는 것은 아니다.
제2 연결 전극(CNE2)은 대체로 평면상 내부에 오픈부를 포함하는 직사각형 형상을 가질 수 있다. 즉, 제2 연결 전극(CNE2)은 제2 방향(DR2)을 따라 연장된 단변들, 및 제1 방향(DR1)을 따라 연장된 장변들을 포함하고, 각 단변과 각 장변이 만나는 모서리는 각지거나, 둥글 수 있다. 제2 연결 전극(CNE2)의 제2 방향(DR2) 타측의 장변은 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장될 수 있다. 제2 연결 전극(CNE2)의 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분은 제1 전극(RME1)과 제2 컨택부(CT2)를 통해 연결될 수 있다. 예시적인 실시예에서, 제2 연결 전극(CNE2)의 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분은 제1 전극(RME1)과 제2 컨택부(CT2)를 통해 연결되는 것으로 예시하였지만, 이에 제한되는 것은 아니다.
제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격되고 제1 연결 전극(CNE1)의 제2 방향(DR2) 일측에 위치할 수 있다. 제2 연결 전극(CNE2)은 제1 전극(RME1) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)을 넘어 뱅크층(BNL)까지 배치될 수 있다.
제3 연결 전극(CNE3)은 대체로 평면상 내부에 오픈부를 포함하는 직사각형 형상을 가질 수 있다. 즉, 제3 연결 전극(CNE3)은 제2 방향(DR2)을 따라 연장된 단변들, 및 제1 방향(DR1)을 따라 연장된 장변들을 포함하고, 각 단변과 각 장변이 만나는 모서리는 각지거나, 둥글 수 있다.
제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변은 제1 방향(DR1) 타측 단변을 넘어 연장될 수 있다. 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1) 타측 단변을 넘어 연장된 부분은 대체로 제1 방향(DR1)을 따라 연장되되, 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1)을 따라 연장되다가, 제2 방향(DR2) 일측으로 절곡되어 연장되고, 다시 제1 방향(DR1) 타측으로 절곡되어 연장될 수 있다.
제3 연결 전극(CNE3)은 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격되고 제1 연결 전극(CNE1)의 제2 방향(DR2) 타측에 배치될 수 있다.
제3 연결 전극(CNE3)은 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 타측 단변을 넘어 연장된 부분은 제2 전극(RME2) 상에 배치될 수 있다.
제4 연결 전극(CNE4)은 대체로 평면상 내부에 오픈부를 포함하는 직사각형 형상을 가질 수 있다. 즉, 제4 연결 전극(CNE4)은 제2 방향(DR2)을 따라 연장된 단변들, 및 제1 방향(DR1)을 따라 연장된 장변들을 포함하고, 각 단변과 각 장변이 만나는 모서리는 각지거나, 둥글 수 있다.
제4 연결 전극(CNE4)의 제1 방향(DR1) 타측의 단변은 제2 방향(DR2)으로 제2 방향(DR2) 일측 장변을 넘어 연장되고, 다시, 제1 방향(DR1) 타측으로 절곡되어 연장될 수 있다. 제4 연결 전극(CNE4)의 제1 방향(DR1) 타측의 단변으로부터 제2 방향(DR2)으로 제2 방향(DR2) 일측 장변을 넘어 연장된 부분은 제3 연결 전극(CNE3)의 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분보다 제1 방향(DR1) 타측에 위치하고, 제4 연결 전극(CNE4)의 제1 방향(DR1) 타측의 단변과 연결되고 제2 방향(DR2)으로 제2 방향(DR2) 일측 장변을 넘어 연장된 부분으로부터 다시 제1 방향(DR1) 타측으로 절곡되어 연장된 부분은 평면상 제3 연결 전극(CNE3)의 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분과 후술할 제5 연결 전극(CNE5) 사이에 배치될 수 있다.
제4 연결 전극(CNE4)은 제3 연결 전극(CNE3)과 제1 방향(DR1)으로 이격되고 제2 연결 전극(CNE2)의 제1 방향(DR1) 타측에 배치될 수 있다.
제4 연결 전극(CNE4)은 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제4 연결 전극(CNE4)의 제1 방향(DR1) 타측의 단변과 연결되고 제2 방향(DR2)으로 제2 방향(DR2) 일측 장변을 넘어 연장된 부분으로부터 다시 제1 방향(DR1) 타측으로 절곡되어 연장된 부분은 제2 전극(RME2) 상에 배치될 수 있다.
제5 연결 전극(CNE5)은 대체로 평면상 내부에 오픈부를 포함하는 직사각형 형상을 가질 수 있다. 즉, 제5 연결 전극(CNE5)은 제2 방향(DR2)을 따라 연장된 단변들, 및 제1 방향(DR1)을 따라 연장된 장변들을 포함하고, 각 단변과 각 장변이 만나는 모서리는 각지거나, 둥글 수 있다.
제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변은 제1 방향(DR1) 일측 단변을 넘어 연장될 수 있다. 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1) 일측 단변을 넘어 연장된 부분은 대체로 제1 방향(DR1)을 따라 연장되되, 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1)을 따라 연장되다가, 제2 방향(DR2) 타측으로 절곡되어 연장되고, 다시 제1 방향(DR1) 일측으로 절곡되어 연장될 수 있다.
제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분은 평면상 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에 배치될 수 있다.
제5 연결 전극(CNE5)은 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분은 제2 전극(RME2) 상에 배치될 수 있다.
연결 전극들(CNE) 중 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제4 연결 전극(CNE4)은 제2 절연층(PAS2) 상에 배치되고, 동일층에 배치되며, 동일한 물질을 포함할 수 있다. 연결 전극들(CNE) 중 제3 연결 전극(CNE3), 및 제5 연결 전극(CNE5)은 후술할 제3 절연층(PAS3) 상에 배치되고, 동일층에 배치되며, 동일한 물질을 포함할 수 있다. 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제4 연결 전극(CNE4)이 배치된 도전층을 이하에서, 설명의 편의를 위해 제1 연결 도전층이라 지칭하고, 제3 연결 전극(CNE3), 및 제5 연결 전극(CNE5)이 배치된 도전층을 제2 연결 도전층이라 지칭하기로 한다.
상기 제1 연결 도전층 및 상기 제2 연결 도전층은 각각 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
상기 제1 연결 도전층의 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제4 연결 전극(CNE4)은 각각 제2 절연층(PAS2)의 상기 패턴부가 노출하는 발광 소자(ED)들의 단부와 접촉할 수 있다. 예를 들어, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들의 일 단부와 접촉하고, 제4 연결 전극(CNE4)은 발광 소자(ED)들의 타 단부와 접촉할 수 있다.
상기 제1 연결 도전층의 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제4 연결 전극(CNE4)은 각각은 제2 절연층(PAS2)의 상기 패턴부의 상면과 접할 수 있다.
상기 제1 연결 도전층 상에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 연결 전극(CNE1, CNE2, CNE4)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 상기 제1 연결 도전층의 연결 전극(CNE1, CNE2, CNE4)을 커버할 수 있다.
제3 절연층(PAS3)은 상기 제1 연결 도전층의 연결 전극(CNE1, CNE2, CNE4)과 상기 제2 연결 도전층의 연결 전극(CNE3, CNE5)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
다만, 일부 영역에서, 제3 절연층(PAS3)은 절연 오픈부(PNT)를 포함하여, 상기 제1 연결 도전층의 연결 전극(CNE1, CNE2, CNE4)의 상면을 부분적으로 노출할 수 있다. 제3 절연층(PAS3)의 절연 오픈부(PNT)는 상기 제1 연결 도전층의 연결 전극(CNE1, CNE2, CNE4)들 각각의 단선 가능성이 높은 위치에 형성될 수 있다. 연결 전극(CNE1, CNE2, CNE4)들 각각의 단선은 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서 발생할 가능성이 높을 수 있다.
상기 제1 연결 도전층의 연결 전극(CNE1, CNE2, CNE4)들 각각의 단선 가능성이 높은 위치에 형성된 제3 절연층(PAS3)의 절연 오픈부(PNT)는 제1 절연 오픈부(PNT1), 제2 절연 오픈부(PNT2), 제5 절연 오픈부(PNT5), 및 제6 절연 오픈부(PNT6)를 포함할 수 있다. 각각의 절연 오픈부(PNT1, PNT2, PNT5, PNT6)에는 더미 전극(DE)들이 배치될 수 있다. 더미 전극(DE)들은 제1 절연 오픈부(PNT1)에 배치된 제1 더미 전극(DE1), 제2 절연 오픈부(PNT2)에 배치된 제2 더미 전극(DE2), 제5 절연 오픈부(PNT5)에 배치된 제5 더미 전극(DE5), 및 제6 절연 오픈부(PNT6)에 배치된 제6 더미 전극(DE6)을 포함할 수 있다. 더미 전극(DE1, DE2, DE5, DE6)들은 후술할 상기 제2 연결 도전층에 배치될 수 있다.
뿐만 아니라, 제3 절연층(PAS3)의 절연 오픈부(PNT)는 후술할 상기 제2 연결 도전층의 연결 전극(CNE3, CNE5)들 각각의 단선 가능성이 높은 위치에도 형성될 수 있다. 연결 전극(CNE3, CNE5)들 각각의 단선은 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서 발생할 가능성이 높을 수 있다.
상기 제2 연결 도전층의 연결 전극(CNE3, CNE5)들 각각의 단선 가능성이 높은 위치에 형성된 제3 절연층(PAS3)의 절연 오픈부(PNT)는 제3 절연 오픈부(PNT3), 및 제4 절연 오픈부(PNT4)를 포함할 수 있다. 각각의 절연 오픈부(PNT3, PNT4)에는 더미 전극(DE)들이 배치될 수 있다. 더미 전극(DE)들은 제3 절연 오픈부(PNT3)에 배치된 제3 더미 전극(DE3), 및 제4 절연 오픈부(PNT4)에 배치된 제4 더미 전극(DE4)을 포함할 수 있다. 더미 전극(DE3, DE4)들은 상술한 상기 제1 연결 도전층에 배치될 수 있다.
제3 절연층(PAS3) 및 상기 제1 연결 도전층 상에는 상술한 상기 제2 연결 도전층이 배치될 수 있다.
상기 제2 연결 도전층의 제3 연결 전극(CNE3), 및 제5 연결 전극(CNE5)은 각각 제2 절연층(PAS2)의 상기 패턴부가 노출하는 발광 소자(ED)들의 단부와 접촉할 수 있다.
예를 들어, 대체로 평면상 내부에 오픈부를 포함하는 직사각형 형상을 갖는 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측 장변은 발광 소자(ED)들의 타 단부와 접촉하고, 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 타측 단변을 넘어 연장된 부분은 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 나아가, 대체로 평면상 내부에 오픈부를 포함하는 직사각형 형상을 갖는 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측 장변은 발광 소자(ED)들의 일 단부와 접촉하고, 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 일측 단변을 넘어 연장된 부분은 발광 소자(ED)들의 타 단부와 접촉할 수 있다.
제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5) 각각은 제2 절연층(PAS2)의 상기 패턴부 상의 제3 절연층(PAS3)의 측면, 및 상면과 접할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 절연성 무기 물질 또는 절연성 유기 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 절연성 무기 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 절연성 무기 물질을 포함하되 제2 절연층(PAS2)은 절연성 유기 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
이하에서, 상술한 제3 절연층(PAS3)의 절연 오픈부(PNT)의 배치된 위치, 및 더미 전극(DE)들의 배치된 위치에 대해서 설명하기로 한다. 절연 오픈부(PNT)는 두께 방향에서, 제3 절연층(PAS3)을 완전히 관통할 수 있다.
제1 절연 오픈부(PNT1)는 제1 연결 전극(CNE1)과 중첩할 수 있다. 제1 절연 오픈부(PNT1)는 발광 영역(EMA) 및 뱅크층(BNL)에 걸쳐 형성될 수 있다. 제1 절연 오픈부(PNT1)는 평면상 제3 연결 전극(CNE3)과 제5 연결 전극(CNE5) 사이에 배치될 수 있다.
제2 절연 오픈부(PNT2)는 제2 연결 전극(CNE2)과 중첩할 수 있다. 제2 절연 오픈부(PNT2)는 평면상 내부에 오픈부를 포함하는 직사각형 형상을 갖는 제2 연결 전극(CNE2)의 제2 방향(DR2) 타측 장변 상에 배치될 수 있다.
제2 절연 오픈부(PNT2)는 발광 영역(EMA) 및 뱅크층(BNL)에 걸쳐 형성될 수 있다. 제2 절연 오픈부(PNT2)는 평면상 제5 연결 전극(CNE5)과 평면상 내부에 오픈부를 포함하는 직사각형 형상을 갖는 제2 연결 전극(CNE2)의 제2 방향(DR2) 일측 장변 사이에 배치될 수 있다.
제5 절연 오픈부(PNT5)는 제4 연결 전극(CNE4)과 중첩할 수 있다. 제5 절연 오픈부(PNT5)는 평면상 내부에 오픈부를 포함하는 직사각형 형상을 갖는 제4 연결 전극(CNE4)의 제2 방향(DR2) 일측 장변 상에 배치될 수 있다.
제5 절연 오픈부(PNT5)는 발광 영역(EMA) 및 뱅크층(BNL)에 걸쳐 형성될 수 있다. 제5 절연 오픈부(PNT5)는 평면상 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 타측 단변을 넘어 연장된 부분과 평면상 내부에 오픈부를 포함하는 직사각형 형상을 갖는 제4 연결 전극(CNE4)의 제2 방향(DR2) 타측 장변 사이에 배치될 수 있다.
제6 절연 오픈부(PNT6)는 제4 연결 전극(CNE4)의 제1 방향(DR1) 타측의 단변과 연결되고 제2 방향(DR2)으로 제2 방향(DR2) 일측 장변을 넘어 연장되고, 다시, 제1 방향(DR1) 타측으로 절곡되어 연장된 부분 상에 배치될 수 있다.
제6 절연 오픈부(PNT6)는 평면상 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1)으로 제1 방향(DR1) 타측 단변을 넘어 연장된 부분과 제5 연결 전극(CNE5) 사이에 배치될 수 있다.
제3 절연 오픈부(PNT3)는 제3 연결 전극(CNE3)과 중첩할 수 있다. 제3 절연 오픈부(PNT3)는 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1) 타측 단변을 넘어 연장된 부분과 중첩할 수 있다. 예를 들어, 제3 절연 오픈부(PNT3)는 제3 연결 전극(CNE3)의 제2 방향(DR2) 일측의 장변과 연결되고 제1 방향(DR1)을 따라 연장된 부분, 다시 제2 방향(DR2) 일측으로 절곡되어 연장된 부분, 및 다시 제1 방향(DR1) 타측으로 절곡되어 연장된 부분과 중첩할 수 있다.
제4 절연 오픈부(PNT4)는 제5 연결 전극(CNE5)과 중첩할 수 있다. 제4 절연 오픈부(PNT4)는 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1) 일측 단변을 넘어 연장된 부분과 중첩할 수 있다. 예를 들어, 제4 절연 오픈부(PNT4)는 제5 연결 전극(CNE5)의 제2 방향(DR2) 타측의 장변과 연결되고 제1 방향(DR1)을 따라 연장된 부분, 다시 제2 방향(DR2) 타측으로 절곡되어 연장된 부분, 및 다시 제1 방향(DR1) 일측으로 절곡되어 연장된 부분과 중첩할 수 있다.
각 절연 오픈부(PNT1, PNT2, PNT3, PNT4, PNT5, PNT6) 상에는 각 더미 전극(DE1, DE2, DE3, DE4, DE5, DE6)들이 배치될 수 있다. 즉, 제1 절연 오픈부(PNT1)에는 제1 더미 전극(DE1)이 배치되고, 제2 절연 오픈부(PNT2)에는 제2 더미 전극(DE2)이 배치되고, 제3 절연 오픈부(PNT3)에는 제3 더미 전극(DE3)이 배치되고, 제4 절연 오픈부(PNT4)에는 제4 더미 전극(DE4)이 배치되고, 제5 절연 오픈부(PNT5)에는 제5 더미 전극(DE5)이 배치되고, 제6 절연 오픈부(PNT6)에는 제6 더미 전극(DE6)이 배치될 수 있다.
각 절연 오픈부(PNT1, PNT2, PNT3, PNT4, PNT5, PNT6)에서, 각 더미 전극(DE1, DE2, DE3, DE4, DE5, DE6)들은 각각 중첩하는 연결 전극(CNE)들과 직접 접할 수 있다. 즉, 제1 절연 오픈부(PNT1)에서, 제1 더미 전극(DE1)은 제1 연결 전극(CNE1)과 직접 접하고, 제2 절연 오픈부(PNT2)에서, 제2 더미 전극(DE2)은 제2 연결 전극(CNE2)과 직접 접하고, 제3 절연 오픈부(PNT3)에서, 제3 더미 전극(DE3)은 제3 연결 전극(CNE3)과 직접 접하고, 제4 절연 오픈부(PNT4)에서, 제4 더미 전극(DE4)은 제5 연결 전극(CNE5)과 직접 접하고, 제5 절연 오픈부(PNT5)에서, 제5 더미 전극(DE5)은 제4 연결 전극(CNE4)과 직접 접하고, 제6 절연 오픈부(PNT6)에서, 제6 더미 전극(DE6)은 제4 연결 전극(CNE4)과 직접 접할 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE)이 단선되면 외부에서, 암점으로 시인되어 표시 장치(10)의 표시 불량을 야기할 수 있다.
다만, 일 실시예에 의한 표시 장치(10)에 의하면, 제3 절연층(PAS3)은 절연 오픈부(PNT)를 포함하여, 해당 절연 오픈부(PNT)에서, 연결 전극(CNE)과 더미 전극(DE) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE)들 중 어느 하나의 연결 전극(CNE)이 단선되어도 해당 연결 전극(CNE)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DE)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 9를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치의 제조 방법에 대해 설명하기로 한다.
도 10 내지 도 22는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 도 10 내지 도 22을 참조하여, 일 실시예에 따른 표시 장치의 제조 방법을 설명하면서 도 4 내지 도 8을 함께 참조하기로 한다.
우선, 도 4, 도 10, 및 도 11에 도시된 바와 같이, 일 실시예에 따른 표시 장치(10)의 제조 방법은 기판(SUB) 상에 서브 화소(SPXn)마다 복수의 전극(RME; RME1, RME2)들을 배치한다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
제1 전극(RME1)들은 발광 영역(EMA)의 중심에서 좌측 및 우측에 각각 배치될 수 있고, 제2 전극(RME2)들은 발광 영역(EMA)의 중심에 위치하며, 제1 전극(RME1)들 사이에 배치될 수 있다.
제1 전극(RME1)들은 각각 제1 뱅크 패턴(BP1) 상 및 제2 뱅크 패턴(BP2) 상에 배치되고, 제2 전극(RME2)들은 각각 제3 뱅크 패턴(BP3) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 지나 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 각각 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다. 각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 도전 패턴(CDP1, VL2)과 직접 접촉할 수 있다. 복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다.
더욱 상세한 설명은 도 4, 도 7, 및 도 8에서 상술한 바 자세한 설명은 생략하기로 한다.
이어서, 도 12, 및 도 13에 도시된 바와 같이, 비아층(VIA) 및 복수의 전극(RME)들 상에 제1 절연층(PAS1')을 배치한다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 더욱 상세한 설명은 도 4, 도 7, 및 도 8에서 상술한 바 자세한 설명은 생략하기로 한다.
이어서, 도 4, 및 도 14에 도시된 바와 같이, 뱅크층(BNL)을 형성한다. 뱅크층(BNL)은 제1 절연층(PAS1') 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2, BP3)과 동일하게 폴리이미드와 같은 유기 절연 물질을 포함할 수 있다.
이어서, 도 4, 도 5, 및 도 14에 도시된 바와 같이, 제1 절연층(PAS1') 상에 발광 소자(ED)들을 배치한다. 복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다.
발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
이어서, 도 4, 도 5, 도 6, 도 14, 및 도 15에 도시된 바와 같이, 복수의 발광 소자(ED)들, 제1 절연층(PAS1'), 및 뱅크층(BNL) 상에 제2 절연층(PAS2')을 배치한다. 상술한 제1 절연층(PAS1'), 제2 절연층(PAS2') 및 후술할 제3 절연층(PAS3')은 각각 절연성 무기 물질 또는 절연성 유기 물질을 포함할 수 있다.
이어서, 도 4, 도 5, 도 6, 및 도 16에 도시된 바와 같이, 제2 절연층(PAS2), 및 제1 절연층(PAS1)을 형성한다. 제2 절연층(PAS2)은 도 14에서 상술한 제2 절연층(PAS2)의 식각을 통해 형성될 수 있다. 상기 식각은 건식 식각일 수 있으나, 이에 제한되는 것은 아니다.
제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2, BP3)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 절연층(PAS1, PAS2)들은 각각 연결 전극(CNE)과 전극(RME)이 연결되는 부분에 형성된 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 도 16에서는, 뱅크층(BNL)도 컨택부(CT1, CT2)들을 포함하는 것으로 예시하였지만, 컨택부(CT1, CT2)는 뱅크층(BNL)에 형성되지 않고, 뱅크층(BNL)이 배치되지 않은 영역에 형성될 수 있다. 이 경우, 컨택부(CT1, CT2)들은 절연층(PAS1, PAS2)에만 형성될 수 있다.
이어서, 도 17 및 도 18에 도시된 바와 같이, 제2 절연층(PAS2) 상에 제1 연결 도전층을 형성한다.
상기 제1 연결 도전층은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제4 연결 전극(CNE4)을 포함할 수 있다. 상기 제1 연결 도전층은 상술한 바와 같이, 상기 제1 연결 도전층은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다. 상기 제1 연결 도전층의 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제4 연결 전극(CNE4)은 각각 제2 절연층(PAS2)의 상기 패턴부가 노출하는 발광 소자(ED)들의 단부와 접촉할 수 있다. 예를 들어, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들의 일 단부와 접촉하고, 제4 연결 전극(CNE4)은 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 상기 제1 연결 도전층은 더미 전극(DE3, DE4)들을 더 포함할 수 있다. 상기 제1 연결 도전층의 연결 전극들(CNE1, CNE2, CNE4) 및 더미 전극(DE3, DE4)의 배치에 대해서는 도 4 내지 도 8에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
이어서, 도 4, 도 7, 도 8, 도 19, 및 도 20에 도시된 바와 같이, 상기 제1 연결 도전층 상에 제3 절연층(PAS3')을 형성한다. 제3 절연층(PAS3')은 상기 제1 연결 도전층의 연결 전극들(CNE1, CNE2, CNE4) 및 더미 전극(DE3, DE4)을 커버하도록 배치될 수 있다.
이어서, 도 4 내지 도 8, 도 21, 및 도 22에 도시된 바와 같이, 제3 절연층(PAS3)을 형성한다. 제3 절연층(PAS3)은 도 19 및 도 20에서 상술한 제3 절연층(PAS3')의 식각을 통해 형성될 수 있다. 상기 식각은 건식 식각일 수 있으나, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 절연 오픈부(PNT1~PNT6)들을 포함할 수 있다.
각 절연 오픈부(PNT1, PNT2, PNT3, PNT4, PNT5, PNT6) 상에는 각 더미 전극(DE1, DE2, DE3, DE4, DE5, DE6)들이 배치될 수 있다. 즉, 제1 절연 오픈부(PNT1)에는 제1 더미 전극(DE1)이 배치되고, 제2 절연 오픈부(PNT2)에는 제2 더미 전극(DE2)이 배치되고, 제3 절연 오픈부(PNT3)에는 제3 더미 전극(DE3)이 배치되고, 제4 절연 오픈부(PNT4)에는 제4 더미 전극(DE4)이 배치되고, 제5 절연 오픈부(PNT5)에는 제5 더미 전극(DE5)이 배치되고, 제6 절연 오픈부(PNT6)에는 제6 더미 전극(DE6)이 배치될 수 있다.
각 절연 오픈부(PNT1, PNT2, PNT3, PNT4, PNT5, PNT6)에서, 각 더미 전극(DE1, DE2, DE3, DE4, DE5, DE6)들은 각각 중첩하는 연결 전극(CNE)들과 직접 접할 수 있다. 즉, 제1 절연 오픈부(PNT1)에서, 제1 더미 전극(DE1)은 제1 연결 전극(CNE1)과 직접 접하고, 제2 절연 오픈부(PNT2)에서, 제2 더미 전극(DE2)은 제2 연결 전극(CNE2)과 직접 접하고, 제3 절연 오픈부(PNT3)에서, 제3 더미 전극(DE3)은 제3 연결 전극(CNE3)과 직접 접하고, 제4 절연 오픈부(PNT4)에서, 제4 더미 전극(DE4)은 제5 연결 전극(CNE5)과 직접 접하고, 제5 절연 오픈부(PNT5)에서, 제5 더미 전극(DE5)은 제4 연결 전극(CNE4)과 직접 접하고, 제6 절연 오픈부(PNT6)에서, 제6 더미 전극(DE6)은 제4 연결 전극(CNE4)과 직접 접할 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE)이 단선되면 외부에서, 암점으로 시인되어 표시 장치(10)의 표시 불량을 야기할 수 있다.
다만, 일 실시예에 의한 표시 장치(10)의 제조 방법에 의하면, 제3 절연층(PAS3)은 절연 오픈부(PNT)를 포함하여, 해당 절연 오픈부(PNT)에서, 연결 전극(CNE)과 더미 전극(DE) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE)들 중 어느 하나의 연결 전극(CNE)이 단선되어도 해당 연결 전극(CNE)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DE)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
이하에서는, 표시 장치(10)의 다른 실시예들에 대해 설명하기로 한다.
도 23은 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 23에서는 일 화소 중 하나의 서브 화소에 배치된 복수의 전극들, 복수의 연결 전극들 및 발광 소자들을 도시하고 있다.
도 23을 참조하면, 본 실시예에 따른 표시 장치는 복수의 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)들을 포함한다는 점에서, 도 4에 따른 표시 장치와 상이하다. 제1 연결 전극(CNE1_1)은 제1 방향(DR1)을 따라 연장된 제1-1 연장부, 상기 제1-1 연장부로부터 제2 방향(DR2)으로 절곡되어 연장된 제1-2 연장부, 및 상기 제1-2 연장부로부터 다시 제1 방향(DR1) 타측으로 절곡되어 연장되는 제1-3 연장부를 포함할 수 있다. 상기 제1-1 연장부의 제1 방향(DR1) 타측 단부는 전극 컨택홀(CTD)과 연결될 수 있다. 상기 제1-1 연장부, 상기 제1-3 연장부는 제2 전극(RME2)과 중첩하고, 상기 제1-2 연장부는 제1 전극(RME1)과 중첩할 수 있다.
제2 연결 전극(CNE2_1)은 제1 방향(DR1)을 따라 연장된 제2-1 연장부, 상기 제2-1 연장부로부터 제2 방향(DR2)으로 절곡되어 제2 방향(DR2)을 따라 연장된 제2-2 연장부, 상기 제2-2 연장부로부터 제1 방향(DR1)으로 절곡되어 제1 방향(DR1)을 따라 연장된 제2-3 연장부, 상기 제2-3 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제2-4 연장부, 및 상기 제2-4 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)을 따라 연장된 제2-5 연장부를 포함할 수 있다. 상기 제2-1 연장부는 제1 전극(RME1)과 중첩하고, 상기 제2-2 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 제2-3 연장부는 제2 전극(RME2)과 중첩하고, 상기 제2-4 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 상기 제2-5 연장부는 제2 전극(RME2)과 중첩할 수 있다. 상기 제2-5 연장부는 전극 컨택홀(CTS)과 연결될 수 있다.
제3 연결 전극(CNE3_1)은 제1 방향(DR1)을 따라 연장된 제3-1 연장부, 상기 제3-1 연장부로부터 제2 방향(DR2)으로 절곡되어 연장된 제3-2 연장부, 상기 제3-2 연장부로부터 제1 방향(DR1)으로 절곡되어 연장된 제3-3 연장부, 상기 제3-3 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제3-4 연장부, 및 상기 제3-4 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)을 따라 연장된 제3-5 연장부를 포함할 수 있다.
상기 제3-1 연장부는 평면상 상기 제1-1 연장부, 및 상기 제1-3 연장부 사이에 배치되고, 상기 제3-3 연장부는 평면상 상기 제1-3 연장부, 및 상기 제2-1 연장부 사이에 배치되고, 상기 제3-5 연장부는 상기 제2-1 연장부와 상기 제2-3 연장부 사이에 배치될 수 있다. 상기 제3-1 연장부는 제1 전극(RME1)과 중첩하고, 상기 제3-2 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 상기 제3-3 연장부는 상기 제1-3 연장부가 중첩하는 제2 전극(RME2)과 중첩하고, 상기 제3-4 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 상기 제3-5 연장부는 상기 제2-3 연장부가 중첩하는 제2 전극(RME2)과 중첩할 수 있다.
제4 연결 전극(CNE4_1)은 제1 방향(DR1)을 따라 연장된 제4-1 연장부, 및 상기 제4-1 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제4-2 연장부를 포함할 수 있다. 상기 제4-1 연장부는 제1 전극(RME1)과 중첩하고, 상기 제4-2 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩할 수 있다. 상기 제4-1 연장부는 상기 제2-3 연장부와 상기 제2-5 연장부 사이에 배치될 수 있다.
발광 소자(ED)들은 각각 상기 제1-1 연장부와 상기 3-1 연장부 사이, 상기 제3-1 연장부와 상기 제1-3 연장부 사이, 상기 제3-3 연장부와 상기 제2-1 연장부 사이, 상기 제2-1 연장부와 상기 제3-5 연장부 사이, 상기 제2-3 연장부와 상기 제4-1 연장부 사이, 및 상기 제4-1 연장장부와 상기 제2-5 연장부 사이에 배치될 수 있다.
더미 전극(DEa_1, DEb_1)들은 각각 상기 제1-1 연장부의 제1 방향(DR1) 일측 단부, 상기 제1-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제2-1 연장부의 제1 방향(DR1) 타측 단부, 상기 제2-3 연장부의 제1 방향(DR1) 타측 단부, 상기 제2-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제2-5 연장부의 제1 방향(DR1) 일측 단부, 상기 제3-1 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제3-5 연장부의 제1 방향(DR1) 일측 단부, 상기 제4-1 연장부의 제1 방향(DR1) 타측 단부에 배치될 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)이 단선되면 외부에서, 암점으로 시인되어 표시 장치의 표시 불량을 야기할 수 있다.
다만, 본 실시예에 의한 표시 장치의 경우에도, 제3 절연층(도 6 PAS3)은 더미 전극(DEa_1, DEb_1)들이 배치된 절연 오픈부들을 포함하여, 해당 절연 오픈부에서, 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)과 더미 전극(DEa_1, DEb_1) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)들 중 어느 하나의 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)이 단선되어도 해당 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DEa_1, DEb_1)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_1)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
도 24는 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 24를 참조하면, 본 실시예에 따른 표시 장치는 제5 연결 전극(CNE5_1)을 더 포함한다는 점에서, 도 23에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 제4 연결 전극(CNE4_2)은 상기 제4-2 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)을 따라 연장된 제4-3 연장부, 상기 제4-3 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제4-4 연장부, 및 상기 제4-4 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)으로 연장된 제4-5 연장부를 더 포함할 수 있다. 상기 제4-3 연장부는 상기 제2-5 연장부와 중첩하는 제2 전극(RME2)과 중첩하고, 상기 제4-4 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 상기 제4-5 연장부는 제2 전극(RME2)과 중첩할 수 있다. 제5 연결 전극(CNE5_1)은 제1 방향(DR1)을 따라 연장된 제5-1 연장부, 및 상기 제5-1 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제5-2 연장부를 포함하고, 상기 제5-1 연장부는 평면상 제4-3 연장부와 상기 제4-5 연장부 사이에 배치되고, 상기 제5-2 연장부의 단부는 전극 컨택홀(CTS)과 연결될 수 있다.
발광 소자(ED)들은 상기 제4-3 연장부와 상기 제5-1 연장부 사이, 및 상기 제4-1 연장부와 상기 제4-5 연장부 사이에 더 배치될 수 있다.
더미 전극(DEa_2, DEb_2)들은 상기 제4-3 연장부의 제1 방향(DR1) 타측 단부, 및 상기 제4-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제4-5 연장부의 제1 방향(DR1) 일측 단부, 및 상기 제5-1 연장부의 제1 방향(DR1) 타측 단부에 더 배치될 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_2, CNE5_1)이 단선되면 외부에서, 암점으로 시인되어 표시 장치의 표시 불량을 야기할 수 있다.
다만, 본 실시예에 의한 표시 장치의 경우에도, 제3 절연층(도 6 PAS3)은 더미 전극(DEa_2, DEb_2)들이 배치된 절연 오픈부들을 포함하여, 해당 절연 오픈부에서, 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_2, CNE5_1)과 더미 전극(DEa_2, DEb_2) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_2, CNE5_1)들 중 어느 하나의 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_2, CNE5_1)이 단선되어도 해당 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_2, CNE5_1)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DEa_2, DEb_2)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE1_1, CNE2_1, CNE3_1, CNE4_2, CNE5_1)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
도 25는 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 25를 참조하면, 본 실시예에 따른 표시 장치는 제2 연결 전극(CNE2_2)이 상기 제2-1 연장부, 및 상기 제2-2 연장부만 포함하고, 제4 연결 전극(CNE4_1)을 포함하지 않는다는 점에서, 도 23에 따른 표시 장치와 상이하다.
더미 전극(DEa_3, DEb_3)들은 각각 상기 제1-1 연장부의 제1 방향(DR1) 일측 단부, 상기 제1-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제2-1 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-1 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제3-5 연장부의 제1 방향(DR1) 일측 단부에 배치될 수 있다.
그 외 설명은 도 23에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 26은 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 26을 참조하면, 본 실시예에 따른 표시 장치는 제1 연결 전극(CNE1_2)이 상기 제1-1 연장부만 포함하고, 제3 연결 전극(CNE3_2)이 상기 제3-1 연장부, 상기 제3-2 연장부, 및 상기 제3-3 연장부만을 포함한다는 점에서, 도 24 및 도 25에 따른 표시 장치와 상이하다. 더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치는 제6 및 제7 연결 전극(CNE6, CNE7)을 더 포함할 수 있다. 제6 연결 전극(CNE6)은 제1 방향(DR1)을 따라 연장된 제6-1 연장부, 상기 제6-1 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제6-2 연장부, 및 상기 제6-2 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)을 따라 연장된 제6-3 연장부를 포함하고, 제7 연결 전극(CNE7)은 제1 방향(DR1)을 따라 연장된 제7-1 연장부, 상기 제7-1 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)을 따라 연장된 제7-2 연장부, 및 상기 제7-2 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)을 따라 연장된 제7-3 연장부를 포함할 수 있다.
상기 제6-1 연장부는 제1 전극(RME1)과 중첩하고, 상기 제6-2 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 상기 제6-3 연장부는 상기 제3-3 연장부와 중첩하는 제2 전극(RME2)과 중첩하고, 상기 제7-1 연장부는 제1 전극(RME1)과 중첩하고, 상기 제7-2 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하며, 상기 제7-3 연장부는 제2 전극(RME2)과 중첩할 수 있다.
상기 제6-1 연장부는 평면상 상기 제3-1 연장부와 상기 제3-3 연장부 사이에 배치되고, 상기 제6-3 연장부는 평면상 상기 제3-3 연장부와 제7-1 연장부 사이에 배치될 수 있다. 제7-1 연장부는 평면상 상기 제6-3 연장부와 상기 제5-1 연장부 사이에 배치될 수 있다.
발광 소자(ED)들은 각각 상기 제1-1 연장부와 상기 3-1 연장부 사이, 상기 제6-1 연장부와 상기 제3-3 연장부 사이, 상기 제3-3 연장부와 상기 제6-3 연장부 사이, 상기 제6-3 연장부와 상기 제7-1 연장부 사이, 및 상기 제5-1 연장부와 상기 제7-3 연장부 사이에 배치될 수 있다.
더미 전극(DEa_4, DEb_4)들은 상기 제3-1 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 타측 단부, 상기 제6-1 연장부의 제1 방향(DR1) 일측 단부, 상기 제6-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제7-1 연장부의 제1 방향(DR1) 일측 단부, 상기 제7-3 연장부의 제1 방향(DR1) 일측 단부, 및 상기 제5-1 연장부의 제1 방향(DR1) 타측 단부에 배치될 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE1_2, CNE3_2, CNE5_1, CNE6, CNE7)이 단선되면 외부에서, 암점으로 시인되어 표시 장치의 표시 불량을 야기할 수 있다.
다만, 본 실시예에 의한 표시 장치의 경우에도, 제3 절연층(도 6 PAS3)은 더미 전극(DEa_4, DEb_4)들이 배치된 절연 오픈부들을 포함하여, 해당 절연 오픈부에서, 연결 전극(CNE1_2, CNE3_2, CNE5_1, CNE6, CNE7)과 더미 전극(DEa_4, DEb_4) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE1_2, CNE3_2, CNE5_1, CNE6, CNE7)들 중 어느 하나의 연결 전극(CNE1_2, CNE3_2, CNE5_1, CNE6, CNE7)이 단선되어도 해당 연결 전극(CNE1_2, CNE3_2, CNE5_1, CNE6, CNE7)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DEa_4, DEb_4)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE1_2, CNE3_2, CNE5_1, CNE6, CNE7)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
도 27은 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 27을 참조하면, 제3 연결 전극(CNE3_3)은 제3-1 연장부 내지 제3-3 연장부만을 포함하고, 제3 연결 전극(CNE3_3)은 상기 제3-2 연장부로부터 제1 방향(DR1) 타측으로 분지된 분지부를 더 포함하고, 제6 연결 전극(CNE6_1)의 상기 제6-3 연장부는 전극 컨택홀(CTD)과 연결된다는 점에서, 도 23에 따른 표시 장치와 상이하다. 상기 분지부는 전극 컨택홀(CTS)과 연결될 수 있다.
상기 제6-1 연장부는 상기 제1-3 연장부와 중첩하는 제2 전극(RME2)과 중첩하고, 상기 제3-1 연장부 및 상기 제3-3 연장부는 각각 제1 전극(RME1)과 중첩할 수 있다.
발광 소자(ED)들은 각각 상기 제1-1 연장부와 상기 3-1 연장부 사이, 상기 제3-1 연장부와 상기 제1-3 연장부 사이, 상기 제6-1 연장부와 상기 제3-3 연장부 사이, 상기 제3-3 연장부와 상기 제6-3 연장부 사이에 배치될 수 있다.
더미 전극(DEa_5, DEb_5)들은 상기 제1-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제3-1 연장부의 제1 방향(DR1) 타측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 타측 단부, 상기 제6-3 연장부의 제1 방향(DR1) 일측 단부에 배치될 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE1_1, CNE3_3, CNE6_1)이 단선되면 외부에서, 암점으로 시인되어 표시 장치의 표시 불량을 야기할 수 있다.
다만, 본 실시예에 의한 표시 장치의 경우에도, 제3 절연층(도 6 PAS3)은 더미 전극(DEa_5, DEb_5)들이 배치된 절연 오픈부들을 포함하여, 해당 절연 오픈부에서, 연결 전극(CNE1_1, CNE3_3, CNE6_1)과 더미 전극(DEa_5, DEb_5) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE1_1, CNE3_3, CNE6_1)들 중 어느 하나의 연결 전극(CNE1_1, CNE3_3, CNE6_1)이 단선되어도 해당 연결 전극(CNE1_1, CNE3_3, CNE6_1)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DEa_5, DEb_5)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE1_1, CNE3_3, CNE6_1)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
도 28은 또 다른 실시예에 따른 일 서브 화소의 평면도이다.
도 28을 참조하면, 본 실시예에 따른 표시 장치의 제3 연결 전극(CNE3_3)의 제3-2 연장부는 상기 제3-1 연장부의 제1 방향(DR1) 일측 단부로부터 제2 방향(DR2)으로 연장되고 상기 제3-3 연장부의 제1 방향(DR1) 일측 단부와 연결되고, 제8 연결 전극(CNE8)을 더 포함한다는 점에서 도 27에 따른 표시 장치와 상이하다.
제7 연결 전극(CNE7_1)은 도 26에 따른 제7 연결 전극(CNE7)이 적용될 수 있다. 상기 제7-1 연장부는 제1 전극(RME1)과 중첩하고, 상기 제7-2 연장부는 제1 및 제2 전극(RME1, RME2)과 중첩하고, 상기 제7-3 연장부는 제2 전극(RME2)과 중첩할 수 있다. 제8 연결 전극(CNE8)은 제1 방향(DR1)을 따라 연장된 제8-1 연장부, 상기 제8-1 연장부로부터 제2 방향(DR2)으로 절곡되고 제2 방향(DR2)으로 연장된 제8-2 연장부, 및 상기 제8-2 연장부로부터 제1 방향(DR1)으로 절곡되고 제1 방향(DR1)으로 연장된 제8-3 연장부를 포함할 수 있다. 상기 제8-3 연장부는 상기 제8-2 연장부를 넘어 제1 방향(DR1) 타측으로 더 연장되고, 상기 제8-3 연장부의 상기 제8-2 연장부를 넘어 제1 방향(DR1) 타측으로 더 연장된 부분은 전극 컨택홀(CTS)과 연결될 수 있다.
상기 제3-1 연장부는 상기 제1-1 연장부와 상기 제8-1 연장부 사이에 배치되고, 상기 제3-3 연장부는 상기 제8-1 연장부와 상기 제1-3 연장부 사이에 배치되고, 상기 제8-1 연장부는 상기 제3-1 연장부와 상기 제3-3 연장부 사이에 배치되고, 상기 제8-3 연장부는 상기 제7-1 연장부와 상기 제7-3 연장부 사이에 배치되고, 상기 제7-1 연장부는 상기 제1-3 연장부와 상기 제8-3 연장부 사이에 배치될 수 있다.
상기 제3-3 연장부와 상기 제1-3 연장부는 동일한 제2 전극(RME2)과 중첩하고, 상기 제3-1 연장부와 상기 제8-1 연장부는 동일한 제1 전극(RME1)과 중첩하고, 상기 제7-1 연장부와 상기 제8-3 연장부는 동일한 제1 전극(RME1)과 중첩할 수 있다.
발광 소자(ED)들은 각각 상기 제1-1 연장부와 상기 3-1 연장부 사이, 상기 제8-1 연장부와 상기 제3-3 연장부 사이, 상기 제1-3 연장부와 상기 제7-1 연장부 사이, 및 상기 제8-3 연장부와 상기 제7-3 연장부 사이에 배치될 수 있다.
더미 전극(DEa_6, DEb_6)들은 상기 제1-1 연장부의 제1 방향(DR1) 일측 단부, 상기 제3-1 연장부의 제1 방향(DR1) 일측 단부, 상기 제3-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제1-3 연장부의 제1 방향(DR1) 일측 단부, 상기 제7-1 연장부의 제1 방향(DR1) 일측 단부, 및 상기 제7-3 연장부의 제1 방향(DR1) 일측 단부에 각각 배치될 수 있다.
상술한 바와 같이, 상기 제1 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역 및/또는 상기 제2 연결 도전층 하부의 상술한 발광 소자(ED)들이 뭉치는 영역에서, 연결 전극(CNE)의 단선이 발생할 가능성이 높을 수 있다. 연결 전극(CNE1_1, CNE3_3, CNE7_1, CNE8)이 단선되면 외부에서, 암점으로 시인되어 표시 장치의 표시 불량을 야기할 수 있다.
다만, 본 실시예에 의한 표시 장치의 경우에도, 제3 절연층(도 6 PAS3)은 더미 전극(DEa_6, DEb_6)들이 배치된 절연 오픈부들을 포함하여, 해당 절연 오픈부에서, 연결 전극(CNE1_1, CNE3_3, CNE7_1, CNE8)과 더미 전극(DEa_6, DEb_6) 간 직접 접촉하는 구조를 채택함으로써, 연결 전극(CNE1_1, CNE3_3, CNE7_1, CNE8)들 중 어느 하나의 연결 전극(CNE1_1, CNE3_3, CNE7_1, CNE8)이 단선되어도 해당 연결 전극(CNE1_1, CNE3_3, CNE7_1, CNE8)과 상면 또는 하면에서 직접 접하고 있는 더미 전극(DEa_6, DEb_6)에 의해 상기 암점이 외부에서 시인되지 않을뿐만 아니라, 연결 전극(CNE1_1, CNE3_3, CNE7_1, CNE8)의 단선으로 인한 발광 소자(ED)들의 구동 불량을 미연에 방지할 수 있다는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME1, 2: 제1 및 제2 전극
PAS1~3: 제1 내지 제3 절연층
ED: 발광 소자
CNE1, 2, 3, 4, 5: 제1 내지 제5 연결 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 서로 나란하게 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들;
    상기 발광 소자의 상면의 일부를 덮는 제1 절연층;
    상기 발광 소자 및 상기 제1 절연층 상에 배치되며, 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극;
    상기 제1 연결 전극 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치되며, 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극; 및
    상기 제1 연결 전극과 두께 방향에서 중첩하는 제1 더미 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 더미 전극은 상기 제2 연결 전극과 동일층에 배치되고, 상기 제1 더미 전극은 상기 제2 연결 전극과 동일 물질을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 절연층은 상기 제1 연결 전극의 상면을 부분적으로 노출하는 제1 절연홀을 포함하고, 상기 제1 더미 전극은 상기 제1 절연홀을 통해 상기 제1 연결 전극의 상면과 직접 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 더미 전극은 상기 제2 연결 전극과 전기적으로 절연된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 더미 전극은 두께 방향에서 상기 발광 소자와 중첩하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 더미 전극은 상기 제1 연결 전극의 상기 제1 방향 일측 단부에 위치하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극과 두께 방향에서 중첩하고, 상기 제2 연결 전극은 상기 제2 전극과 두께 방향에서 중첩하는 표시 장치.
  8. 제3 항에 있어서,
    상기 제2 연결 전극은 상기 제1 방향의 타측으로 연장되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 연결 전극과 동일층에 배치되고 상기 제2 연결 전극의 상기 제1 방향의 타측으로 연장된 부분과 상기 제2 방향에서 이격되는 제3 연결 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 연결 전극의 상기 제1 방향의 타측으로 연장된 부분 및 상기 제3 연결 전극은 각각 상기 발광 소자의 단부들에 접촉하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 연결 전극의 상기 제1 방향의 타측으로 연장된 부분과 두께 방향에서 중첩하는 제2 더미 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 더미 전극은 상기 제1 연결 전극과 동일층에 배치되고, 상기 제2 더미 전극은 상기 제1 연결 전극과 동일 물질을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 더미 전극은 평면상 상기 제1 연결 전극과 상기 제3 연결 전극 사이에 배치된 표시 장치.
  14. 기판 상에 서로 나란하게 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 전극 및 제2 전극을 배치하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 발광 소자들을 배치하는 단계;
    상기 발광 소자의 상면의 일부를 덮는 제1 절연층을 배치하는 단계;
    상기 발광 소자 및 상기 제1 절연층 상에 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극을 배치하는 단계;
    상기 제1 연결 전극 상에 제2 절연층을 배치하는 단계; 및
    상기 제2 절연층 상에 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극을 배치하는 단계를 포함하고,
    상기 제2 연결 전극을 배치하는 단계에서, 상기 제1 연결 전극과 두께 방향에서 중첩하는 제1 더미 전극을 동시에 배치하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 더미 전극은 상기 제2 연결 전극과 동일층에 배치되고, 상기 제1 더미 전극은 상기 제2 연결 전극과 동일 물질을 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제2 절연층을 배치하는 단계에서, 상기 제2 절연층은 상기 제1 연결 전극의 상면을 부분적으로 노출하는 제1 절연홀을 포함하고, 상기 제1 더미 전극은 상기 제1 절연홀을 통해 상기 제1 연결 전극의 상면과 직접 접촉하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제2 연결 전극을 배치하는 단계에서, 상기 제2 연결 전극은 상기 제1 방향의 타측으로 연장되고, 상기 제1 연결 전극을 배치하는 단계에서, 상기 제1 연결 전극과 동일층에 배치되고 상기 제2 연결 전극의 상기 제1 방향의 타측으로 연장된 부분과 상기 제2 방향에서 이격되는 제3 연결 전극을 동시에 배치하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 연결 전극의 상기 제1 방향의 타측으로 연장된 부분 및 상기 제3 연결 전극은 각각 상기 발광 소자의 단부들에 접촉하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 연결 전극을 배치하는 단계에서, 상기 제2 연결 전극의 상기 제1 방향의 타측으로 연장된 부분과 두께 방향에서 중첩하고 상기 제1 연결 전극과 동일층에 배치된 제2 더미 전극을 동시에 배치하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 더미 전극은 평면상 상기 제1 연결 전극과 상기 제3 연결 전극 사이에 배치된 표시 장치의 제조 방법.
KR1020220093756A 2022-07-28 2022-07-28 표시 장치 및 이의 제조 방법 KR20240017198A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220093756A KR20240017198A (ko) 2022-07-28 2022-07-28 표시 장치 및 이의 제조 방법
CN202310702634.0A CN117476836A (zh) 2022-07-28 2023-06-14 显示装置
US18/339,910 US20240038937A1 (en) 2022-07-28 2023-06-22 Display device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220093756A KR20240017198A (ko) 2022-07-28 2022-07-28 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20240017198A true KR20240017198A (ko) 2024-02-07

Family

ID=89636759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220093756A KR20240017198A (ko) 2022-07-28 2022-07-28 표시 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US20240038937A1 (ko)
KR (1) KR20240017198A (ko)
CN (1) CN117476836A (ko)

Also Published As

Publication number Publication date
US20240038937A1 (en) 2024-02-01
CN117476836A (zh) 2024-01-30

Similar Documents

Publication Publication Date Title
KR20210124564A (ko) 표시 장치
KR102698236B1 (ko) 표시 장치
KR20240017198A (ko) 표시 장치 및 이의 제조 방법
CN221150022U (zh) 显示装置
KR102708648B1 (ko) 표시 장치
US20230163247A1 (en) Light emitting element and display device including the same
KR20230142010A (ko) 표시 장치
KR20230132031A (ko) 표시 장치 및 이의 제조 방법
KR20230132030A (ko) 표시 장치 및 이의 제조 방법
KR20240109639A (ko) 표시 장치
KR20230142064A (ko) 표시 장치 및 이의 제조 방법
KR20240036745A (ko) 표시 장치 및 이의 제조 방법
KR20240000662A (ko) 표시 장치 및 이의 제조 방법
KR20240029654A (ko) 표시 장치
KR20230054532A (ko) 표시 장치
KR20230118212A (ko) 표시 장치 및 이의 제조 방법
KR20240003011A (ko) 표시 장치 및 이의 제조 방법
KR20230136819A (ko) 표시 장치 및 이의 제조 방법
KR20230014038A (ko) 표시 장치
KR20230167186A (ko) 표시 장치
KR20240005259A (ko) 표시 장치 및 이의 제조 방법
KR20230161005A (ko) 표시 장치
KR20240032241A (ko) 표시 장치
KR20230092055A (ko) 표시 장치
KR20230131308A (ko) 표시 장치