KR20240032241A - 표시 장치 - Google Patents

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김경배
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 적어도, 제1 발광 영역을 정의하는 뱅크층; 상기 제1 발광 영역 상에 배치되는 제1 전극; 상기 제1 발광 영역 상에서 상기 제1 전극과 이격되고 상기 제1 전극의 적어도 일부를 둘러싸는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 이격 공간 상에 배치되는 발광 소자를 포함하되, 상기 제2 전극은: 상기 제1 발광 영역에서 상기 제1 전극의 제1 측면과 인접하도록 배치되어 제1 이격 공간을 형성하는 제1 전극부; 상기 제1 발광 영역에서 상기 제1 전극의 제2 측면과 인접하도록 배치되어 제2 이격 공간을 형성하는 제2 전극부; 및 상기 제1 전극부와 상기 제2 전극부를 연결하며 상기 제1 발광 영역에서 상기 제1 전극의 제3 측면과 인접하도록 배치되어 제3 이격 공간을 형성하는 제3 전극부를 포함하고, 상기 뱅크층은: 상기 제1 전극의 제1 측면과 마주보는 제1 면; 상기 제1 전극의 제2 측면과 마주보는 제2 면; 및 상기 뱅크층의 제1 면과 제2 면을 연결하고, 상기 제1 전극의 제3 측면과 마주보는 제3 면을 포함하며, 상기 제1 이격 공간과 상기 뱅크층의 제1 면 사이의 직선 거리, 상기 제2 이격 공간과 상기 뱅크층의 제2 면 사이의 직선 거리 및 상기 제3 이격 공간과 상기 뱅크층의 제3 면 사이의 직선거리는 동일할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid CrysLAl Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다.
본 발명이 해결하고자 하는 과제는 화소에 배치되는 발광 소자가 균등하게 배열되고, 휘도가 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 적어도, 제1 발광 영역을 정의하는 뱅크층; 상기 제1 발광 영역 상에 배치되는 제1 전극; 상기 제1 발광 영역 상에서 상기 제1 전극과 이격되고 상기 제1 전극의 적어도 일부를 둘러싸는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 이격 공간 상에 배치되는 발광 소자를 포함하되, 상기 제2 전극은: 상기 제1 발광 영역에서 상기 제1 전극의 제1 측면과 인접하도록 배치되어 제1 이격 공간을 형성하는 제1 전극부; 상기 제1 발광 영역에서 상기 제1 전극의 제2 측면과 인접하도록 배치되어 제2 이격 공간을 형성하는 제2 전극부; 및 상기 제1 전극부와 상기 제2 전극부를 연결하며 상기 제1 발광 영역에서 상기 제1 전극의 제3 측면과 인접하도록 배치되어 제3 이격 공간을 형성하는 제3 전극부를 포함하고, 상기 뱅크층은: 상기 제1 전극의 제1 측면과 마주보는 제1 면; 상기 제1 전극의 제2 측면과 마주보는 제2 면; 및 상기 뱅크층의 제1 면과 제2 면을 연결하고, 상기 제1 전극의 제3 측면과 마주보는 제3 면을 포함하며, 상기 제1 이격 공간과 상기 뱅크층의 제1 면 사이의 직선 거리, 상기 제2 이격 공간과 상기 뱅크층의 제2 면 사이의 직선 거리 및 상기 제3 이격 공간과 상기 뱅크층의 제3 면 사이의 직선거리는 동일할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 적어도, 발광 영역을 정의하는 뱅크층; 상기 발광 영역 상에 배치되고, 제1 측면, 제2 측면 및 상기 제1 측면과 상기 제2 측면을 연결하는 제3 측면을 포함하는 제1 전극; 상기 발광 영역 상에서 상기 제1 전극과 이격되고 상기 제1 전극의 제1 측면, 제2 측면 및 제3 측면을 둘러싸는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이의 이격 공간 상에 배치되고, 각각 제1 극성을 가지는 제1 단부 및 상기 제1 단부의 반대편에 배치되어 상기 제1 극성과 상이한 제2 극성을 가지는 제2 단부를 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자; 및 상기 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자 상에 배치되는 연결 전극을 포함하되, 상기 연결 전극은: 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 연결 전극; 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제2 연결 전극; 상기 제2 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제1 단부와 접촉하는 제3 연결 전극; 및 상기 제3 발광 소자의 제2 단부와 접촉하는 제4 연결 전극을 포함할 수 있다.
일 실시예에 따른 표시 장치는 화소에 발광 소자가 균등하게 배열되고, 휘도가 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 복수의 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 화소의 구조를 도시한 평면도이다.
도 5는 도 4의 발광 소자의 구조를 도시한 사시도이다.
도 6은 도 4의 A1 영역을 확대한 확대도이다.
도 7은 도 6의 X1-X1`선을 따라 자른 개략적인 단면을 도시한 단면도이다.
도 8은 도 6의 X2-X2` 선을 따라 자른 개략적인 단면을 도시한 단면도이다.
도 9 및 도 10은 일 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 공정별 단면도이다.
도 11은 다른 실시예에 따른 서브 화소의 구조를 도시한 평면도이다.
도 12는 또 다른 실시예에 따른 화소의 구조를 도시한 평면도이다.
도 13은 도 12의 A2 영역을 확대한 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하", "좌" 및 "우"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직이고, 제1 방향(DR1) 및 제3 방향(DR3)은 서로 수직이며, 제2 방향(DR2) 및 제3 방향(DR3)은 서로 수직일 수 있다. 제1 방향(DR1)은 도면 상 가로 방향을 의미하고, 제2 방향(DR2)은 도면 상 세로 방향을 의미하며, 제3 방향(DR3)은 도면 상 상부 및 하부 방향, 즉 두께 방향을 의미하는 것으로 이해될 수 있다.
이하의 명세서에서, 특별한 언급이 없다면 "방향"은 그 방향을 따라 연장하는 양측을 향하는 방향 모두를 지칭할 수 있다. 또한, 양측으로 연장하는 양 "방향"을 구분할 필요가 있을 경우, 일측을 "방향 일측"으로, 타측을 "방향 타측"으로 각각 구분하여 지칭하기로 한다. 도 1을 기준으로, 방향을 지칭하는 화살표가 향하는 방향이 일측, 그 반대 방향이 타측으로 지칭된다.
이하에서, 설명의 편의를 위해, 표시 장치(1) 또는 표시 장치(1)를 구성하는 각 부재의 면들을 지칭함에 있어서, 화상이 표시되는 방향, 즉 제3 방향(DR3) 일측으로 면하는 일면을 상면으로 지칭하고, 상기 일면의 반대면을 저면으로 지칭한다. 다만, 이에 제한되지 않으며, 상기 부재의 상기 일면 및 상기 타면은 각각 전면 및 배면으로 지칭되거나, 제1 면 또는 제2 면으로 지칭될 수도 있다. 또한 표시 장치(1)의 각 부재의 상대적 위치를 설명함에 있어서, 제3 방향(DR3) 일측을 상부로 지칭하고 제3 방향(DR3) 타측을 하부로 지칭할 수 있다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(1)가 예시되어 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(1)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 복수의 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(1)는 복수의 배선들을 포함할 수 있다. 표시 장치(1)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(1)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DA)에 배치되고 다른 배선들은 표시 영역(DA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(1)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(1)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(1)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 3의 실시예에서, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL1)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL2)에 연결될 수 있다. 다시 말해, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 턴-온 될 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 서로 다른 스캔 라인과 연결되어 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다.
이하에서는 일 실시예에 따른 표시 장치(1)의 화소(PX) 구조에 대해 설명하도록 한다.
도 4는 일 실시예에 따른 표시 장치의 화소의 구조를 도시한 평면도이다. 도 5는 도 4의 발광 소자의 구조를 도시한 사시도이다. 도 6은 도 4의 A1 영역을 확대한 확대도이다.
도 4 및 도 6은 표시 장치(1)의 일 화소(PX)에 배치된 정렬 전극(RME)들, 외부 뱅크(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE)들의 평면 배치를 도시하고 있다.
도 4 및 도 6을 참조하면, 표시 장치(1)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다. 이하에서는 설명의 편의를 위해 하나의 화소(PX)가 3개의 서브 화소(SPXn)를 포함하는 것을 중심으로 설명하도록 한다.
제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 제1 방향(DR1) 일측으로 순차 배열될 수 있다. 예를 들어, 제3 서브 화소(SPX3)의 제1 방향(DR1) 일측에는 제1 서브 화소(SPX1)가 배치될 수 있다.
이에 따라 일 화소(PX)와 상기 일 화소(PX)의 서브 화소(SPXn) 중 적어도 어느 하나의 서브 화소(SPXn)는 상기 일 화소(PX)와 이웃하는 화소(PX)의 서브 화소(SPXn)들 중 적어도 어느 하나의 서브 화소(SPXn)와 이웃할 수 있다. 예를 들어, 도 4를 기준으로 제1 방향(DR1) 타측에 배치되는 화소(PX)의 제3 서브 화소(SPX3)는 제1 방향(DR1) 타측에 배치되는 화소(PX)와 제1 방향(DR1) 일측으로 이웃하는 화소(PX)의 제1 서브 화소(SPX1)와 이웃할 수 있다.
표시 장치(1)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 외부 뱅크(BNL)에 의해 정의될 수 있다. 다시 말해, 발광 영역(EMA)은 외부 뱅크(BNL)에 의해 둘러싸인 공간일 수 있다. 발광 영역(EMA)은 평면상 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변으로 이루어진 직사각형 형상을 가질 수 있다. 예를 들어, 외부 뱅크(BNL)는 제2 방향(DR2)의 장변으로서 발광 영역(EMA)의 제1 방향(DR1) 타측 면을 정의하는 제1 면(BNLa), 제2 방향(DR2)의 장변으로서 발광 영역(EMA)의 제1 방향(DR1) 일측 면을 정의하는 제2 면(BNLb), 제1 방향(DR1)의 단변으로서 발광 영역(EMA)의 제2 방향(DR2) 일측 면을 정의하는 제3 면(BNLc) 및 제1 방향(DR1)의 단변으로서 발광 영역(EMA)의 제2 방향(DR2) 타측 면을 정의하는 제4 면을 포함할 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소(SPXn)에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다. 몇몇 실시예에서 발광 영역(EMA)의 제1 방향(DR1) 폭은 대략 74㎛일 수 있으나, 이에 제한되는 것은 아니다.
각 서브 화소(SPXn)는 상기 비발광 영역에 배치되는 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 정렬 전극(RME)들의 배치에 따라 구분된 영역일 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2) 일측 및 타측에 배치될 수 있다. 발광 영역(EMA)은 제1 방향(DR1)으로 교번적으로 배열되고, 서브 영역(SA)은 제1 방향(DR1)으로 연장될 수 있다. 복수의 발광 영역(EMA)들, 서브 영역(SA)들 각각은 제2 방향(DR2)으로 반복되어 배치될 수 있다. 복수의 발광 영역(EMA)들은 각각 서브 영역(SA)들 사이에 배치될 수 있다.
서브 영역(SA)은 제1 방향(DR1)으로 인접한 서브 화소(SPXn)들이 서로 공유하는 영역일 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 서브 영역(SA)을 공유할 수 있다. 또한, 서브 영역(SA)은 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들이 서로 공유하는 영역일 수 있다. 예를 들어, 도 4에 도시된 외부 뱅크(BNL)의 제2 방향(DR2) 양측에 배치된 서브 영역(SA)은 도면에 도시된 서브 화소(SPXn)와 도면에 도시되지 않고 제2 방향(DR2)으로 인접한 서브 화소(SPXn)가 서로 공유할 수 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 정렬 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 정렬 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
정렬 전극(RME)은 각 서브 화소(SPXn) 마다 배치되는 제2 정렬 전극(RME2) 및 인접한 서브 화소(SPXn)를 넘어 일체로 형성되는 제1 정렬 전극(RME1)을 포함할 수 있다. 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 상호 이격되어 있다.
제2 정렬 전극(RME2)은 평면상 대체로 제2 방향(DR2)으로 연장되는 막대 형상을 가질 수 있다. 제2 정렬 전극(RME2)은 각 서브 화소(SPXn)의 발광 영역(EMA)의 중앙부에 배치될 수 있다. 제2 정렬 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해 후술하는 회로 소자층(CCL, 도 7 및 도 8 참조)과 전기적으로 연결되어 제1 전원 전압을 인가받을 수 있다.
제2 정렬 전극(RME2)은 평면상 직사각형의 형상을 가질 수 있다. 예를 들어, 제1 정렬 전극(RME2)은 제1 방향(DR1) 타측 면인 제1 측면(RME2a), 제1 방향(DR1) 일측 면인 제2 측면(RME2b), 제2 방향(DR2) 일측 면인 제3 측면(RME2c) 및 제2 방향(DR2) 타측 면인 제4 측면을 포함할 수 있다. 몇몇 실시예에서, 제1 측면(RME2a), 제2 측면(RME2b)의 길이는 제3 측면(RME2c) 및 제4 측면의 길이보다 클 수 있으나, 이에 제한되는 것은 아니다.
제1 정렬 전극(RME2)의 제4 측면은 분리부(ROP)에 접하고, 제1 측면(RME2a), 제2 측면(RME2b) 및 제3 측면(RME2c)은 제1 정렬 전극(RME1)에 의해 둘러싸일 수 있다.
제1 정렬 전극(RME1)은 각 서브 화소(SPXn)의 발광 영역(EMA)에서 제2 정렬 전극(RME2)을 U 자 형상으로 감싸는 형상을 가질 수 있다. 제1 정렬 전극(RME1)은 제2 전극 컨택홀(CTS)을 통해 후술하는 회로 소자층(CCL, 도 7 및 도 8 참조)과 전기적으로 연결될 수 있다. 제1 정렬 전극(RME1)은 제2 전극 컨택홀(CTS)을 통해 상술한 제2 전원 전압을 인가받을 수 있다.
한편, 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS) 은 발광 영역(EMA)과 비중첩할 수 있다. 몇몇 실시예에서 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS) 은 외부 뱅크(BNL)와 중첩하도록 배치될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS) 은 서브 영역(SA)상에 배치될 수도 있다. 도 4 및 도 6에서는 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS) 이 외부 뱅크(BNL)와 중첩하는 것을 예시하였다.
제1 정렬 전극(RME1)은 제1 전극부(RME1a), 제2 전극부(RME1b) 및 제3 전극부(RME1c)를 포함할 수 있다. 제1 정렬 전극(RME1)의 일부분으로서 제1 전극부(RME1a), 제2 전극부(RME1b) 및 제3 전극부(RME1c)는 일체로 형성되어 제1 정렬 전극(RME1)을 이룰수 있다.
예를 들어, 도 6에 도시된 바와 같이, 제1 정렬 전극(RME1)은 발광 영역(EMA)의 제1 방향(DR1) 타측에 위치하여 제2 정렬 전극(RME2)의 제1 측면(RME2a)과 대향하는 제1 전극부(RME1a), 발광 영역(EMA)의 제1 방향(DR1) 일측에 위치하여 제2 정렬 전극(RME2)의 제2 측면(RME2b)과 대향하는 제2 전극부(RME1b) 및 발광 영역(EMA)의 제2 방향(DR1) 일측에 위치하여 제1 전극부(RME1a)와 제2 전극부(RME1b)를 연결하고, 제2 정렬 전극(RME2)의 제3 측면(RME2c)과 대향하는 제3 전극부(RME1c)를 포함할 수 있다.
제1 정렬 전극(RME1)의 제1 전극부(RME1a)는 발광 영역(EMA)에서 대체로 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다. 제1 전극부(RME1a)는 제2 정렬 전극(RME2)의 제1 측면(RME2a)과 제1 방향(DR1)으로 이격될 수 있다. 몇몇 실시예에서, 제1 전극부(RME1a)는 발광 영역(EMA)을 지나 서브 영역(SA)까지 연장될 수 있으나, 이에 제한되는 것은 아니다.
제1 정렬 전극(RME1)의 제2 전극부(RME1b)는 발광 영역(EMA)에서 대체로 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다. 제2 전극부(RME1b)는 제1 전극부(RME1a)와 제1 방향(DR1)으로 이격될 수 있다. 제2 전극부(RME1b)는 제2 정렬 전극(RME2)의 제2 측면(RME2b)과 제1 방향(DR1)으로 이격될 수 있다. 몇몇 실시예에서, 제2 전극부(RME1b)는 발광 영역(EMA)을 지나 서브 영역(SA)까지 연장될 수 있으나, 이에 제한되는 것은 아니다.
제1 정렬 전극(RME1)의 제3 전극부(RME1c)는 발광 영역(EMA)에서 대체로 제1 방향(DR1)으로 연장되는 형상을 가질 수 있다. 제3 전극부(RME1c)는 제1 전극부(RME1a) 및 제2 전극부(RME1b)를 연결할 수 있다. 제3 전극부(RME1c)는 제2 정렬 전극(RME2)의 제3 측면(RME2c)과 제2 방향(DR2)으로 이격될 수 있다.
일 서브 화소(SPXn)의 제1 전극부(RME1a)는 이에 인접하는 서브 화소(SPXn)의 제2 전극부(RME1b)와 일체로 형성될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제2 서브 화소(SPX2)의 제1 전극부(RME1a)는 제1 방향(DR1) 타측으로 제2 서브 화소(SPX2)의 발광 영역(EMA)을 넘도록 연장되어 제1 서브 화소(SPX1)의 제2 전극부(RME1b)와 일체로 형성되고, 제2 서브 화소(SPX2)의 제2 전극부(RME1b)는 제1 방향(DR1) 일측으로 제2 서브 화소(SPX2)의 발광 영역(EMA)을 넘도록 연장되어 제3 서브 화소(SPX3)의 제1 전극부(RME1a)와 일체로 형성될 수 있다.
일 서브 화소(SPXn)의 제1 전극부(RME1a)와 이에 인접하는 서브 화소(SPXn)의 제2 전극부(RME1b)가 연결되는 부분에는 이들을 관통하는 관통 홀(RMH)을 포함할 수 있다. 관통 홀(RMH)은 외부 뱅크(BNL)와 제3 방향(DR3)으로 중첩되고, 발광 영역(EMA)들과 비중첩할 수 있다. 관통 홀(RMH)은 후술하는 바와 같이, 표시 장치 제조 공정에서 회로 소자층(CCL, 도 7 및 도 8 참조)에서 발생할 수 있는 아웃 가스(out-gas)를 배출하는 역할을 할 수 있다.
상술한 바와 같이, 제1 정렬 전극(RME1)은 일체로서 인접하는 복수의 서브 화소(SPXn)들을 가로질러 형성되므로, 표시 영역(DA)에서 서브 화소(SPXn)들을 더욱 조밀하게 배치할 수 있고, 이에 따라 화면의 해상도가 더욱 향상될 수 있다. 예를 들어, 각 서브 화소(SPXn)의 발광 영역(EMA) 사이에 배치되는 외부 뱅크(BNL)의 폭을 줄일 수 있으므로 서브 화소(SPXn)들을 더욱 조밀하게 배치할 수 있다. 몇몇 실시예에서 각 서브 화소(SPXn)의 발광 영역(EMA) 사이에 배치되는 외부 뱅크(BNL)의 제1 방향(DR1) 폭은 대략 18㎛이하일 수 있으나, 이에 제한되는 것은 아니다.
도 6에 도시된 바와 같이, 정렬 전극(RME)들 각각의 하부에는 복수의 내부 뱅크(BP)들이 배치될 수 있다. 복수의 내부 뱅크(BP)는 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치될 수 있다. 복수의 내부 뱅크(BP)는 평면상 U자 형상을 가지는 제1 내부 뱅크(BP1) 및 평면상 막대 형상을 가지는 제2 내부 뱅크(BP2)를 포함할 수 있다. 제1 내부 뱅크(BP1), 제2 내부 뱅크(BP2)는 상호 이격 배치될 수 있다.
제1 내부 뱅크(BP1)는 발광 영역(EMA)내에서 제1 정렬 전극(RME1) 하부에 배치되고, 제2 내부 뱅크(BP2)는 발광 영역(EMA)내에서 제2 정렬 전극(RME2) 하부에 배치될 수 있다.
제1 내부 뱅크(BP1)는 제1 정렬 전극(RME1)의 제1 전극부(RME1a) 하부에 배치되어 제2 방향(DR2)으로 연장되는 제1 부분(BP1a), 제2 전극부(RME1b) 하부에 배치되어 제2 방향(DR2)으로 연장되는 제2 부분(BP1b) 및 제3 전극부(RME1c) 하부에 배치되어 제1 방향(DR1)으로 연장되는 제3 부분(BP1c)을 포함할 수 있다. 제1 내부 뱅크(BP1)의 제3 부분(BP1c)은 제1 부분(BP1a) 및 제2 부분(BP1b)을 연결할 수 있다,
몇몇 실시예에서 정렬 전극(RME)들은 발광 영역(EMA)에서 각각의 정렬 전극(RME) 하부에 배치되는 각각의 내부 뱅크(BP)를 완전히 커버할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 정렬 전극(RME)들은 발광 영역(EMA)에서 각각의 정렬 전극(RME) 하부에 배치되는 각각의 내부 뱅크(BP)를 일부만 커버할 수도 있다. 도 6에서는 정렬 전극(RME)들이 발광 영역(EMA)에서 각각의 정렬 전극(RME) 하부에 배치되는 각각의 내부 뱅크(BP)를 완전히 커버하는 것을 예시하였다.
한편, 제1 정렬 전극(RME1) 및 제2 정렬 전극(RME2)은 상호 이격되어 발광 소자(ED)가 배치되는 공간을 제공할 수 있다.
예를 들어, 제1 전극부(RME1a)는 제2 정렬 전극(RME2)의 제1 측면(RME2a)과 마주 보며 제1 방향(DR1)으로 이격되어 제1 이격 공간을 형성할 수 있다. 제1 이격 공간 상에는 발광 소자(ED)가 배치될 수 있다. 제1 이격 공간은 후술하는 바와 같이, 제1 발광 소자(ED1)가 배치되는 제1 사로(EA1) 및 제2 발광 소자(ED2)가 배치되는 제2 사로(EA2)의 일부를 형성할 수 있다. 제1 이격 공간과 외부 뱅크(BNL)는 제1 폭(w1)으로 이격될 수 있다. 예를 들어, 제1 정렬 전극(RME1)의 제1 전극부(RME1a)의 제1 방향(DR1) 일측 면과 외부 뱅크(BNL)의 제1 면(BNLa) 사이의 제1 방향(DR1) 이격 거리는 제1 폭(w1)일 수 있다.
제2 전극부(RME1b)는 제2 정렬 전극(RME2)의 제2 측면(RME2b)과 마주 보며 제1 방향(DR1)으로 이격되어 제2 이격 공간을 형성할 수 있다. 제2 이격 공간 상에는 발광 소자(ED)가 배치될 수 있다. 제2 이격 공간은 후술하는 바와 같이, 제3 발광 소자(ED3)가 배치되는 제3 사로(EA3) 및 제2 발광 소자(ED2)가 배치되는 제2 사로(EA2)의 일부를 형성할 수 있다. 제2 이격 공간과 외부 뱅크(BNL)는 제1 폭(w1)으로 이격될 수 있다. 예를 들어, 제1 정렬 전극(RME1)의 제2 전극부(RME1b)의 제1 방향(DR1) 타측 면과 외부 뱅크(BNL)의 제2 면(BNLb) 사이의 제1 방향(DR1) 이격 거리는 제1 폭(w1)일 수 있다.
제3 전극부(RME1c)는 제2 정렬 전극(RME2)의 제3 측면(RME2c)과 마주 보며 제2 방향(DR2)으로 이격되어 제3 이격 공간을 형성할 수 있다. 제3 이격 공간 상에는 발광 소자(ED)가 배치될 수 있다. 제3 이격 공간은 후술하는 바와 같이, 제2 발광 소자(ED2)가 배치되는 제2 사로(EA2)의 일부를 형성할 수 있다. 제3 이격 공간과 외부 뱅크(BNL)는 제1 폭(w1)으로 이격될 수 있다. 예를 들어, 제1 정렬 전극(RME1)의 제3 전극부(RME1c)의 제2 방향(DR2) 타측 면과 외부 뱅크(BNL)의 제3 면(BNLc) 사이의 제1 방향(DR1) 이격 거리는 제1 폭(w1)일 수 있다.
상술한 바와 같이, 제1 이격 공간, 제2 이격 공간 및 제3 이격 공간은 발광 영역(EMA) 내에서 외부 뱅크(BNL)로부터 동일한 간격, 즉 제1 폭(w1)으로 이격되도록 배치될 수 있다. 이는 후술하는 바와 같이, 표시 장치 제조 공정에서 발광 소자(ED)가 분산된 잉크(INK, 도 9 및 도 10 참조)가 발광 영역(EMA) 상에 잉크젯(Ink-jet) 방식으로 토출됨에 따라 토출된 잉크(INK)의 체적은 외부 뱅크(BNL)로부터 떨어진 거리에 따라 변화되는데, 발광 소자(ED)가 잉크(INK) 내에 분산된 개수는 잉크(INK)의 체적, 즉 외부 뱅크(BNL)로부터 떨어진 거리에 따라 달라지므로 외부 뱅크(BNL)로부터 동일한 간격에 발광 소자(ED)가 배치되는 사로(EA1, EA2, EA3)를 위치시켜 발광 소자(ED)를 균일하게 정렬시키기 위한 것일 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
또한, 화면의 해상도가 높아질수록 서브 화소(SPXn)들이 차지하는 면적이 줄어들게 되므로, 후술하는 표시 장치 제조 공정에서 발광 소자(ED)가 분산된 잉크(INK)가 토출되는 발광 영역(EMA)의 면적 역시 줄어들 수 있다. 발광 영역(EMA)에 토출된 잉크(INK) 내에 분산되는 발광 소자(ED)의 개수는 후술하는 바와 같이 외부 뱅크(BNL)와 인접할수록 줄어들므로, 발광 소자(ED)가 정렬되는 사로(EA1, EA2, EA3)와 외부 뱅크(BNL) 사이의 직선 거리를 확보하여야 할 필요가 있다. 몇몇 실시예에서 제1 폭(w1)은 5㎛ 이상일 수 있으나 이에 제한되는 것은 아니다. 제1 폭(w1)이 5㎛ 이상인 경우에는 정렬되는 발광 소자(ED)의 개수를 확보할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
도 5를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
이에 따라 발광 소자(ED)의 양 단부는 서로 다른 극성을 가질 수 있다. 이하에서는 설명의 편의를 위해 발광 소자(ED)의 양 단부 중 제2 반도체층(32)이 인접하는 일 단부를 "제1 단부"로 지칭하고, 제1 반도체층(31)이 인접하는 타 단부를 "제2 단부"로 지칭하도록 한다. 발광 소자(ED)의 제1 단부는 제2 단부의 반대편에 위치할 수 있다.
발광 소자(ED)의 제1 단부와 제2 단부는 각각 서로 다를 극성을 가질 수 있다. 또한, 서로 다른 발광 소자(ED) 각각의 제1 단들은 서로 같은 극성을 가지고, 서로 다른 발광 소자(ED) 각각의 제2 단들은 서로 같은 극성을 가질 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(1)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 상술한 바와 같은 구성에 의해 발광 소자(ED)들 각각의 양 끝단은 서로 다른 극성을 가질 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
다시 도 4 및 도 6을 참조하면, 발광 소자(ED)는 각각의 서브 화소(SPXn)의 발광 영역(EMA) 내에서 제1 사로(EA1)에 배치되는 제1 발광 소자(ED1), 제2 사로(EA2)에 배치되는 제2 발광 소자(ED2) 및 제3 사로(EA3)에 배치되는 제3 발광 소자(ED3)를 포함할 수 있다.
복수의 발광 소자(ED)들, 즉 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3) 각각에는 해칭되어 있는 부분이 도시되어 있다. 복수의 발광 소자(ED)들 각각에 해칭되어 있는 부분은 도 5에서 도시한 발광층(36)일 수 있다. 이에 따라 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3) 각각의 해칭되어 있는 부분과 인접한 일 단부는 상술한 제1 단부가 되고, 그 반대편 단부는 제2 단부가 될 것이다.
제1 사로(EA1)는 제1 정렬 전극(RME1)의 제1 전극부(RME1a)와 제2 정렬 전극(RME2)의 제1 측면(RME2a) 사이에 배치되는 제1 이격 공간의 일 부분으로서, 대체로 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다.
제3 사로(EA3)는 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 제2 정렬 전극(RME2)의 제2 측면(RME2b) 사이에 배치되는 제2 이격 공간의 일 부분으로서, 대체로 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다.
제2 사로(EA2)는 대체로 U자 형상을 가질 수 있다. 예를 들어, 제2 사로(EA2)는 제1 이격 공간의 일 부분으로서, 대체로 제2 방향(DR2)으로 연장되는 형상을 가지는 제1 부분, 제2 이격 공간의 일 부분으로서, 대체로 제2 방향(DR2)으로 연장되는 형상을 가지는 제2 부분 및 제1 정렬 전극(RME1)의 제3 전극부(RME1c)와 제2 정렬 전극(RME2)의 제3 측면(RME2c) 사이에 배치되는 제3 이격 공간으로서, 대체로 제1 방향(DR1)으로 연장되는 제3 부분을 포함할 수 있다. 제3 부분은 제1 부분과 제2 부분을 연결할 수 있다.
제1 사로(EA1)는 제2 사로(EA2)의 제1 부분과 제2 방향(DR2)으로 이격되고, 제3 사로(EA3)는 제2 사로(EA2)의 제2 부분과 제2 방향(DR2)으로 이격될 수 있다.
발광 소자(ED)들은 사로(EA1, EA2, EA3)의 형상을 따라 배열될 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 사로(EA1)의 형상을 따라 제2 방향(DR2)으로 배열될 수 있고, 제2 발광 소자(ED2)는 제2 사로(EA2)의 U자 형상을 따라 제2 사로(EA2)의 제1 부분 및 제2 부분에서는 제2 방향(DR2)으로 배열되고 제3 부분에서는 제1 방향(DR1)으로 배열되며, 제3 발광 소자(ED3)는 제3 사로(EA3)의 형상을 따라 제2 방향(DR2)으로 배열될 수 있다.
몇몇 실시예에서 발광 소자(ED)들의 제1 단부는 제2 정렬 전극(RME2) 상에 배치되고, 제2 단부는 제1 정렬 전극(RME1) 상에 배치될 수 있으나 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(ED)들의 제1 단부는 제1 정렬 전극(RME1) 상에 배치되고, 제2 단부는 제2 정렬 전극(RME2) 상에 배치될 수도 있다. 도 4 및 도 6에서는 발광 소자(ED)들의 제1 단부가 제2 정렬 전극(RME2) 상에 배치되고, 제2 단부가 제1 정렬 전극(RME1) 상에 배치된 것을 예시하였다.
한편, 제1 사로(EA1), 제2 사로(EA2) 및 제3 사로(EA3)는 발광 소자(ED) 상에 배치되는 연결 전극(CNE)의 배치에 따라 구분될 수 있다.
연결 전극(CNE)은 발광 소자(ED)들 상에 배치될 수 있다. 연결 전극(CNE)은 상호 이격되어 배치되는 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)을 포함할 수 있다.
연결 전극(CNE)은 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)을 포함하는 제1 연결 전극층(CNEL1) 및 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)을 포함하는 제2 연결 전극층(CNEL2)을 포함할 수 있다. 제1 연결 전극층(CNEL1)과 제2 연결 전극층(CNEL2)은 적층 순서에 따라 구별될 수 있다. 예를 들어, 표시 장치 제조 공정에서 제1 연결 전극층(CNEL1)이 제2 연결 전극층(CNEL2)보다 먼저 형성될 수 있다.
제1 연결 전극(CNE1)은 대체로 제2 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(CNE1)은 제2 정렬 전극(RME2)의 제1 측면(RME2a) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 사로(EA1)에 배열되는 제1 발광 소자(ED1)들의 제1 단부와 접촉할 수 있다.
제1 연결 전극(CNE1)은 제1 컨택부(CT1)를 통해 제2 정렬 전극(RME2)과 전기적으로 연결될 수 있다. 상술한 바와 같이 제2 정렬 전극(RME2)에는 제1 전원 전압이 인가되므로, 제1 연결 전극(CNE1)에도 제1 전원 전압이 인가될 수 있다. 이에 따라 제1 사로(EA1)에 배열되는 제1 발광 소자(ED1)들의 제1 단부에 제1 전원 전압이 인가될 수 있다.
몇몇 실시예에서 제1 컨택부(CT1)는 서브 영역(SA)에 배치될 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 전극(CNE2)은 발광 영역(EMA)에서 적어도 한 번 굴곡되는 형상을 가질 수 있다. 제2 연결 전극(CNE2)은 제1 사로(EA1)에 배열되는 제1 발광 소자(ED1)의 제2 단부와 접촉하는 제1 부분(CNE2a), 제2 사로(EA2)에 배열되는 제2 발광 소자(ED2)의 제1 단부와 접촉하는 제2 부분(CNE2b) 및 제1 부분(CNE2a)과 제2 부분(CNE2b)을 연결하는 연결부(CNE2c)를 포함할 수 있다.
제2 연결 전극(CNE2)의 제1 부분(CNE2a)은 제1 정렬 전극(RME1)의 제1 전극부(RME1a) 상에 배치되어 대체로 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다. 제1 부분(CNE2a)은 제2 폭(w2)의 배선 폭을 가지고 제2 방향(DR2)으로 연장될 수 있다.
연결 전극(CNE2)의 제2 부분(CNE2b)은 제2 정렬 전극(RME2)의 제2 방향(DR2) 일측에 배치되어 제2 정렬 전극(RME2)의 제3 측면(RME2c) 전부를 덮고, 제2 정렬 전극(RME2)의 제1 측면(RME2a) 및 제2 측면(RME2b) 일부를 덮을 수 있다. 예를 들어, 제2 부분(CNE2b)은 제2 사로(EA2)의 제1 부분과 제1 방향(DR1)으로 중첩하는 제2 정렬 전극(RME2)의 제1 측면(RME2a)의 일 부분을 덮고, 제2 사로(EA2)의 제2 부분과 제1 방향(DR1)으로 중첩하는 제2 정렬 전극(RME2)의 제2 측면(RME2b)의 일 부분을 덮을 수 있다. 다시 말해, 제2 부분의 배선 폭은 제2 정렬 전극(RME2)의 배선 폭(w4)보다 더 큰 제3 폭(w3)을 가질 수 있다. 몇몇 실시예에서 제3 폭(w3)은 제2 폭(w2)보다 더 클 수 있으나, 이에 제한되는 것은 아니다.
제2 부분(CNE2b)은 상술한 바와 같은 형상을 가짐으로써 U자로 굴곡된 제2 사로(EA2)에서 U자로 배열되는 제2 발광 소자(ED2)들의 제1 단부들과 접촉할 수 있다.
제2 연결 전극(CNE2)의 연결부(CNE2c)는 제1 사로(EA1)와 제2 사로(EA2)를 구분할 수 있다. 예를 들어, 연결부(CNE2c)는 제1 사로(EA1)와 제2 사로(EA2)사이의 제2 방향(DR2)의 이격 공간을 가로지를 수 있다. 이에 따라 제1 정렬 전극(RME1)의 제1 전극부(RME1a)와 제2 정렬 전극(RME2)의 제1 측면(RME2a) 사이의 제1 이격 공간은 제1 사로(EA1)와 제2 사로(EA2)의 제1 부분으로 구분될 수 있다.
제3 연결 전극(CNE3)은 발광 영역(EMA)에서 적어도 한 번 굴곡되는 형상을 가질 수 있다. 제3 연결 전극(CNE3)은 제2 사로(EA2)에 배열되는 제2 발광 소자(ED2)의 제2 단부와 접촉하는 제1 부분(CNE3a) 제3 사로(EA3)에 배열되는 제3 발광 소자(ED3)의 제1 단부와 접촉하는 제2 부분(CNE3b) 및 제1 부분(CNE3a)과 제2 부분(CNE3b)을 연결하는 연결부(CNE3c)를 포함할 수 있다.
제3 연결 전극(CNE3)의 제1 부분(CNE3a)은 제1 정렬 전극(RME1)의 제1 전극부(RME1a)의 적어도 일부, 제2 전극부(RME1b)의 적어도 일부 및 제3 전극부(RME1c) 상에 배치되어 대체로 U자로 굴곡된 형상을 가질 수 있다.
예를 들어, 제1 부분(CNE3a)은 제2 방향(DR2)으로 연장되어 제2 정렬 전극(RME2)의 제1 측면(RME2a)과 마주하는 제1 연장부(CNE3aa), 제2 방향(DR2)으로 연장되어 제2 정렬 전극(RME2)의 제2 측면(RME2b)과 마주하는 제2 연장부(CNE3ab) 및 제1 방향(DR1)으로 연장되어 제1 연장부(CNE3aa)와 제2 연장부(CNE3ab)를 연결하고 제2 정렬 전극(RME2)의 제3 측면(RME2c)과 마주하는 제3 연장부(CNE3ac)를 포함할 수 있다.
제1 연장부(CNE3aa)는 제2 사로(EA2)의 제1 부분 상에 배열되는 제2 발광 소자(ED2)의 제2 단부와 접촉하고, 제2 연장부(CNE3ab)는 제2 사로(EA2)의 제2 부분 상에 배열되는 제2 발광 소자(ED2)의 제2 단부와 접촉하며, 제3 연장부(CNE3ac)는 제2 사로(EA2)의 제3 부분 상에 배열되는 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제3 연결 전극(CNE3)의 제2 부분(CNE3b)은 제2 정렬 전극(RME2)의 제2 측면(RME2b) 상에 배치되어 대체로 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다. 제2 부분(CNE3b)은 제1 연결 전극(CNE1)과 제2 정렬 전극(RME2) 상에서 상호 이격될 수 있다.
제3 연결 전극(CNE3)의 연결부(CNE3c)는 제3 사로(EA3)와 제2 사로(EA2)를 구분할 수 있다. 예를 들어, 연결부(CNE3c)는 제3 사로(EA3)와 제2 사로(EA3)사이의 제2 방향(DR2)의 이격 공간을 가로지를 수 있다. 이에 따라 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 제2 정렬 전극(RME2)의 제2 측면(RME2b) 사이의 제2 이격 공간은 제3 사로(EA3)와 제2 사로(EA2)의 제2 부분으로 구분될 수 있다.
제4 연결 전극(CNE4)은 대체로 제2 방향(DR2)으로 연장될 수 있다. 제4 연결 전극(CNE4)은 제1 정렬 전극(RME1)의 제2 전극부(RME1b) 상에 배치될 수 있다. 제4 연결 전극(CNE4)은 제3 사로(EA3)에 배열되는 제3 발광 소자(ED3)들의 제2 단부와 접촉할 수 있다.
제4 연결 전극(CNE4)은 제2 컨택부(CT2)를 통해 제1 정렬 전극(RME1)과 전기적으로 연결될 수 있다. 상술한 바와 같이 제1 정렬 전극(RME1)에는 제2 전원 전압이 인가되므로, 제4 연결 전극(CNE4)에도 제2 전원 전압이 인가될 수 있다. 이에 따라 제3 사로(EA3)에 배열되는 제3 발광 소자(ED3)들의 제2 단부에 제2 전원 전압이 인가될 수 있다.
상술한 바와 같은 구성에 의해 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)들은 직렬로 연결될 수 있다. 예를 들어, 제1 발광 소자(ED1)의 제1 단부에는 제1 전원 전압이 인가되고, 제2 단부는 제2 발광 소자(ED2)의 제1 단부와 전기적으로 연결되며, 제2 발광 소자(ED2)의 제2 단부는 제3 발광 소자(ED3)의 제1 단부와 전기적으로 연결되고, 제3 발광 소자(ED3)의 제2 단부에는 제2 전원 전입이 인가될 수 있다. 이에 따라 하나의 발광 소자(ED)의 제1 단부에 제1 전원 접압을 인가하고, 제2 단부에 제2 전원 전압을 인가하는 경우보다 동일 전류로서 보다 높은 휘도를 표현할 수 있다.
이하에서는 일 서브 화소(SPXn)의 소자 적층 구조에 대해 설명하도록 한다.
도 7은 도 6의 X1-X1`선을 따라 자른 개략적인 단면을 도시한 단면도이다. 도 8은 도 6의 X2-X2` 선을 따라 자른 개략적인 단면을 도시한 단면도이다.
도 7은 관통 홀(RMH), 제1 발광 소자(ED1) 제3 발광 소자(ED3)를 가로지르는 단면을 도시하고, 도 8은 제1 컨택부(CT1), 제1 전극 컨택홀(CTD), 제1 발광 소자(ED1) 제2 발광 소자(ED2), 제3 발광 소자(ED3), 제2 전극 컨택홀(CTS) 및 제2 컨택부(CT2)를 가로지르는 단면을 도시하고 있다.
도 6과 결부해 도 7 및 도 8을 참조하여 일 실시예에 따른 표시 장치(1)의 일 서브 화소(SPXn)의 단면 구조에 대하여 설명하면, 표시 장치(1)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(1)는 상술한 바와 같이 복수의 전극(RME)들, 발광 소자(ED) 및 연결 전극(CNE)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(1)의 회로 소자층(CCL)을 구성할 수 있다.
기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드 기판(SUB)일 수 있으나, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판(SUB)일 수도 있다.
기판(SUB) 상에는 회로 소자층(CCL)이 배치될 수 있다. 상기 회로 소자층은 기판(SUB) 상에 배치되는 발광 소자(ED)에 전기적 신호를 전달하는 여러 배선들이 배치될 수 있다. 회로 소자층(CCL)은 도 7 및 도 8에 도시된 바와 같이 복수의 도전층으로서, 제1 도전층, 반도체층, 제2 도전층 및 제3 도전층 등을 포함하고, 복수의 절연층으로서 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제1 보호층(PV1) 등을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(1)의 화소(PX)에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(1)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 제1 도전 패턴(CDP1), 및 각 트랜지스터(T1, TR2)들의 소스 전극(S1, S2)과 드레인 전극(D1, D2)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 정렬 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제1 전압 배선(VL1)은 제1 정렬 전극(RME1)과 직접 연결되고, 제2 전압 배선(VL2)은 제2 정렬 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다.
회로 소자층(CCL) 상에는 비아 절연층(VIA)이 배치될 수 있다. 구체적으로, 비아 절연층(VIA)은 회로 소자층(CCL)의 제1 보호층(PV1) 상에 배치될 수 있다. 비아 절연층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드와 같은 유기 절연 물질을 포함하여, 회로 소자층 내부의 여러 배선들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다.
비아 절연층(VIA)의 상면에는 내부 뱅크(BP)가 배치된다. 다시 말해, 비아 절연층(VIA)과 내부 뱅크(BP)는 직접 접할 수 있다.
내부 뱅크(BP)들은 비아 절연층(VIA) 상에 배치될 수 있다. 내부 뱅크(BP)는 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 잇고, 발광 소자(ED)에서 방출된 광은 내부 뱅크(BP) 상에 배치되는 정렬 전극(RME)에서 반사되어 제3 방향(DR3) 일측으로 출사될 수 있다. 내부 뱅크(BP)들은 폴리이미드와 같은 투명한 재질의 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 내부 뱅크(BP)들은 블랙 안료와 같은 유색 염료를 더 포함할 수도 있다.
복수의 정렬 전극(RME)들은 내부 뱅크(BP) 및 비아 절연층(VIA) 상에 배치될 수 있다.
도 8에 도시된 바와 같이, 제1 정렬 전극(RME1)의 제1 전극부(RME1a)는 제1 내부 뱅크(BP1)의 제1 부분(BP1a) 상에 배치되어 제2 내부 뱅크(BP2)를 향하는 방향으로 연장되고, 제1 정렬 전극(RME1)의 제2 전극부(RME1b)는 제1 내부 뱅크(BP1)의 제2 부분(BP1b) 상에 배치되어 제2 내부 뱅크(BP2)를 향하는 방향으로 연장되며, 제1 정렬 전극(RME1)의 제3 전극부(RME1c)는 제1 내부 뱅크(BP1)의 제3 부분(BP1c) 상에 배치되어 제2 내부 뱅크(BP2)를 향하는 방향으로 연장되고, 제2 정렬 전극(RME2)은 제2 내부 뱅크(BP2) 상에 배치되어 제1 내부 뱅크(BP1)를 향하는 방향으로 연장될 수 있다.
제1 정렬 전극(RME1) 및 제2 정렬 전극(RME2)이 상호 이격된 간격은 제1 내부 뱅크(BP1) 및 제2 내부 뱅크(BP2)가 상호 이격된 간격보다 좁을 수 있다. 예를 들어, 제1 정렬 전극(RME1) 및 제2 정렬 전극(RME2) 은 적어도 일부 영역이 비아 절연층(VIA) 상에 직접 배치되고 이들은 동일 평면 상에 배치될 수 있다.
제2 정렬 전극(RME2)은 비아 절연층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제1 정렬 전극(RME1)의 제2 전극부(RME1b)는 비아 절연층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
정렬 전극(RME)은 발광 소자(ED)로부터 방출된 광을 반사시킬 수 있다. 구체적으로, 발광 소자(ED)들은 내부 뱅크(BP)들 사이에 배치되어 양 단부 방향으로 광을 방출하고 상기 방출된 광은 내부 뱅크(BP) 상에 배치된 정렬 전극(RME)으로 향할 수 있다. 이에 따라 발광 소자(ED)로부터 방출된 광은 정렬 전극(RME)에 의해 반사되어 제3 방향(DR3)으로 방출될 수 있다.
정렬 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어 정렬 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 정렬 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
다만, 이에 제한되지 않고, 각 정렬 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 정렬 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 정렬 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 정렬 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 정렬 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 기판(SUB)의 상부 방향으로 반사할 수 있다.
정렬 전극(RME)은 도 7에 도시된 바와 같이 정렬 전극(RME)을 관통하는 관통 홀(RMH)을 포함할 수 있다. 상술한 바와 같이 관통 홀(RMH)은 그 하부에 배치되는 회로 소자층(CCL)으로부터 발생할 수 있는 아웃 가스(out-gas)를 배출하는 역할을 할 수 있다.
제1 절연층(PAS1)은 표시 영역(DA) 전면에 배치되며, 비아 절연층(VIA) 및 복수의 정렬 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 정렬 전극(RME)들을 보호함과 동시에 서로 다른 정렬 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 외부 뱅크(BNL)가 형성되기 전, 정렬 전극(RME)들을 덮도록 배치됨에 따라 정렬 전극(RME)들이 외부 뱅크(BNL)를 형성하는 공정에서 정렬 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 방향(DR1)으로 이격된 정렬 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부들은 각각 서로 다른 정렬 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부들은 제2 정렬 전극(RME2)과 중첩하도록 배치된 제1 컨택부(CT1) 및 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 제1 절연층(PAS1)을 관통하여 그 하부의 제2 정렬 전극(RME2) 또는 제1 정렬 전극(RME1)의 제2 전극부(RME1b)의 상면 일부를 노출할 수 있다.
제1 컨택부(CT1) 및 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부들에 의해 노출된 정렬 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다. 발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 정렬 전극(RME) 및 비아 절연층(VIA) 하부의 회로 소자층(CCL)과 전기적으로 연결됨에 따라 전기 신호를 인가받아 특정 파장대의 광을 방출할 수 있다.
또한 제1 절연층(PAS1)은 정렬 전극(RME)을 관통하는 관통 홀(RMH)과 중첩하는 부분에서 제1 절연층(PAS1)을 관통하는 관통 홀을 더 포함할 수 있다. 이에 따라 회로 소자층(CCL)으로부터 발생할 수 있는 아웃 가스를 배출할 수 있다.
외부 뱅크(BNL)는 제1 절연층(PAS1) 상에 배치될 수 있다. 외부 뱅크(BNL)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 외부 뱅크(BNL)는 각 서브 화소(SPXn)를 둘러싸며 이들을 구분할 수 있고, 표시 영역(DA)의 최외곽을 둘러싸며 표시 영역(DA)과 비표시 영역(NDA)을 구분할 수 있다.
외부 뱅크(BNL)는 내부 뱅크(BP)와 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 외부 뱅크(BNL)는 상면의 높이가 내부 뱅크(BP)보다 높을 수 있고, 그 두께는 내부 뱅크(BP)와 같거나 더 클 수 있다. 이에 따라 외부 뱅크(BNL)는 표시 장치(1)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 화소(PX)로 넘치는 것을 효과적으로 방지할 수 있다. 외부 뱅크(BNL)는 내부 뱅크(BP)와 동일하게 폴리 이미드와 같은 투명 재질의 유기 절연 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 외부 뱅크(BNL)는 블랙 안료와 같은 유색 염료를 포함할 수도 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 외부 뱅크(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 내부 뱅크(BP)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(1)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
제2 절연층(PAS2)은 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부들은 각각 서로 다른 정렬 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부들은 제2 정렬 전극(RME2)과 중첩하도록 배치된 제1 컨택부(CT1) 및 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 제2 절연층(PAS2)을 관통하여 그 하부의 제2 정렬 전극(RME2) 또는 제1 정렬 전극(RME1)의 제2 전극부(RME1b)의 상면 일부를 노출할 수 있다.
제1 컨택부(CT1) 및 제2 컨택부(CT2)는 각각 제2 절연층(PAS2) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부들에 의해 노출된 정렬 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다. 발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 정렬 전극(RME) 및 비아 절연층(VIA) 하부의 회로 소자층(CCL)들과 전기적으로 연결됨에 따라 전기 신호가 인가받아 특정 파장대의 광을 방출할 수 있다.
연결 전극(CNE)의 제1 연결 전극층(CNEL1)은 제2 절연층(PAS2) 상에 배치될 수 있다. 제1 연결 전극층(CNEL1)의 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)은 제2 절연층(PAS2) 상에 배치되어 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 발광 소자(ED)들 간의 접촉 관계는 상술한 바와 같으므로 이하에서는 이에 대한 자세한 설명을 생략하도록 한다.
제1 연결 전극(CNE1)은 도 8에 도시된 바와 같이 발광 영역(EMA)으로부터 외부 뱅크(BNL)를 넘어서도록 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제1 컨택부(CT1)를 통해 제2 정렬 전극(RME2)과 접촉할 수 있다. 이에 따라 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가될 수 있다.
제3 절연층(PAS3)은 제2 절연층(PAS2), 제1 연결 전극층(CNEL1) 및 외부 뱅크(BNL) 상에 배치될 수 있다. 제3 절연층(PAS3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제3 절연층(PAS3)이 형성하는 상기 선형 또는 섬형 패턴은 발광 소자(ED)의 일 단부를 덮지 않을 수 있다. 다시 말해, 제3 절연층(PAS3)은 발광 영역(EMA)에서 제1 연결 전극층(CNEL1)이 접촉하지 않는 발광 소자(ED)들의 일 단부를 덮지 않을 수 있다.
제3 절연층(PAS3)은 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제2 컨택부(CT2)는 제3 절연층(PAS3)을 관통하여 그 하부의 제1 정렬 전극(RME1)의 제2 전극부(RME1b)의 상면 일부를 노출할 수 있다.
제2 컨택부(CT2)는 제3 절연층(PAS3) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부들에 의해 노출된 정렬 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다. 발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 정렬 전극(RME) 및 비아 절연층(VIA) 하부의 회로 소자층(CCL)들과 전기적으로 연결됨에 따라 전기 신호가 인가받아 특정 파장대의 광을 방출할 수 있다.
연결 전극(CNE)의 제2 연결 전극층(CNEL2)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제2 연결 전극층(CNEL2)의 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)은 제3 절연층(PAS3) 상에 배치되어 발광 소자(ED)들과 접촉할 수 있다. 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 발광 소자(ED)들 간의 접촉 관계는 상술한 바와 같으므로 이하에서는 이에 대한 자세한 설명을 생략하도록 한다.
제4 연결 전극(CNE4)은 도 8에 도시된 바와 같이 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 부분적으로 중첩하며 발광 영역(EMA)으로부터 외부 뱅크(BNL)를 넘어서도록 배치될 수 있다. 제4 연결 전극(CNE4)은 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제2 컨택부(CT2)를 통해 제1 정렬 전극(RME1)의 제2 전극부(RME1b)와 접촉할 수 있다. 이에 따라 제4 연결 전극(CNE4)은 제2 전원 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 은 각각 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
이하에서는 일 실시예에 따른 표시 장치(1)를 제조하는 공정에 대해 설명하도록 한다.
도 9 및 도 10은 일 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 공정별 단면도이다. 도 9 및 도 10에는 일 실시예에 따른 표시 장치(1)의 제조 공정 중 발광 소자(ED)를 토출하는 공정이 도시되어 있다.
기판(SUB) 상에 회로 소자층(CCL), 비아 절연층(VIA), 정렬 전극(RME), 제1 절연층(PAS1) 및 외부 뱅크(BNL)를 형성하는 공정은 당업계에 널리 알려져 있으므로, 이에 대한 설명은 생략하도록 한다.
도 9 및 도 10을 참조하면, 정렬 전극(RME) 상에 용매(SV) 및 용매(SV) 내에 분산되어 있는 발광 소자(ED)를 포함하는 잉크(INK)를 토출한다. 잉크(INK)의 토출은 도면에 도시된 바와 같이, 잉크젯(Ink-jet) 프린팅 장치에 의해 수행될 수 있다.
잉크젯 프린팅 장치가 잉크(INK)를 토출하는 경우, 외부 뱅크(BNL)가 둘러싸는 영역, 즉 발광 영역(EMA)에 잉크(INK)가 토출되고, 토출된 잉크(INK)는 도 10에 도시된 바와 같이 외부 뱅크(BNL)를 가장자리로 하여 제3 방향(DR3) 일측으로 볼록한 메니스커스(meniscus)를 형성할 수 있다.
토출된 잉크(INK)가 형성하는 메니스커스는 발광 영역(EMA)의 중앙을 가로지르는 기준선(DL)을 기준으로 외부 뱅크(BNL)를 향하는 방향으로 갈수록 그 제3 방향(DR3) 폭, 즉 높이가 줄어드는 형상을 가질 수 있다. 토출된 잉크(INK)가 형성하는 메니스커스는 기준선(DL)을 중심으로 대칭될 수 있다. 다시 말해, 외부 뱅크(BNL)로부터 기준선(DL)을 향하는 방향으로 어느 정도 떨어져 있는지에 따라 토출된 잉크(INK)가 이루는 높이는 달라질 수 있다.
예를 들어, 토출된 잉크(INK)는 외부 뱅크(BNL)와 인접한 부분에서 제1 높이(h1)를 갖고, 기준선(DL)과 인접한 부분에서 제1 높이(h1)보다 큰 제2 높이(h2)를 가질 수 있다. 외부 뱅크(BNL)로부터 기준선(DL)을 향하는 방향으로, 토출된 잉크(INK)가 제1 높이(h1)를 갖는 부분들 까지의 직선 거리(d1)는 서로 같을 수 있고, 외부 뱅크(BNL)로부터 기준선(DL)을 향하는 방향으로, 토출된 잉크(INK) 제2 높이(h2)를 갖는 부분들 까지의 직선 거리(d2) 역시 서로 같을 수 있다. 그러나, 외부 뱅크(BNL)로부터 기준선(DL)을 향하는 방향으로, 토출된 잉크(INK)가 제1 높이(h1)를 갖는 부분들 까지의 직선 거리(d1)와 외부 뱅크(BNL)로부터 기준선(DL)을 향하는 방향으로, 토출된 잉크(INK)가 제2 높이(h2)를 갖는 부분들 까지의 직선 거리(d2)는 서로 다를 수 있다.
토출된 잉크(INK)가 갖는 높이는 토출된 잉크(INK)의 체적과 비례하므로, 잉크(INK) 내에 분산된 발광 소자(ED)의 개수는 토출된 잉크(INK)가 갖는 높이와 비례할 수 있다. 예를 들어, 토출된 잉크(INK)가 제1 높이(h1)를 갖는 부분에서 분산된 발광 소자(ED)의 개수는 토출된 잉크(INK)가 제2 높이(h2)를 갖는 부분에서 분산된 발광 소자(ED)의 개수보다 작을 수 있다.
잉크(INK) 내에 분산된 발광 소자(ED)들의 정렬은 정렬 전극(RME)에 서로 다른 전위 값을 가지는 정렬 신호에 의해 발생하는 전계에 의한 유전영동(Dielectrophoresis, DEP)힘을 이용하여 수행될 수 있다. 이에 따라 발광 소자(ED)들은 정렬 전극(RME) 사이의 이격 공간 상에 정렬될 수 있다. 도 9 및 도 10의 경우에는 발광 소자(ED)들은 제1 사로(EA1) 또는 제2 사로(EA2)에 정렬될 것이다.
그런데 만약, 외부 뱅크(BNL)와 제1 사로(EA1)의 직선 거리가 외부 뱅크(BNL)와 제2 사로(EA2)의 직선 거리에 다른 경우에는 제1 사로(EA1)와 제2 사로(EA2) 상에 배치되는 잉크(INK)의 높이가 다르게 되고, 제1 사로(EA1)와 제2 사로(EA2) 상에 분산되어 있는 발광 소자(ED)의 개수가 다르게 되므로, 제1 사로(EA1)와 제2 사로(EA2)에 정렬되는 발광 소자(ED)의 개수가 달라질 수 있다. 이 경우, 제1 사로(EA1)와 제2 사로(EA2) 중 더 적은 개수의 발광 소자(ED)가 정렬되는 사로에서 암점이 발생될 확률이 커지게 되므로, 휘도 불균형이 일어나 화소의 표시 품질이 떨어질 수 있다.
따라서, 외부 뱅크(BNL)와 제1 사로(EA1)의 직선 거리가 외부 뱅크(BNL)와 제2 사로(EA2)의 직선 거리를 제1 폭(w1)으로 동일하게 하여 제1 사로(EA1)와 제2 사로(EA2)에 정렬되는 발광 소자(ED)의 개수를 균등하게 함으로써, 암점이 발생될 확률을 낮추고, 휘도 불균형을 방지할 수 있다.
또한, 외부 뱅크(BNL)와의 직선거리가 짧을수록 토출된 잉크(INK)의 높이가 줄어 분산된 발광 소자(ED)의 개수가 줄어들므로, 외부 뱅크(BNL)와 사로 사이의 직선거리를 어느 정도 확보해야 할 필요가 있다. 몇몇 실시예에서, 제1 폭(w1)은 5㎛ 이상일 수 있다. 외부 뱅크(BNL)와 사로 사이의 직선거리가 5㎛ 이상인 경우에는 토출된 잉크(INK)의 높이가 어느 정도 확보되어 정렬될 발광 소자(ED)의 개수를 확보할 수 있다.
이하, 일 실시예에 따른 표시 장치(1)의 다른 실시예에 대해서 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 11은 다른 실시예에 따른 서브 화소의 구조를 도시한 평면도이다.
도 11을 참조하면, 본 실시예에 따른 표시 장치(1_1)의 제1 정렬 전극(RME1_1)과 제2 정렬 전극(RME2_1)이 이루는 제2 사로(EA2_1)의 제2 부분은 곡선 형상을 가질 수 있음을 예시한다.
본 실시예에 따른 정렬 전극(RME_1)은 제1 정렬 전극(RME1_1) 및 제2 정렬 전극(RME2_1)을 포함할 수 있다.
제1 정렬 전극(RME1_1)은 제1 전극부(RME1a), 제2 전극부(RME1b) 및 제3 전극부(RME1c_1)를 포함할 수 있다. 제1 전극부(RME1a) 및 제2 전극부(RME1b)에 대한 설명은 상술한 바와 같으므로 이에 대한 자세한 설명은 생략하도록 한다.
제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1)는 발광 영역(EMA) 내에서 제2 방향(DR2) 일측으로 오목한 형상을 가질 수 있다. 예를 들어, 제3 전극부(RME1c_1)는 소정 곡률을 가지고 굴곡된 형상을 가질 수 있다.
제2 정렬 전극(RME2_1)은 제1 측면(RME2a), 제2 측면(RME2b) 및 제3 측면(RME2c_1)을 포함할 수 있다. 제1 측면(RME2a) 및 제2 측면(RME2b)에 대한 설명은 상술한 바와 같으므로 이에 대한 자세한 설명은 생략하도록 한다.
제2 정렬 전극(RME2_1)의 제3 측면(RME2c_1)은 제2 방향(DR2) 일측으로 볼록한 형상을 가질 수 있다. 예를 들어, 제3 측면(RME2c_1)은 소정 곡률을 가지고 굴곡된 형상을 가질 수 있다.
이에 따라 제2 정렬 전극(RME2_1)의 제3 측면(RME2c_1)과 제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1)사이의 이격 공간인 제2 사로(EA2_1)의 제3 부분은 제2 방향(DR2) 일측으로 오목한 형상을 가질 수 있다. 상술한 바와 같은 형상에 의해 제2 사로(EA2_1)는 실질적으로 일정한 폭을 가질 수 있고, 이에 따라 제2 정렬 전극(RME2_1)의 제3 측면(RME2c_1)과 제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1)사이의 이격 거리 역시 위치에 관계없이 일정해지므로, 발광 소자(ED)의 정렬이 용이해질 수 있다.
또한 본 실시예에 따른 외부 뱅크(BNL_1)는 제2 정렬 전극(RME2_1)의 제3 측면(RME2c_1)과 제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1)의 형상에 대응되는 발광 영역(EMA_1)을 형성할 수 있다.
예를 들어, 본 실시예에 따른 외부 뱅크(BNL_1)의 제3 면(BNLc_1)은 제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1)의 형상에 대응되어 제2 방향(DR2) 일측으로 오목한 형상을 가질 수 있고, 이에 따라 발광 영역(EMA_1)은 제2 방향(DR2) 일측 측면이 볼록하게 굴곡된 형상을 가질 수 있다. 이에 따라 외부 뱅크(BNL_1)의 제3 면(BNLc_1)과 제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1) 사이의 직선 거리는 위치에 관계없이 제1 폭(w1)으로 일정할 수 있다.
상기한 바와 같은 구성에 의해 외부 뱅크(BNL_1)의 제3 면(BNLc_1)과 제1 정렬 전극(RME1_1)의 제3 전극부(RME1c_1) 사이의 직선 거리는 위치에 관계없이 일정하므로 발광 소자(ED)가 영역에 관계없이 균등하게 정렬될 수 있다.
도 12는 또 다른 실시예에 따른 화소의 구조를 도시한 평면도이다. 도 13은 도 12의 A2 영역을 확대한 확대도이다.
도 12 및 도 13을 참조하면, 일 실시예에 따른 표시 장치(1_2)의 정렬 전극(RME_2)은 각 서브 화소(SPXn) 마다 배치되는 제1 정렬 전극(RME1_2) 및 제2 정렬 전극(RME2)을 포함할 수 있음을 예시한다.
본 실시예에 따른 제2 정렬 전극(RME2)은 일 실시예에 따른 제2 정렬 전극(RME2)과 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
제1 정렬 전극(RME1_2)은 각 서브 화소(SPXn)의 발광 영역(EMA)에서 제2 정렬 전극(RME2)을 U 자 형상으로 감싸는 형상을 가질 수 있다.
제1 정렬 전극(RME1_2)은 제1 전극부(RME1a_2), 제2 전극부(RME1b_2) 및 제3 전극부(RME1c_2)를 포함할 수 있다. 제1 정렬 전극(RME1_2)의 일부분으로서 제1 전극부(RME1a_2), 제2 전극부(RME1b_2) 및 제3 전극부(RME1c_2)는 일체로 형성되어 제1 정렬 전극(RME1_2)을 이룰 수 있다.
제1 전극부(RME1a_2), 제2 전극부(RME1b_2) 및 제3 전극부(RME1c_2)의 형상은 각각 일 실시예에 따른 표시 장치(1)의 제1 전극부(RME1a), 제2 전극부(RME1b) 및 제3 전극부(RME1c)의 형상과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
한편, 본 실시예에 따른 제1 정렬 전극(RME1_2)은 각 서브 화소(SPXn)에 배치되어 서로 이격되어 있다는 점에서 일 실시예에 따른 표시 장치(1)의 제1 정렬 전극(RME1)과 차이가 있다. 예를 들어, 도 12에 도시된 바와 같이, 제2 서브 화소(SPX2)의 제1 전극부(RME1a_2)는 제1 서브 화소(SPX1)의 제2 전극부(RME1b_2)와 제1 방향(DR1)으로 이격되고, 제2 서브 화소(SPX2)의 제2 전극부(RME1b_2)는 제3 서브 화소(SPX3)의 제1 전극부(RME1a_2)와 제1 방향(DR1)으로 이격될 수 있다.
상술한 바와 같은 구성에 의해 정렬 전극(RME_2)을 형성하는 공정이 단순해지므로 공정성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
RME: 정렬 전극
RME1: 제1 정렬 전극
RME1a: 제1 전극부
RME1b: 제2 전극부
RME1c: 제3 전극부
RME2: 제2 정렬 전극
CNE: 연결 전극
ED: 발광 소자

Claims (20)

  1. 제1 발광 영역을 정의하는 뱅크층;
    상기 제1 발광 영역 상에 배치되는 제1 전극;
    상기 제1 발광 영역 상에서 상기 제1 전극과 이격되어 상기 제1 전극의 적어도 일부를 둘러싸는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이의 이격 공간 상에 배치되는 발광 소자를 포함하되,
    상기 제2 전극은:
    상기 제1 발광 영역에서 상기 제1 전극의 제1 측면과 마주하도록 배치되어 제1 이격 공간을 형성하는 제1 전극부;
    상기 제1 발광 영역에서 상기 제1 전극의 제2 측면과 마주하도록 배치되어 제2 이격 공간을 형성하는 제2 전극부; 및
    상기 제1 전극부와 상기 제2 전극부를 연결하며 상기 제1 발광 영역에서 상기 제1 전극의 제3 측면과 마주하도록 배치되어 제3 이격 공간을 형성하는 제3 전극부를 포함하고,
    상기 뱅크층은:
    상기 제1 전극의 제1 측면과 마주보는 제1 면;
    상기 제1 전극의 제2 측면과 마주보는 제2 면; 및
    상기 뱅크층의 제1 면과 제2 면을 연결하고, 상기 제1 전극의 제3 측면과 마주보는 제3 면을 포함하며,
    상기 제1 이격 공간과 상기 뱅크층의 제1 면 사이의 직선 거리, 상기 제2 이격 공간과 상기 뱅크층의 제2 면 사이의 직선 거리 및 상기 제3 이격 공간과 상기 뱅크층의 제3 면 사이의 직선거리는 동일한 표시 장치.
  2. 제1항에 있어서,
    상기 제1 이격 공간과 상기 뱅크층의 제1 면 사이의 직선 거리, 상기 제2 이격 공간과 상기 뱅크층의 제2 면 사이의 직선 거리 및 상기 제3 이격 공간과 상기 뱅크층의 제3 면 사이의 직선거리는 각각 5㎛ 이상인 표시 장치.
  3. 제2항에 있어서,
    상기 발광 소자 상에 배치되는 연결 전극을 더 포함하고,
    상기 발광 소자는 각각 제1 극성을 가지는 제1 단부 및 상기 제1 단부의 반대편에 배치되어 상기 제1 극성과 상이한 제2 극성을 가지는 제2 단부를 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자를 포함하되,
    상기 연결 전극은: 상기 제1 발광 소자의 제1 단부와 접촉하는 제1 연결 전극;
    상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제2 연결 전극;
    상기 제2 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제1 단부와 접촉하는 제3 연결 전극; 및
    상기 제3 발광 소자의 제2 단부와 접촉하는 제4 연결 전극을 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 연결 전극에는 제1 전원 전압이 인가되고,
    상기 제4 연결 전극에는 상기 제1 전원 전압과 전위 값이 다른 제2 전원 전압이 인가되는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극 상에 배치되고,
    상기 제4 연결 전극은 상기 제2 전극의 상기 제2 전극부 상에 배치되며,
    상기 제2 연결 전극은:
    상기 제2 전극의 상기 제1 전극부 상에 배치되어 상기 제1 연결 전극과 마주하는 제1 부분;
    상기 제1 전극 상에 배치되는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 연결하는 연결부를 포함하고,
    상기 제3 연결 전극은:
    상기 제2 연결 전극의 제2 부분을 둘러싸는 제1 부분;
    상기 제1 전극 상에 배치되어 상기 제4 연결 전극과 마주하는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 연결하는 연결부를 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1 발광 소자의 제2 단부는 상기 제2 연결 전극의 제1 부분과 접촉하고,
    상기 제2 발광 소자의 제1 단부는 상기 제2 연결 전극의 제2 부분과 접촉하며,
    상기 제2 발광 소자의 제2 단부는 상기 제3 연결 전극의 제1 부분과 접촉하고,
    상기 제3 발광 소자의 제1 단부는 상기 제3 연결 전극의 제2 부분과 접촉하는 표시 장치.
  7. 제6항에 있어서,
    상기 뱅크층은 상기 제1 발광 영역의 일 측에 배치되는 제2 발광 영역을 더 정의하되,
    상기 제1 발광 영역 상에 배치되는 제2 전극의 제1 전극부는 상기 제2 발광 영역까지 연장되는 표시 장치.
  8. 제7항에 있어서,
    상기 뱅크층은 상기 제1 발광 영역의 타 측에 배치되는 제3 발광 영역을 더 정의하되,
    상기 제1 발광 영역 상에 배치되는 제2 전극의 제2 전극부는 상기 제3 발광 영역까지 연장되는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 전극부는 상기 제1 발광 영역과 상기 제2 발광 영역 사이에 배치되어 상기 제1 전극부를 관통하는 관통 홀을 더 포함하고,
    상기 제2 전극부는 상기 제1 발광 영역과 상기 제3 발광 영역 사이에 배치되어 상기 제2 전극부를 관통하는 관통 홀을 더 포함하는 표시 장치.
  10. 발광 영역을 정의하는 뱅크층;
    상기 발광 영역 상에 배치되고, 제1 측면, 제2 측면 및 상기 제1 측면과 상기 제2 측면을 연결하는 제3 측면을 포함하는 제1 전극;
    상기 발광 영역 상에서 상기 제1 전극과 이격되어 상기 제1 전극의 제1 측면, 제2 측면 및 제3 측면을 둘러싸는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 이격 공간 상에 배치되고, 각각 제1 극성을 가지는 제1 단부 및 상기 제1 단부의 반대편에 배치되어 상기 제1 극성과 상이한 제2 극성을 가지는 제2 단부를 포함하는 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자; 및
    상기 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자 상에 배치되는 연결 전극을 포함하되,
    상기 연결 전극은:
    상기 제1 발광 소자의 제1 단부와 접촉하는 제1 연결 전극;
    상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제2 연결 전극;
    상기 제2 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제1 단부와 접촉하는 제3 연결 전극; 및
    상기 제3 발광 소자의 제2 단부와 접촉하는 제4 연결 전극을 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 연결 전극에는 제1 전원 전압이 인가되고,
    상기 제4 연결 전극에는 상기 제1 전원 전압과 전위 값이 다른 제2 전원 전압이 인가되는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극의 제1 측면 상에 배치되고,
    상기 제4 연결 전극은 상기 제2 전극 상에 배치되며,
    상기 제2 연결 전극은:
    상기 제2 전극 상에 배치되어 상기 제1 연결 전극과 마주하는 제1 부분;
    상기 제1 전극 상에 배치되는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 연결하는 연결부를 포함하고,
    상기 제3 연결 전극은:
    상기 제2 연결 전극의 제2 부분을 둘러싸는 제1 부분;
    상기 제1 전극의 제2 측면 상에 배치되어 상기 제4 연결 전극과 마주하는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 연결하는 연결부를 포함하는 표시 장치.
  13. 제12항에 있어서,
    상기 제1 발광 소자의 제2 단부는 상기 제2 연결 전극의 제1 부분과 접촉하고,
    상기 제2 발광 소자의 제1 단부는 상기 제2 연결 전극의 제2 부분과 접촉하며,
    상기 제2 발광 소자의 제2 단부는 상기 제3 연결 전극의 제1 부분과 접촉하고,
    상기 제3 발광 소자의 제1 단부는 상기 제3 연결 전극의 제2 부분과 접촉하는 표시 장치.
  14. 제13항에 있어서,
    상기 제2 연결 전극의 연결부는 상기 제1 발광 소자와 상기 제2 발광 소자 사이의 이격 공간에 배치되고,
    상기 제3 연결 전극의 연결부는 상기 제2 발광 소자와 상기 제3 발광 소자 사이의 이격 공간에 배치되는 표시 장치.
  15. 제14항에 있어서,
    상기 제2 연결 전극의 제2 부분의 폭은 상기 제1 전극의 제1 부분의 폭 보다 큰 표시 장치.
  16. 제12항에 있어서,
    상기 제2 연결 전극의 상기 제2 부분은 상기 제1 전극의 제3 측면을 완전히 커버하고, 상기 제1 전극의 제1 측면 및 제2 측면의 적어도 일부를 커버하는 표시 장치.
  17. 제16항에 있어서,
    상기 제3 연결 전극은:
    상기 제1 전극의 일 부분 중 상기 제2 연결 전극의 제2 부분과 중첩하는 부분에서 상기 제1 전극의 제1 측면과 대향하는 제1 연장부;
    상기 제1 전극의 제2 측면과 대향하는 제2 연장부; 및
    상기 제1 전극의 제3 측면과 대향하는 제3 연장부를 포함하는 표시 장치.
  18. 제10항에 있어서,
    상기 제2 전극은:
    상기 발광 영역에서 상기 제1 전극의 제1 측면과 인접하도록 배치되어 제1 이격 공간을 형성하는 제1 전극부;
    상기 발광 영역에서 상기 제1 전극의 제2 측면과 인접하도록 배치되어 제2 이격 공간을 형성하는 제2 전극부; 및
    상기 발광 영역에서 상기 제1 전극의 제3 측면과 인접하도록 배치되어 제3 이격 공간을 형성하는 제3 전극부를 포함하는 표시 장치.
  19. 제18항에 있어서,
    상기 뱅크층은:
    상기 제1 전극의 제1 측면과 마주보는 제1 면;
    상기 제1 전극의 제2 측면과 마주보는 제2 면; 및
    상기 제1 전극의 제3 측면과 마주보는 제3 면을 포함하며,
    상기 제1 이격 공간과 상기 뱅크층의 제1 면 사이의 직선 거리, 상기 제2 이격 공간과 상기 뱅크층의 제2 면 사이의 직선 거리 및 상기 제3 이격 공간과 상기 뱅크층의 제3 면 사이의 직선거리는 동일한 표시 장치.
  20. 제19항에 있어서,
    상기 제1 이격 공간과 상기 뱅크층의 제1 면 사이의 직선 거리, 상기 제2 이격 공간과 상기 뱅크층의 제2 면 사이의 직선 거리 및 상기 제3 이격 공간과 상기 뱅크층의 제3 면 사이의 직선거리는 각각 5㎛ 이상인 표시 장치.
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