KR20230174344A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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이종찬
김진택
박정수
이성진
이현욱
정웅희
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 적어도, 기판 상에 배치되어 발광 영역을 정의하는 뱅크층; 상기 기판 상에 배치되어 상기 발광 영역을 가로지르도록 연장되고, 일 방향을 따라 순차적으로 이격 배치되는 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 제4 정렬 전극, 제5 정렬 전극 및 제6 정렬 전극; 상기 발광 영역 내에서 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 공간 상에 배치되어 제1 광을 방출하는 제1 발광 소자; 상기 발광 영역 내에서 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 공간 상에 배치되어 제2 광을 방출하는 제2 발광 소자; 및 상기 발광 영역 내에서 상기 제5 정렬 전극과 상기 제6 정렬 전극 사이의 이격 공간 상에 배치되어 제3 광을 방출하는 제3 발광 소자를 포함하되, 상기 제1 광의 파장, 상기 제2 광의 파장 및 상기 제3 광의 파장은 각각 서로 다를 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 표시 장치 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid CrysLAl Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다.
본 발명이 해결하고자 하는 과제는 고해상도가 구현된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 고해상도가 구현된 표시 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 적어도, 기판 상에 배치되어 발광 영역을 정의하는 뱅크층; 상기 기판 상에 배치되어 상기 발광 영역을 가로지르도록 연장되고, 일 방향을 따라 순차적으로 이격 배치되는 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 제4 정렬 전극, 제5 정렬 전극 및 제6 정렬 전극; 상기 발광 영역 내에서 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 공간 상에 배치되어 제1 광을 방출하는 제1 발광 소자; 상기 발광 영역 내에서 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 공간 상에 배치되어 제2 광을 방출하는 제2 발광 소자; 및 상기 발광 영역 내에서 상기 제5 정렬 전극과 상기 제6 정렬 전극 사이의 이격 공간 상에 배치되어 제3 광을 방출하는 제3 발광 소자를 포함하되, 상기 제1 광의 파장, 상기 제2 광의 파장 및 상기 제3 광의 파장은 각각 서로 다를 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 적어도, 기판 상에 배치되어 발광 영역을 정의하는 뱅크층; 상기 기판 상에 배치되어 상기 발광 영역을 가로지르도록 연장되고, 일 방향을 따라 순차적으로 이격 배치되는 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극 및 제4 정렬 전극; 상기 발광 영역 내에서 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 공간 상에 배치되어 제1 광을 방출하는 제1 발광 소자; 상기 발광 영역 내에서 상기 제2 정렬 전극과 상기 제3 정렬 전극 사이의 이격 공간 상에 배치되어 제2 광을 방출하는 제2 발광 소자; 및 상기 발광 영역 내에서 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 공간 상에 배치되어 제3 광을 방출하는 제3 발광 소자를 포함하되, 상기 제1 광의 파장, 상기 제2 광의 파장 및 상기 제3 광의 파장은 각각 서로 다를 수 있다.
일 실시예에 따른 표시 장치는 고해상도가 구현될 수 있다.
일 실시예에 따른 표시 장치 제조 방법은 고해상도가 구현된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 화소에 배치되는 발광부의 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 복수의 화소가 배열된 것을 도시한 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 발광 소자를 도시한 사시도이다.
도 5는 도 3의 A 영역을 확대한 확대도이다.
도 6은 도 5의 X1-X1`선을 따라 자른 단면을 개략적으로 도시한 단면도이다.
도 7은 도 5의 X2-X2`선을 따라 자른 단면을 개략적으로 도시한 단면도이다.
도 8 내지 도 23은 일 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 도면들이다.
도 24는 다른 실시예에 따른 표시 장치의 화소 구조를 도시한 평면도이다.
도 25는 도 24의 X3-X3`선을 따라 자른 단면을 도시한 단면도이다.
도 26 내지 도 33은 도 24의 실시예에 따른 표시 장치의 발광 소자들을 구동하는 방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하", "좌" 및 "우"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직이고, 제1 방향(DR1) 및 제3 방향(DR3)은 서로 수직이며, 제2 방향(DR2) 및 제3 방향(DR3)은 서로 수직일 수 있다. 제1 방향(DR1)은 도면 상 가로 방향을 의미하고, 제2 방향(DR2)은 도면 상 세로 방향을 의미하며, 제3 방향(DR3)은 도면 상 상부 및 하부 방향, 즉 두께 방향을 의미하는 것으로 이해될 수 있다.
이하의 명세서에서, 특별한 언급이 없다면 "방향"은 그 방향을 따라 연장하는 양측을 향하는 방향 모두를 지칭할 수 있다. 또한, 양측으로 연장하는 양 "방향"을 구분할 필요가 있을 경우, 일측을 "방향 일측"으로, 타측을 "방향 타측"으로 각각 구분하여 지칭하기로 한다. 도 1을 기준으로, 화살표가 향하는 방향이 일측, 그 반대 방향이 타측으로 지칭된다.
또한, 설명의 편의를 위해, 표시 장치(1) 또는 표시 장치(1)를 구성하는 각 부재의 면들을 지칭함에 있어서, 화상이 표시되는 방향, 즉 제3 방향(DR3) 일측으로 면하는 일면을 상면으로 지칭하고, 상기 일면의 반대면을 저면으로 지칭한다. 다만, 이에 제한되지 않으며, 상기 부재의 상기 일면 및 상기 타면은 각각 전면 및 배면으로 지칭되거나, 제1 면 또는 제2 면으로 지칭될 수도 있다. 또한 표시 장치(1)의 각 부재의 상대적 위치를 설명함에 있어서, 제3 방향(DR3) 일측을 상부로 지칭하고 제3 방향(DR3) 타측을 하부로 지칭할 수 있다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지 영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기 발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 이에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(1)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(1)의 표시 영역(DA)의 형상 또한 표시 장치(1)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제1 방향(DR1)의 길이가 긴 직사각형 형상의 표시 장치(1)가 예시되어 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있으나, 이에 제한되는 것은 아니다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX) 각각은 복수의 발광부(LP1, LP2, LP3)를 포함할 수 있다. 복수의 화소(PX) 각각은 제1 발광부(LP1), 제2 발광부(LP2) 및 제3 발광부(LP3)를 포함할 수 있다. 제1 발광부(LP1), 제2 발광부(LP2) 및 제3 발광부(LP3)는 후술하는 바와 같이 복수의 화소(PX) 각각에 정의되어 있는 발광 영역(EMA, 도 5 참조)에 배치될 수 있다.
제1 발광부(LP1)는 제1 색의 광을 방출하고, 제2 발광부(LP2)는 제2 색의 광을 방출하며, 제3 발광부(LP3)는 제3 색의 광을 방출할 수 있다. 예를 들어, 1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 제한되는 것은 아니다. 각각의 발광부들은 서로 다른 피크 파장의 광을 방출하는 서로 다른 발광 소자들을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 다시 말해 비표시 영역(NDA)은 표시 영역(DA)의 가장자리를 둘러싸도록 배치될 수 있다. 몇몇 실시예에서, 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4 변에 인접하도록 배치될 수 있으나, 이에 제한되는 것은 아니다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(1)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
이하에서는 일 실시예에 따른 표시 장치(1)에 배치되는 화소(PX)의 발광부(LP1, LP2, LP3)의 회로 구조에 대해 설명하도록 한다.
도 2는 일 실시예에 따른 표시 장치의 화소에 배치되는 발광부의 회로도이다.
도 2를 참조하면 일 실시예에 따른 표시 장치(1)의 각 화소(PX)의 발광부(LPn, n은 1 내지 3의 정수)는 구동 회로를 포함한다. 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 화소(PX)의 각 발광부(LPn)는 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
일 실시예에 따른 표시 장치(1)의 각 발광부(LPn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미는 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SC)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SC)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SC)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SC)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
일 실시예에서, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL1)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL2)에 연결될 수 있다. 다시 말해, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 턴-온 될 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 서로 다른 스캔 라인과 연결되어 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다.
이하에서는 일 실시예에 따른 표시 장치(1)의 화소(PX) 구조에 대해 설명하도록 한다.
도 3은 일 실시예에 따른 표시 장치의 복수의 화소가 배열된 것을 도시한 평면도이다. 도 4는 일 실시예에 따른 표시 장치의 발광 소자를 도시한 사시도이다. 도 5는 도 3의 A 영역을 확대한 확대도이다.
도 3 및 도 5를 참조하면, 일 실시예에 따른 표시 장치(1)의 복수의 화소(PX)들 각각은 제1 방향(DR1)을 따라 배열될 수 있다. 또한, 화소(PX)들 각각은 발광 영역(EMA)을 포함하고, 화소(PX)들 각각의 발광 영역(EMA)에는 제1 발광부(LP1), 제2 발광부(LP2) 및 제3 발광부(LP3)가 배치될 수 있다.
표시 장치(1)의 각 화소(PX)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 뱅크층(BNL)에 의해 정의될 수 있다. 다시 말해, 발광 영역(EMA)은 뱅크층(BNL)에 의해 둘러싸인 공간일 수 있다. 몇몇 실시예에서, 발광 영역(EMA)은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변으로 이루어진 직사각형 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 발광부(LPn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
각 화소(PX)는 상기 비발광 영역에 배치되는 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 정렬 전극(RME)들의 배치에 따라 구분된 영역일 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2) 일측 및 타측에 배치될 수 있다. 발광 영역(EMA)은 제1 방향(DR1)으로 교번적으로 배열되고, 서브 영역(SA)은 제1 방향(DR1)으로 연장될 수 있다. 복수의 발광 영역(EMA)들, 서브 영역(SA)들 각각은 제2 방향(DR2)으로 반복되어 배치될 수 있다. 복수의 발광 영역(EMA)들은 각각 서브 영역(SA)들 사이에 배치될 수 있다.
서브 영역(SA)은 제1 방향(DR1)으로 인접한 화소(PX)들이 서로 공유하는 영역일 수 있다. 또한, 서브 영역(SA)은 제2 방향(DR2)으로 인접한 화소(PX)들이 서로 공유하는 영역일 수 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 화소(PX)에 배치된 정렬 전극(RME) 일부가 배치될 수 있다. 서로 다른 화소(PX)에 배치되는 정렬 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
정렬 전극(RME)들은 발광 영역(EMA)을 제2 방향(DR2)으로 가로지르도록 연장하는 형상을 가질 수 있다. 몇몇 실시예에서 정렬 전극(RME)들은 발광 영역(EMA)을 정의하는 뱅크층(BNL)을 넘어 뱅크층(BNL)의 제2 방향(DR2) 양측에 배치되는 서브 영역(SA)까지 연장될 수 있으나, 이에 제한되는 것은 아니다.
정렬 전극(RME)들은 각 화소(PX)의 발광 영역(EMA)에 6개씩 배치될 수 있으나, 이에 제한되는 것은 아니다. 도 3에서는 각 화소(PX)의 발광 영역(EMA)에 정렬 전극(RME)이 6개 배치된 것을 예시하였다.
정렬 전극(RME)은 제1 방향(DR1) 일측을 따라 순차 배열되는 제1 정렬 전극(RME1), 제2 정렬 전극(RME2), 제3 정렬 전극(RME3), 제4 정렬 전극(RME4), 제5 정렬 전극(RME5) 및 제6 정렬 전극(RME6)을 포함할 수 있다. 예를 들어, 제1 정렬 전극(RME1)의 제1 방향(DR1) 일측에는 제2 정렬 전극(RME2)이 배치되고, 제2 정렬 전극(RME2)의 제1 방향(DR1) 일측에는 제3 정렬 전극(RME3)이 배치되며, 제3 정렬 전극(RME3)의 제1 방향(DR1) 일측에는 제4 정렬 전극(RME4)이 배치되고, 제4 정렬 전극(RME4)의 제1 방향(DR1) 일측에는 제5 정렬 전극(RME5)이 배치되며, 제5 정렬 전극(RME5)의 제1 방향(DR1) 일측에는 제6 정렬 전극(RME6)이 배치될 수 있다.
각각의 정렬 전극(RME)들은 전극 컨택홀들을 통해 후술하는 회로 소자층(CCL, 도 6 참조)과 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(RME1)은 제1 전극 컨택홀(CTD1)을 통해 회로 소자층(CCL)과 전기적으로 연결되고, 제2 정렬 전극(RME2)은 제2 전극 컨택홀(CTS1)을 통해 회로 소자층(CCL)과 전기적으로 연결되며, 제3 정렬 전극(RME3)은 제3 전극 컨택홀(CTD2)을 통해 회로 소자층(CCL)과 전기적으로 연결되고, 제4 정렬 전극(RME4)은 제4 전극 컨택홀(CTS2)을 통해 회로 소자층(CCL)과 전기적으로 연결되며, 제5 정렬 전극(RME5)은 제5 전극 컨택홀(CTD3)을 통해 회로 소자층(CCL)과 전기적으로 연결되고, 제6 정렬 전극(RME6)은 제6 전극 컨택홀(CTS3)을 통해 회로 소자층(CCL)과 전기적으로 연결될 수 있다. 이에 따라 제1 정렬 전극(RME1), 제3 정렬 전극(RME3) 및 제5 정렬 전극(RME5)은 상술한 제1 전원 전압을 공급받고, 제2 정렬 전극(RME2), 제4 정렬 전극(RME4) 및 제6 정렬 전극(RME6)은 상술한 제2 전원 전압을 공급받을 수 있다.
제1 정렬 전극(RME1), 제2 정렬 전극(RME2), 제3 정렬 전극(RME3), 제4 정렬 전극(RME4), 제5 정렬 전극(RME5) 및 제6 정렬 전극(RME6)은 각각 제1 방향(DR1)으로 상호 이격 배치될 수 있다.
예를 들어, 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 제1 방향(DR1)으로 제1 폭(W1) 만큼 이격되어 제1 사로(EP1)를 형성하고, 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4)은 제1 방향(DR1)으로 제2 폭(W2) 만큼 이격되어 제2 사로(EP2)를 형성하며, 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6)은 제1 방향(DR1)으로 제3 폭(W3) 만큼 이격되어 제3 사로(EP3)를 형성할 수 있다. 이에 따라, 제1 사로(EP1)의 제1 방향(DR1) 폭은 제1 폭(W1)과 실질적으로 동일하고, 제2 사로(EP2)의 제1 방향(DR1) 폭은 제2 폭(W2)과 실질적으로 동일하며, 제3 사로(EP3)의 제1 방향(DR1) 폭은 제3 폭(W3)과 실질적으로 동일할 수 있다. 몇몇 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 크고, 제2 폭(W2)은 제3 폭(W3)보다 클 수 있으나, 이에 제한되는 것은 아니다. 도 5 에서는 제1 폭(W1)이 제2 폭(W2)보다 크고, 제2 폭(W2)이 제3 폭(W3)보다 큰 구성을 예시하였다.
제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 이격 공간, 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4) 사이의 이격 공간, 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6) 사이의 이격 공간 상에는 발광 소자(ED)들이 제2 방향(DR2)으로 배열될 수 있다. 다시 말해, 제1 발광부(LP1), 제2 발광부(LP2) 및 제3 발광부(LP3)에는 각각 서로 다른 발광 소자(ED)들이 배열될 수 있다. 이에 대한 설명은 후술하도록 한다.
또한, 제2 정렬 전극(RME2)과 제3 정렬 전극(RME3)은 제1 방향(DR1)으로 제4 폭(W4) 만큼 이격되고, 제4 정렬 전극(RME4)과 제5 정렬 전극(RME5)은 제1 방향(DR1)으로 제4 폭(W4) 만큼 이격될 수 있다. 제2 정렬 전극(RME2)과 제3 정렬 전극(RME3) 사이의 이격 공간 및 제4 정렬 전극(RME4)과 제5 정렬 전극(RME5) 사이의 이격 공간에는 발광 소자(ED)가 배치되지 않을 수 있다. 몇몇 실시예에서, 제4 폭(W4)은 제1 폭(W1)보다 클 수 있으나, 이에 제한되는 것은 아니다.
도 4를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
이에 따라 발광 소자(ED)의 양 단부는 서로 다른 극성을 가질 수 있다. 이하에서는 설명의 편의를 위해 발광 소자(ED)의 양 단부 중 제2 반도체층(32)이 인접하는 일 단부를 "제1 단부"로 지칭하고, 제1 반도체층(31)이 인접하는 타 단부를 "제2 단부"로 지칭하도록 한다. 발광 소자(ED)의 제1 단부는 제2 단부의 반대편에 위치할 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
예를 들어, 발광 소자(ED)가 방출하는 광의 파장은 발광 소자(ED)의 전체적인 길이 또는 발광층(36)의 길이에 따라 달라질 수 있다. 일반적으로 발광 소자(ED)의 전제적인 길이 또는 발광층(36)의 길이가 길어질수록 발광 소자(ED)가 방출하는 광의 파장은 길어지고, 발광 소자(ED)의 전제적인 길이 또는 발광층(36)의 길이가 짧아질수록 발광 소자(ED)가 방출하는 광의 파장은 짧아지는 상관관계를 가질 수 있다.전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(1)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 상술한 바와 같은 구성에 의해 발광 소자(ED)들 각각의 양 끝단은 서로 다른 극성을 가질 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
다시 도 3 및 도 5를 참조하면, 일 실시예에 따른 표시 장치(1)의 일 화소(PX)에 배치된 발광 영역(EMA)에는 서로 다른 광을 방출하는 발광 소자(ED)들이 배치될 수 있다. 예를 들어, 발광 소자(ED)는 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광을 방출하는 제1 발광 소자(ED_R), 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광을 방출하는 제2 발광 소자(ED_G), 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광을 방출하는 제3 발광 소자(ED_B)를 포함할 수 있다.
상술한 발광 소자(ED)의 길이와 발광 소자(ED)가 방출하는 빛의 파장간의 상관관계에 의해 제1 발광 소자(ED_R)의 길이(L1)는 제2 발광 소자(ED_G)의 길이(L2)보다 크고, 제2 발광 소자(ED_G)의 길이(L2)는 제3 발광 소자(ED_B)의 길이(L3)보다 클 수 있다. 예를 들어, 제1 발광 소자(ED_R)의 길이(L1)는 대략 6.5㎛ 이상 7㎛ 이하의 범위를 가지고, 제2 발광 소자(ED_G)의 길이(L2)는 대략 5.5㎛ 이상 6㎛ 이하의 범위를 가지며, 제3 발광 소자(ED_B)의 길이(L3)는 대략 3.8㎛ 이상 4.9㎛ 이하의 범위를 가질 수 있다.
제1 발광 소자(ED_R)는 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 이격 공간, 즉 제1 사로(EP1) 상에 배치되고, 제2 발광 소자(ED_G)는 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4) 사이의 이격 공간, 즉 제2 사로(EP2) 상에 배치되며, 제3 발광 소자(ED_B)는 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6) 사이의 이격 공간, 즉 제3 사로(EP3) 상에 배치될 수 있다.
제1 발광 소자(ED_R)의 길이(L1)가 제2 발광 소자(ED_G)의 길이(L2)보다 크고, 제2 발광 소자(ED_G)의 길이(L2)가 제3 발광 소자(ED_B)의 길이(L3)보다 크므로, 상술한 바와 같이 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 제1 폭(W1)으로 이격되고, 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4)은 제2 폭(W2)으로 이격되며, 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6)은 제3 폭(W3)으로 이격될 수 있다.
제1 발광 소자(ED_R)의 길이(L1)는 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 이격 간격인 제1 폭(W1)보다 크고, 제2 발광 소자(ED_G)의 길이(L2)는 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4) 사이의 이격 간격인 제2 폭(W2)보다 크며, 제3 발광 소자(ED_B)의 길이(L3)는 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6) 사이의 이격 간격인 제3 폭(W3)보다 클 수 있다.
상술한 바와 같이, 발광 소자(ED)의 길이에 따라 정렬 전극(RME)의 이격 간격을 조절하여 후술하는 표시 장치(1)의 제조 공정에서 발광 소자(ED)의 정렬을 안정적으로 수행하고, 일정한 제1 방향(DR1) 폭을 가지는 발광 영역(EMA) 내에서 정렬 전극(RME)들을 효과적으로 배열할 수 있다.연결 전극(CNE)들은 정렬 전극(RME) 상에 배치되어 발광 소자(ED)의 양 단부와 접촉할 수 있다. 연결 전극(CNE)들은 정렬 전극(RME)들과 마찬가지로 제2 방향(DR2)으로 발광 영역(EMA)을 가로지르도록 배치되고, 상호 이격될 수 있다.
연결 전극(CNE)은 발광 소자(ED)들 상에 배치될 수 있다. 연결 전극(CNE)은 제1 연결 전극층(CNEL1) 및 제2 연결 전극층(CNEL2)을 포함할 수 있다. 제1 연결 전극층(CNEL1)과 제2 연결 전극층(CNEL2)은 적층 순서에 따라 구별될 수 있다. 예를 들어, 표시 장치 제조 공정에서 제1 연결 전극층(CNEL1)이 제2 연결 전극층(CNEL2)보다 먼저 형성될 수 있다. 제1 연결 전극층(CNLE1)과 제2 연결 전극층(CNEL2)의 적층 관계에 대한 설명은 후술하도록 한다.
제1 연결 전극층(CNEL1)은 제1 발광부(LP1)에 배치되는 제1 연결 전극(CNE1), 제2 발광부(LP2)에 배치되는 제3 연결 전극(CNE3) 및 제3 발광부(LP3)에 배치되는 제5 연결 전극(CNE5)을 포함할 수 있다. 또한, 제2 연결 전극층(CNEL2)은 제1 발광부(LP1)에 배치되는 제2 연결 전극(CNE2), 제2 발광부(LP2)에 배치되는 제4 연결 전극(CNE4) 및 제3 발광부(LP3)에 배치되는 제6 연결 전극(CNE6)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 정렬 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)의 일 부분은 발광 영역(EMA)과 비중첩하는 제1 컨택부(CT1)를 통해 제1 정렬 전극(RME1)과 연결되고, 제1 연결 전극(CNE1)의 타 부분은 발광 영역(EMA)에서 제1 발광 소자(ED_R)의 제1 단부와 전기적으로 연결될 수 있다. 이에 따라, 제1 연결 전극(CNE1)은 제1 정렬 전극(RME1)을 통해 상술한 제1 전원 전압을 공급받을 수 있다.
제2 연결 전극(CNE2)은 제2 정렬 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)의 일 부분은 발광 영역(EMA)과 비중첩하는 제2 컨택부(CT2)를 통해 제2 정렬 전극(RME2)과 연결되고, 제2 연결 전극(CNE2)의 타 부분은 발광 영역(EMA)에서 제1 발광 소자(ED_R)의 제2 단부와 전기적으로 연결될 수 있다. 이에 따라, 제2 연결 전극(CNE2)은 제2 정렬 전극(RME2)을 통해 상술한 제2 전원 전압을 공급받을 수 있다.
제3 연결 전극(CNE3)은 제3 정렬 전극(RME3) 상에 배치될 수 있다. 제3 연결 전극(CNE3)의 일 부분은 발광 영역(EMA)과 비중첩하는 제3 컨택부(CT3)를 통해 제3 정렬 전극(RME3)과 연결되고, 제3 연결 전극(CNE3)의 타 부분은 발광 영역(EMA)에서 제2 발광 소자(ED_G)의 제1 단부와 전기적으로 연결될 수 있다. 이에 따라, 제3 연결 전극(CNE3)은 제3 정렬 전극(RME3)을 통해 상술한 제1 전원 전압을 공급받을 수 있다.
제4 연결 전극(CNE4)은 제4 정렬 전극(RME4) 상에 배치될 수 있다. 제4 연결 전극(CNE4)의 일 부분은 발광 영역(EMA)과 비중첩하는 제4 컨택부(CT4)를 통해 제4 정렬 전극(RME4)과 연결되고, 제4 연결 전극(CNE4)의 타 부분은 발광 영역(EMA)에서 제2 발광 소자(ED_G)의 제2 단부와 전기적으로 연결될 수 있다. 이에 따라, 제4 연결 전극(CNE4)은 제4 정렬 전극(RME4)을 통해 상술한 제2 전원 전압을 공급받을 수 있다.
제5 연결 전극(CNE5)은 제5 정렬 전극(RME5) 상에 배치될 수 있다. 제5 연결 전극(CNE5)의 일 부분은 발광 영역(EMA)과 비중첩하는 제5 컨택부(CT5)를 통해 제5 정렬 전극(RME5)과 연결되고, 제5 연결 전극(CNE5)의 타 부분은 발광 영역(EMA)에서 제3 발광 소자(ED_B)의 제1 단부와 전기적으로 연결될 수 있다. 이에 따라, 제5 연결 전극(CNE5)은 제5 정렬 전극(RME5)을 통해 상술한 제1 전원 전압을 공급받을 수 있다.
제6 연결 전극(CNE6)은 제6 정렬 전극(RME6) 상에 배치될 수 있다. 제6 연결 전극(CNE6)의 일 부분은 발광 영역(EMA)과 비중첩하는 제6 컨택부(CT6)를 통해 제6 정렬 전극(RME6)과 연결되고, 제6 연결 전극(CNE6)의 타 부분은 발광 영역(EMA)에서 제3 발광 소자(ED_B)의 제2 단부와 전기적으로 연결될 수 있다. 이에 따라, 제6 연결 전극(CNE6)은 제6 정렬 전극(RME6)을 통해 상술한 제2 전원 전압을 공급받을 수 있다.
제1 정렬 전극(RME1), 제2 정렬 전극(RME2), 제1 발광 소자(ED_R), 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제1 발광부(LP1)를 이루고, 제3 정렬 전극(RME3), 제4 정렬 전극(RME4), 제2 발광 소자(ED_G), 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 제2 발광부(LP2)를 이루며, 제5 정렬 전극(RME5), 제6 정렬 전극(RME6), 제3 발광 소자(ED_B), 제5 연결 전극(CNE5) 및 제6 연결 전극(CNE6)은 제3 발광부(LP3)를 이룰 수 있다.
상술한 바와 같이, 일 실시예에 따른 표시 장치(1)에는 각각의 발광부(LPn, 도 2 참조)에 하나의 구동회로가 배치되므로, 하나의 화소(PX)에 3개의 구동 회로가 배치될 수 있다. 이에 따라, 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B)는 별개의 구동회로에 의해 구동될 수 있다.
이하에서는 일 실시예에 따른 표시 장치(1)의 일 화소(PX)를 이루는 소자의 적층 구조에 대해 자세히 설명하도록 한다.
도 6은 도 5의 X1-X1`선을 따라 자른 단면을 개략적으로 도시한 단면도이다. 도 7은 도 5의 X2-X2`선을 따라 자른 단면을 개략적으로 도시한 단면도이다.
도 6은 복수의 전극 컨택홀(CTD1, CTS1), 복수의 컨택부(CT1, CT2) 및 제1 발광 소자(ED_R)를 가로지르는 단면을 도시하고, 도 7은 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B)를 가로지르는 단면을 도시하고 있다.
한편, 제3 전극 컨택홀(CTD2), 제4 전극 컨택홀(CTS2), 제3 컨택부(CT3), 제4 컨택부(CT3) 및 제2 발광 소자(ED_G)를 가로지르는 단면과 제5 전극 컨택홀(CTD3), 제6 전극 컨택홀(CTS3), 제5 컨택부(CT5), 제6 컨택부(CT6) 및 제3 발광 소자(ED_B)를 가로지르는 단면은 도 6과 실질적으로 동일하므로, 이하에서는 이에 대한 설명을 생략하고, 도 6을 중심으로 설명하도록 한다.
도 6 및 도 7을 참조하여 일 실시예에 따른 표시 장치(1)의 단면 구조에 대하여 설명하면, 표시 장치(1)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(1)는 상술한 바와 같이 복수의 전극(RME)들, 발광 소자(ED) 및 연결 전극(CNE)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(1)의 회로 소자층(CCL)을 구성할 수 있다.
기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드 기판(SUB)일 수 있으나, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판(SUB)일 수도 있다.
기판(SUB) 상에는 회로 소자층(CCL)이 배치될 수 있다. 회로 소자층(CCL)은 기판(SUB) 상에 배치되는 발광 소자(ED)에 전기적 신호를 전달하는 여러 배선들이 배치될 수 있다. 회로 소자층(CCL)은 도 6 및 도 7에 도시된 바와 같이 복수의 도전층으로서, 제1 도전층, 반도체층, 제2 도전층 및 제3 도전층 등을 포함하고, 복수의 절연층으로서 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제1 보호층(PV1) 등을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(1)의 화소(PX)에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(1)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 제1 도전 패턴(CDP1), 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2)과 드레인 전극(D1, D2) 및 스토리지 커패시터(Cst, 도 3 참조)의 제2 커패시터 전극(CSE2)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 정렬 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제1 전압 배선(VL1)은 제1 정렬 전극(RME1)과 직접 연결되고, 제2 전압 배선(VL2)은 제2 정렬 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다.
회로 소자층(CCL) 상에는 비아 절연층(VIA)이 배치될 수 있다. 구체적으로, 비아 절연층(VIA)은 회로 소자층(CCL)의 제1 보호층(PV1) 상에 배치될 수 있다. 비아 절연층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드와 같은 유기 절연 물질을 포함하여, 회로 소자층(CCL) 내부의 여러 배선들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다.
비아 절연층(VIA)의 상면에는 정렬 전극(RME)들이 배치될 수 있다. 몇몇 실시예에서, 정렬 전극(RME)들은 비아 절연층(VIA)의 평면 프로파일을 따라 실질적으로 동일한 두께를 가지도록 배치될 수 있다. 정렬 전극(RME)들 각각의 저면은 비아 절연층(VIA)의 상면과 완전히 접촉할 수 있다. 다시 말해, 정렬 전극(RME)과 비아 절연층(VIA) 사이에는 별도의 소자가 배치되지 않을 수 있으나, 이에 제한되는 것은 아니다. 정렬 전극(RME)과 비아 절연층(VIA) 사이에는 별도의 소자가 배치되지 않는 경우에는 표시 장치(1)의 일 화소(PX)에 배치되는 소자들의 배치를 단순화할 수 있다. 도 6 에서는 정렬 전극(RME)과 비아 절연층(VIA) 사이에는 별도의 소자가 배치되지 않는 것을 예시하였다.
도 6에 도시된 바와 같이, 제1 정렬 전극(RME1)은 비아 절연층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD1)을 통해 제1 도전 패턴(CDP1)과 접촉하고, 제2 정렬 전극(RME2)은 비아 절연층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS1)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
정렬 전극(RME)은 발광 소자(ED)로부터 방출된 광을 반사시킬 수 있다. 구체적으로, 발광 소자(ED)들로부터 방출된 광은 정렬 전극(RME)으로 향할 수 있다. 이에 따라 발광 소자(ED)로부터 방출된 광은 정렬 전극(RME)에 의해 반사되어 제3 방향(DR3)으로 방출될 수 있다.
정렬 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어 정렬 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 정렬 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
다만, 이에 제한되지 않고, 각 정렬 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 정렬 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 정렬 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 정렬 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 표시 영역(DA) 전면에 배치되며, 비아 절연층(VIA) 및 복수의 정렬 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 정렬 전극(RME)들을 보호함과 동시에 서로 다른 정렬 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 정렬 전극(RME)들을 덮도록 배치됨에 따라 정렬 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 정렬 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 방향(DR1)으로 이격된 정렬 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 도 6에 도시된 바와 같이 컨택부들(CT1, CT2)을 포함할 수 있다. 컨택부들은 각각 서로 다른 정렬 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부들은 제1 정렬 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 정렬 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 제1 절연층(PAS1)을 관통하여 그 하부의 제1 정렬 전극(RME1) 또는 제2 정렬 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부들에 의해 노출된 정렬 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 몇몇 실시예에서 뱅크층(BNL)은 제1 전극 컨택홀(CTD) 또는 제2 전극 컨택홀(CTS)과 제3 방향(DR3)으로 중첩할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 뱅크층(BNL)은 제1 전극 컨택홀(CTD) 또는 제2 전극 컨택홀(CTS)과 제3 방향(DR3)으로 중첩하지 않을 수도 있다. 뱅크층(BNL)은 표시 장치(1)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 화소(PX)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)들은 후술하는 연결 전극(CNE)들과 접촉하여 정렬 전극(RME) 및 비아 절연층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
상술한 바와 같이 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 이격 공간 상에는 제1 발광 소자(ED_R)가 배치되고, 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4) 사이의 이격 공간 상에는 제2 발광 소자(ED_G)가 배치되며, 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6) 사이의 이격 공간 상에는 제3 발광 소자(ED_B)가 배치될 수 있다.
앵커부(ACH)는 발광 소자(ED)를 고정시키는 역할을 할 수 있다. 앵커부(ACH)는 발광 소자(ED)들 상에 배치되어 발광 소자(ED) 각각의 양 단부를 노출할 수 있다. 앵커부(ACH)는 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
한편, 서로 다른 발광 소자(ED) 상에 배치되는 서로 다른 앵커부(ACH) 각각의 폭은 다를 수 있다. 예를 들어, 제1 발광 소자(ED_R) 상에 배치되는 앵커부(ACH)의 폭은 제2 발광 소자(ED_G) 상에 배치되는 앵커부(ACH)의 폭보다 크고, 제2 발광 소자(ED_G) 상에 배치되는 앵커부(ACH)의 폭은 제3 발광 소자(ED_B) 상에 배치되는 앵커부(ACH)의 폭보다 클 수 있다.
연결 전극(CNE)의 제1 연결 전극층(CNEL1)은 제1 절연층(PAS1) 상에 배치될 수 있다. 제1 연결 전극층(CNEL1)은 제1 연결 전극(CNE1), 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 발광부(LP1, 도 5 참조)에서 제1 절연층(PAS1) 상에 배치되어 제1 발광 소자(ED_R)들과 접촉하고, 제3 연결 전극(CNE3)은 제2 발광부(LP2, 도 5 참조)에서 제1 절연층(PAS1) 상에 배치되어 제2 발광 소자(ED_G)들과 접촉하며, 제5 연결 전극(CNE5)은 제3 발광부(LP3, 도 5 참조)에서 제1 절연층(PAS1) 상에 배치되어 제3 발광 소자(ED_B)들과 접촉할 수 있다.
제1 연결 전극(CNE1)은 제1 발광부(LP1)에서 제1 정렬 전극(RME1)과 부분적으로 중첩하며 제1 발광 소자(ED_R)의 제1 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)은 도 6에 도시된 바와 같이 제1 정렬 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어서도록 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 정렬 전극(RME1)과 접촉할 수 있다. 이에 따라 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가될 수 있다.
제3 연결 전극(CNE3)은 제2 발광부(LP2)에서 제3 정렬 전극(RME3)과 부분적으로 중첩할 수 있다. 제3 연결 전극(CNE3)은 제3 정렬 전극(RME3)과 부분적으로 중첩하여 제2 발광 소자(ED_G)의 제1 단부와 접촉할 수 있다. 제3 연결 전극(CNE3)은 상술한 바와 같은 제1 연결 전극(CNE1)이 제1 컨택부(CT1)를 통해 제1 정렬 전극(RME1)과 접촉하여 제1 전원 전압을 인가받는 것과 유사하게 제1 전원 전압을 인가받을 수 있다.
제5 연결 전극(CNE5)은 제3 발광부(LP3)에서 제5 정렬 전극(RME5)과 부분적으로 중첩할 수 있다. 제5 연결 전극(CNE5)은 제5 정렬 전극(RME5)과 부분적으로 중첩하여 제3 발광 소자(ED_B)의 제1 단부와 접촉할 수 있다. 제5 연결 전극(CNE5)은 상술한 바와 같은 제1 연결 전극(CNE1)이 제1 컨택부(CT1)를 통해 제1 정렬 전극(RME1)과 접촉하여 제1 전원 전압을 인가받는 것과 유사하게 제1 전원 전압을 인가받을 수 있다.
제2 절연층(PAS2)은 앵커부(ACH), 제1 절연층(PAS1), 뱅크층(BNL), 및 제1 연결 전극층(CNEL1) 상에 배치될 수 있다. 제2 절연층(PAS2)은 제2 컨택부(CT2)를 포함할 수 있다. 예를 들어, 제2 절연층(PAS2)은 제2 정렬 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제2 컨택부(CT2)는 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 제2 컨택부(CT2)는 각각 그 하부의 제2 정렬 전극(RME2)의 상면 일부를 노출할 수 있다.
제2 절연층(PAS2)은 발광 소자(ED)의 일 단부를 덮지 않을 수 있다. 다시 말해, 제2 절연층(PAS2)은 제1 연결 전극층(CNEL1)이 접촉하지 않는 발광 소자(ED)들의 일 단부를 덮지 않을 수 있다.
연결 전극(CNE)의 제2 연결 전극층(CNEL2)은 제2 절연층(PAS2) 상에 배치될 수 있다. 제2 연결 전극층(CNEL2)은 제2 연결 전극(CNE2), 제4 연결 전극(CNE4) 및 제6 연결 전극(CNE6)을 포함할 수 있다.
제2 연결 전극(CNE2)은 제1 발광부(LP1, 도 5 참조)에서 제2 절연층(PAS2) 상에 배치되어 제1 발광 소자(ED_R)들과 접촉하고, 제4 연결 전극(CNE4)은 제2 발광부(LP2, 도 5 참조)에서 제2 절연층(PAS2) 상에 배치되어 제2 발광 소자(ED_G)들과 접촉하며, 제6 연결 전극(CNE6)은 제3 발광부(LP3, 도 5 참조)에서 제2 절연층(PAS2) 상에 배치되어 제3 발광 소자(ED_B)들과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 발광부(LP1)에서 제2 정렬 전극(RME2) 과 부분적으로 중첩하여 제1 발광 소자(ED_R)의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 도 6에 도시된 바와 같이 제2 정렬 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어서도록 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 정렬 전극(RME2)과 접촉할 수 있다. 이에 따라 제2 연결 전극(CNE2)은 제2 전원 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
제4 연결 전극(CNE4)은 제2 발광부(LP2)에서 제4 정렬 전극(RME4)과 부분적으로 중첩할 수 있다. 제4 연결 전극(CNE4)은 제4 정렬 전극(RME4)과 부분적으로 중첩하여 제2 발광 소자(ED_G)의 제2 단부와 접촉할 수 있다. 제4 연결 전극(CNE4)은 상술한 바와 같은 제2 연결 전극(CNE2)이 제2 컨택부(CT2)를 통해 제2 정렬 전극(RME2)과 접촉하여 제2 전원 전압을 인가받는 것과 유사하게 제2 전원 전압을 인가받을 수 있다.
제6 연결 전극(CNE6)은 제3 발광부(LP3)에서 제6 정렬 전극(RME6)과 부분적으로 중첩할 수 있다. 제6 연결 전극(CNE6)은 제6 정렬 전극(RME6)과 부분적으로 중첩하여 제3 발광 소자(ED_B)의 제2 단부와 접촉할 수 있다. 제6 연결 전극(CNE6)은 상술한 바와 같은 제2 연결 전극(CNE2)이 제2 컨택부(CT2)를 통해 제2 정렬 전극(RME2)과 접촉하여 제2 전원 전압을 인가받는 것과 유사하게 제2 전원 전압을 인가받을 수 있다.
제3 절연층(PAS3)은 제2 절연층(PAS2) 및 상에 배치된다. 제3 절연층(PAS3)은 표시 영역(DA)의 전면에 배치되어 외부로부터 화소(PX)를 이루는 소자들을 보호하는 역할을 할 수 있다. 제3 절연층(PAS3)은 실시예에 따라 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 은 각각 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
상술한 바와 같은 구성에 의해 일 실시예에 따른 표시 장치(1)의 일 화소(PX)는 하나의 발광 영역(EMA, 도 5 참조)에서 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광(즉, 제1 광), 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광(즉, 제2 광) 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광(즉, 제3 광)을 모두 방출할 수 있다. 다시 말해, 하나의 발광 영역에서 적어도 3 가지 이상의 파장대를 가지는 광을 방출할 수 있다.
이에 따라 일 실시예에 따른 표시 장치(1)는 제1 광을 방출하는 제1 발광 영역, 제2 광을 방출하는 제2 발광 영역, 제3 광을 방출하는 제3 발광 영역을 따로 갖는 구조에 비해 화소(PX)가 차지하는 면적을 줄일 수 있으므로 표시 장치(1)의 고해상도가 구현될 수 있다.
이하에서는 일 실시예에 따른 표시 장치(1)를 제조하는 공정에 대해 설명하도록 한다.
도 8 내지 도 23은 일 실시예에 따른 표시 장치를 제조하는 공정을 설명하기 위한 도면들이다.
도 8과 결부하여 도 9 내지 도 23을 참조하면, 일 실시예에 따른 표시 장치(1)를 제조하는 공정은 제1 사로(EP1, 도 5 참조), 제2 사로(EP2, 도 5 참조) 및 제3 사로(EP3, 도 5 참조)를 형성하는 정렬 전극(RME)을 배치하는 단계(S100), 제2 사로(EP2)에 제2 발광 소자(ED_G)를 정렬시키는 단계(S200), 제2 발광 소자(ED_G) 상에 유기 보호 패턴(PP)을 형성하는 단계(S300), 제1 사로(EP1)에 제1 발광 소자(ED_R)를 정렬시키는 단계(S400), 제1 발광 소자(ED_R) 상에 유기 보호 패턴(PP)을 형성하는 단계(S500), 제3 사로(EP3)에 제3 발광 소자(ED_B)를 정렬시키는 단계(S600), 발광 영역(EMA, 도 5 참조)에 제1 발광 소자(ED_R), 제2 발광 소자(ED_G), 제3 발광 소자(ED_B)를 덮는 유기 보호층(PL)을 형성하는 단계(S700) 및 유기 보호층(PL)을 식각하여 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 각각의 양 끝단을 노출하는 단계(S800)를 포함할 수 있다.
먼저 도 9를 참조하면, 기판(SUB) 상에 회로 소자층(CCL) 및 비아 절연층(VIA)을 형성하고, 비아 절연층(VIA) 상에 제1 사로(EP1, 도 5 참조), 제2 사로(EP2, 도 5 참조) 및 제3 사로(EP3, 도 5 참조)를 형성하는 정렬 전극(RME)을 배치한다.
기판(SUB) 상에 회로 소자층(CCL) 및 비아 절연층(VIA)을 형성하는 공정은 당업계에 널리 알려져 있으므로, 이에 대한 자세한 설명은 생략하도록 한다.
정렬 전극(RME)들은 비아 절연층(VIA) 상에 배치되고, 비아 절연층(VIA)과 정렬 전극(RME)들 사이에 별도의 소자가 배치되지 않을 수 있다. 상술한 바와 같이, 정렬 전극(RME)은 제1 방향(DR1) 일측을 따라 순차 배열되는 제1 정렬 전극(RME1), 제2 정렬 전극(RME2), 제3 정렬 전극(RME3), 제4 정렬 전극(RME4), 제5 정렬 전극(RME5) 및 제6 정렬 전극(RME6)을 포함할 수 있다. 예를 들어, 제1 정렬 전극(RME1)의 제1 방향(DR1) 일측에는 제2 정렬 전극(RME2)이 배치되고, 제2 정렬 전극(RME2)의 제1 방향(DR1) 일측에는 제3 정렬 전극(RME3)이 배치되며, 제3 정렬 전극(RME3)의 제1 방향(DR1) 일측에는 제4 정렬 전극(RME4)이 배치되고, 제4 정렬 전극(RME4)의 제1 방향(DR1) 일측에는 제5 정렬 전극(RME5)이 배치되며, 제5 정렬 전극(RME5)의 제1 방향(DR1) 일측에는 제6 정렬 전극(RME6)이 제1 방향(DR1)으로 상호 이격 배치될 수 있다.
예를 들어, 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 제1 방향(DR1)으로 제1 폭(W1) 만큼 이격되어 제1 사로(EP1)를 형성하고, 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4)은 제1 방향(DR1)으로 제2 폭(W2) 만큼 이격되어 제2 사로(EP2)를 형성하며, 제5 정렬 전극(RME5)과 제6 정렬 전극(RME6)은 제1 방향(DR1)으로 제3 폭(W3) 만큼 이격되어 제3 사로(EP3)를 형성할 수 있다. 제1 사로(EP1), 제2 사로(EP2) 및 제3 사로(EP3)는 이어지는 공정을 통해 발광 소자(ED)들이 정렬되는 영역일 수 있다.
또한, 제2 정렬 전극(RME2)과 제3 정렬 전극(RME3)은 제1 방향(DR1)으로 제4 폭(W4) 만큼 이격되고, 제4 정렬 전극(RME4)과 제5 정렬 전극(RME5)은 제1 방향(DR1)으로 제4 폭(W4) 만큼 이격될 수 있다. 제2 정렬 전극(RME2)과 제3 정렬 전극(RME3) 사이의 이격 공간 및 제4 정렬 전극(RME4)과 제5 정렬 전극(RME5) 사이의 이격 공간에는 발광 소자(ED)가 배치되지 않을 수 있다.
이어 도 10 내지 도 12를 참조하면, 제3 정렬 전극(RME3) 및 제4 정렬 전극(RME4)에 정렬 신호를 인가하여 제2 사로(EP2)에 토출되는 제2 발광 소자(ED_G)를 정렬시킨다. 제2 발광 소자(ED_G)를 정렬시키는 공정은 서로 다른 전위 값을 가지는 정렬 신호에 의해 발생하는 전계에 의해 발생하는 유전영동(Dielectrophoresis, DEP)힘을 이용하여 수행될 수 있다.
제3 정렬 전극(RME3)과 제4 정렬 전극(RME4) 사이의 이격 공간에는 용매(SV) 및 용매(SV)내에 분산되어 있는 제2 발광 소자(ED_G)를 포함하는 제2 잉크(INK_G)가 토출될 수 있다. 제2 잉크(INK_G)의 토출은 도 10에 도시된 바와 같이, 잉크젯(Ink-jet) 프린팅 장치에 의해 수행될 수 있다. 잉크젯 프린팅 장치가 제2 잉크(INK_G)를 토출하는 경우, 뱅크층(BNL)이 둘러싸는 영역, 즉 발광 영역(EMA, 도 5 참조)에 제2 잉크(INK_G)가 토출될 수 있다.
정렬 신호는 상술한 제1 전원 전압과 실질적으로 동일한 전위 값을 가지는 제1 정렬 신호 및 상술한 제2 전원 전압과 실질적으로 동일한 전위 값을 가지는 제2 정렬 신호를 포함할 수 있다.
제1 전계(IEL1)는 제3 정렬 전극(RME3)에 제1 정렬 신호를 인가하고, 제4 정렬 전극(RME4)에 제2 정렬 신호를 인가하여 발생시킬 수 있다. 이에 따라 도 11 및 도 12에 도시된 바와 같이, 제2 발광 소자(ED_G)는 제1 전계(IEL1)에 의해 제1 단부가 제3 정렬 전극(RME3) 상에 배치되고, 제2 단부가 제4 정렬 전극(RME4) 상에 배치되도록 정렬될 수 있다.
그 다음, 도 13을 참조하면, 제3 정렬 전극(RME3)과 제4 정렬 전극(RME4) 사이의 이격 공간 상에 배치된 제2 발광 소자(ED_G) 상에 유기 보호 패턴(PP)을 형성한다. 유기 보호 패턴(PP)은 제2 발광 소자(ED_G) 상에 감광성 유기 물질을 도포하고 상기 감광성 유기 물질을 노광 및 현상하여 형성할 수 있다.
유기 보호 패턴(PP)은 제2 발광 소자(ED_G)가 정렬되어 있는 상태를 유지시키고, 이어지는 제1 발광 소자(ED_R) 정렬 공정 또는 제3 발광 소자(ED_B) 정렬 공정으로부터 제2 발광 소자(ED_G)가 영향받는 것을 방지할 수 있다.
이어 도 14 내지 도 16을 참조하면, 제1 정렬 전극(RME1) 및 제2 정렬 전극(RME2)에 정렬 신호를 인가하여 제1 사로(EP1)에 토출되는 제1 발광 소자(ED_R)를 정렬시킨다. 제1 발광 소자(ED_R)를 정렬시키는 공정은, 제2 발광 소자(ED_G)를 정렬시키는 공정과 유사하게 서로 다른 전위 값을 가지는 정렬 신호에 의해 발생하는 전계에 의해 발생하는 유전영동힘을 이용하여 수행될 수 있다.
제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 이격 공간에는 용매(SV) 및 용매(SV)내에 분산되어 있는 제1 발광 소자(ED_R)를 포함하는 제1 잉크(INK_R)가 토출될 수 있다. 제1 잉크(INK_R)의 토출은 도 14에 도시된 바와 같이, 잉크젯 프린팅 장치에 의해 수행될 수 있다.
잉크젯 프린팅 장치가 제1 잉크(INK_R)를 토출하는 경우, 뱅크층(BNL)이 둘러싸는 영역, 즉 발광 영역(EMA, 도 5 참조)에 제1 잉크(INK_R)가 토출될 수 있다. 다시 말해, 도 10 내지 도 12와 결부하여 설명한 제2 잉크(INK_G)가 토출되는 발광 영역(EMA)이 제1 잉크(INK_R)가 토출되는 경우에도 공유되므로, 제2 잉크(INK_G)가 토출되는 토출량과 비교하여 실질적으로 동일하거나 유사한 토출량으로 제1 잉크(INK_R)가 토출될 수 있다.
제2 전계(IEL2)는 제1 정렬 전극(RME1)에 제1 정렬 신호를 인가하고, 제2 정렬 전극(RME2)에 제2 정렬 신호를 인가하여 발생시킬 수 있다. 이에 따라 도 15 및 도 16에 도시된 바와 같이, 제1 발광 소자(ED_R)는 제2 전계(IEL2)에 의해 제1 단부가 제1 정렬 전극(RME1) 상에 배치되고, 제2 단부가 제2 정렬 전극(RME2) 상에 배치되도록 정렬될 수 있다.
또한, 제2 발광 소자(ED_G) 상에 배치된 유기 보호 패턴(PP)이 용매(SV) 내에 분산된 제1 발광 소자(ED_R)가 제1 정렬 전극(RME1) 및 제2 정렬 전극(RME2) 사이의 이격 공간으로 이동하는 것을 유도하여 제1 발광 소자(ED_R)를 정렬시키는 공정이 용이하게 수행될 수 있다.
그 다음, 도 17을 참조하면, 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 이격 공간 상에 배치된 제1 발광 소자(ED_R) 상에 유기 보호 패턴(PP)을 형성한다. 유기 보호 패턴(PP)은 제1 발광 소자(ED_R) 상에 감광성 유기 물질을 도포하고 상기 감광성 유기 물질을 노광 및 현상하여 형성할 수 있다.
유기 보호 패턴(PP)은 제1 발광 소자(ED_R)가 정렬되어 있는 상태를 유지시키고, 이어지는 제3 발광 소자(ED_B) 정렬 공정으로부터 제1 발광 소자(ED_R)가 영향받는 것을 방지할 수 있다.
이어, 도 18 내지 도 20을 참조하면, 제5 정렬 전극(RME5) 및 제6 정렬 전극(RME6)에 정렬 신호를 인가하여 제3 사로(EP3)에 토출되는 제3 발광 소자(ED_B)를 정렬시킨다. 제3 발광 소자(ED_B)를 정렬시키는 공정은, 제2 발광 소자(ED_G)를 정렬시키는 공정과 유사하게 서로 다른 전위 값을 가지는 정렬 신호에 의해 발생하는 전계에 의해 발생하는 유전영동힘을 이용하여 수행될 수 있다.
제5 정렬 전극(RME5)과 제6 정렬 전극(RME6) 사이의 이격 공간에는 용매(SV) 및 용매(SV)내에 분산되어 있는 제4 발광 소자(ED_B)를 포함하는 제3 잉크(INK_B)가 토출될 수 있다. 제3 잉크(INK_B)의 토출은 도 18에 도시된 바와 같이, 잉크젯 프린팅 장치에 의해 수행될 수 있다.
잉크젯 프린팅 장치가 제3 잉크(INK_B)를 토출하는 경우, 뱅크층(BNL)이 둘러싸는 영역, 즉 발광 영역(EMA, 도 5 참조)에 제3 잉크(INK_B)가 토출될 수 있다. 다시 말해, 도 10 내지 도 12와 결부하여 설명한 제2 잉크(INK_G)가 토출되는 발광 영역(EMA)이 제3 잉크(INK_B)가 토출되는 경우에도 공유되므로, 제2 잉크(INK_G)가 토출되는 토출량과 비교하여 실질적으로 동일하거나 유사한 토출량으로 제3 잉크(INK_B)가 토출될 수 있다.
제3 전계(IEL3)는 제5 정렬 전극(RME5)에 제1 정렬 신호를 인가하고, 제6 정렬 전극(RME6)에 제2 정렬 신호를 인가하여 발생시킬 수 있다. 이에 따라 도 19 및 도 20에 도시된 바와 같이, 제3 발광 소자(ED_B)는 제3 전계(IEL3)에 의해 제1 단부가 제5 정렬 전극(RME5) 상에 배치되고, 제6 단부가 제6 정렬 전극(RME6) 상에 배치되도록 정렬될 수 있다.
또한, 제2 발광 소자(ED_G) 상에 배치된 유기 보호 패턴(PP)이 용매(SV) 내에 분산된 제3 발광 소자(ED_B)가 제5 정렬 전극(RME5) 및 제6 정렬 전극(RME6) 사이의 이격 공간으로 이동하는 것을 유도하여 제3 발광 소자(ED_B)를 정렬시키는 공정이 용이하게 수행될 수 있다.
그 다음 도 21 내지 도 23을 참조하면, 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B)를 덮는 유기 보호층(PL)을 형성하고, 유기 보호층(PL)을 식각하여 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 각각의 양 끝단을 노출한다. 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 각각의 양 끝단을 노출하는 공정은 마스크(MASK)를 이용한 건식 식각(Dry etching)을 통해 수행될 수 있으나, 이에 제한되는 것은 아니다.
유기 보호층(PL)은 도 21에 도시된 바와 같이, 제1 발광 소자(ED_R) 상에 배치되는 유기 보호 패턴(PP) 또는 제2 발광 소자(ED_G) 상에 배치되는 유기 보호 패턴(PP)과 실질적으로 동일한 물질을 사용하여 뱅크층(BNL)이 둘러싸는 영역을 평탄화 시킴으로써 형성할 수 있다.
제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 각각의 양 끝단을 노출하는 공정은 도 22 및 도 23에 도시된 바와 같이 마스크(MASK)를 이용한 건식 식각을 통해 수행될 수 있다. 마스크(MASK)에는 각 발광 소자(ED) 상에 형성될 앵커부(ACH)의 폭에 대응되어 식각이 이루어지지 않도록 하는 차폐부(해칭된 영역) 및 식각이 이루어지도록 하는 식각부(해칭되지 않는 영역)을 포함할 수 있다.
유기 보호층(PL)은 뱅크층(BNL)이 둘러싸는 영역에 전체적으로 형성되므로 식각 공정으로부터 발광 소자(ED) 하부의 소자들을 보호하고, 식각 공정이 안정적으로 수행될 수 있게 할 수 있다.
이하, 일 실시예에 따른 표시 장치(1)의 다른 실시예에 대해서 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 24는 다른 실시예에 따른 표시 장치의 화소 구조를 도시한 평면도이다. 도 25는 도 24의 X3-X3`선을 따라 자른 단면을 도시한 단면도이다.
도 24 및 도 25를 참조하면, 본 실시예에 따른 표시 장치(1_1)의 일 화소는 발광 소자(ED) 상에 배치되는 연결 전극(CNE_1)들 중 적어도 어느 하나의 연결 전극(CNE_1)은 두 개의 발광 소자(ED)와 접촉될 수 있음을 예시한다.
본 실시예에 따른 일 화소는 정렬 전극(RME_1), 정렬 전극(RME_1) 상에 배치되는 발광 소자(ED) 및 발광 소자(ED) 상에 배치되는 연결 전극(CNE_1)을 포함할 수 있다.
정렬 전극(RME_1)은 제1 방향(DR1) 일측을 따라 순차 배열되는 제1 정렬 전극(RME1_1), 제2 정렬 전극(RME2_1), 제3 정렬 전극(RME3_1) 및 제4 정렬 전극(RME4_1)을 포함할 수 있다. 예를 들어, 제1 정렬 전극(RME1_1)의 제1 방향(DR1) 일측에는 제2 정렬 전극(RME2_1)이 배치되고, 제2 정렬 전극(RME2_1)의 제1 방향(DR1) 일측에는 제3 정렬 전극(RME3_1)이 배치되며, 제3 정렬 전극(RME3_1)의 제1 방향(DR1) 일측에는 제4 정렬 전극(RME4_1)이 배치될 수 있다.
제1 정렬 전극(RME1_1), 제2 정렬 전극(RME2_1), 제3 정렬 전극(RME3_1) 및 제4 정렬 전극(RME4_1)은 각각 제1 방향(DR1)으로 상호 이격 배치될 수 있다. 예를 들어 제1 정렬 전극(RME1_1)과 제2 정렬 전극(RME2_1)은 제1 방향(DR1)으로 제1 폭(W1) 만큼 이격되어 제1 사로(EP1_1)를 형성하고, 제2 정렬 전극(RME2_1)과 제3 정렬 전극(RME3_1)은 제1 방향(DR1)으로 제2 폭(W2) 만큼 이격되어 제2 사로(EP2)를 형성하며, 제3 정렬 전극(RME3_1)과 제4 정렬 전극(RME4_1)은 제1 방향(DR1)으로 제3 폭(W3) 만큼 이격되어 제3 사로(EP3)를 형성할 수 있다.
이에 따라, 제1 사로(EP1_1)의 제1 방향(DR1) 폭은 제1 폭(W1)과 실질적으로 동일하고, 제2 사로(EP2_1)의 제1 방향(DR1) 폭은 제2 폭(W2)과 실질적으로 동일하며, 제3 사로(EP3_1)의 제1 방향(DR1) 폭은 제3 폭(W3)과 실질적으로 동일할 수 있다. 몇몇 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 크고, 제2 폭(W2)은 제3 폭(W3)보다 클 수 있으나, 이에 제한되는 것은 아니다. 도 24 에서는 제1 폭(W1)이 제2 폭(W2)보다 크고, 제2 폭(W2)이 제3 폭(W3)보다 큰 구성을 예시하였다.
제1 발광 소자(ED_R)는 제1 정렬 전극(RME1_1)과 제2 정렬 전극(RME2_1) 사이의 이격 공간, 즉 제1 사로(EP1_1) 상에 배치되고, 제2 발광 소자(ED_G)는 제2 정렬 전극(RME2_1)과 제3 정렬 전극(RME3_1) 사이의 이격 공간, 즉 제2 사로(EP2_1) 상에 배치되며, 제3 발광 소자(ED_B)는 제3 정렬 전극(RME3_1)과 제4 정렬 전극(RME4_1) 사이의 이격 공간, 즉 제3 사로(EP3_1) 상에 배치될 수 있다.
예를 들어, 제1 발광 소자(ED_R)의 제1 단부는 제1 정렬 전극(RME1_1)의 제1 방향(DR1) 일측 변 상에 배치되고, 제2 단부는 제2 정렬 전극(RME2_1)의 제1 방향(DR1) 타측 변 상에 배치될 수 있다. 제2 발광 소자(ED_G)의 제1 단부는 제2 정렬 전극(RME2_1)의 제1 방향(DR1) 일측 변 상에 배치되고, 제2 단부는 제3 정렬 전극(RME3_1)의 제1 방향(DR1) 타측 변 상에 배치될 수 있다. 제3 발광 소자(ED_B)의 제1 단부는 제3 정렬 전극(RME3_1)의 제1 방향(DR1) 일측 변 상에 배치되고, 제2 단부는 제4 정렬 전극(RME4_1)의 제1 방향(DR1) 타측 변 상에 배치될 수 있다.
연결 전극(CNE_1)은 발광 소자(ED)들 상에 배치될 수 있다. 연결 전극(CNE_1)은 제1 연결 전극층(CNEL1_1) 및 제2 연결 전극층(CNEL2_1)을 포함할 수 있다. 제1 연결 전극층(CNEL1_1)과 제2 연결 전극층(CNEL2_1)은 적층 순서에 따라 구별될 수 있다. 예를 들어, 표시 장치 제조 공정에서 제1 연결 전극층(CNEL1_1)이 제2 연결 전극층(CNEL2_1)보다 먼저 형성될 수 있다.
제1 연결 전극층(CNEL1_1)은 제1 연결 전극(CNE1_1) 및 제3 연결 전극(CNE3_1)을 포함하고, 제2 연결 전극층(CNEL2_1)은 제2 연결 전극(CNE2_1) 및 제4 연결 전극(CNE4_1)을 포함할 수 있다.
제1 연결 전극(CNE1_1)은 제1 정렬 전극(RME1_1) 상에 배치되어 제1 발광 소자(ED_R)의 제1 단부와 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1_1)에는 회로 소자층(CCL_1)에 포함되는 별도의 구동 회로와 전기적으로 연결되어 다양한 전위 값을 가지는 전압을 인가받을 수 있다.
제2 연결 전극(CNE2_1)은 제2 정렬 전극(RME2_1) 상에 배치되어 제1 발광 소자(ED_R)의 제2 단부 및 제2 발광 소자(ED_G)의 제1 단부와 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2_1)에는 회로 소자층(CCL_1)에 포함되는 별도의 구동 회로와 전기적으로 연결되어 다양한 전위 값을 가지는 전압을 인가받을 수 있다.
제3 연결 전극(CNE3_1)은 제3 정렬 전극(RME3_1) 상에 배치되어 제2 발광 소자(ED_G)의 제2 단부 및 제3 발광 소자(ED_B)의 제1 단부와 전기적으로 연결될 수 있다. 제3 연결 전극(CNE3_1)에는 회로 소자층(CCL_1)에 포함되는 별도의 구동 회로와 전기적으로 연결되어 다양한 전위 값을 가지는 전압을 인가받을 수 있다.
제4 연결 전극(CNE4_1)은 제4 정렬 전극(RME4_1) 상에 배치되어 제3 발광 소자(ED_B)의 제2 단부와 전기적으로 연결될 수 있다. 제4 연결 전극(CNE4_1)에는 회로 소자층(CCL_1)에 포함되는 별도의 구동 회로와 전기적으로 연결되어 다양한 전위 값을 가지는 전압을 인가받을 수 있다.
제1 정렬 전극(RME1_1), 제2 정렬 전극(RME2_1), 제1 발광 소자(ED_R), 제1 연결 전극(CNE1_1) 및 제2 연결 전극(CNE2_1)은 제1 발광부(LP1_1)를 이루고, 제2 정렬 전극(RME2_1), 제3 정렬 전극(RME3_1), 제2 발광 소자(ED_G), 제2 연결 전극(CNE2_1) 및 제3 연결 전극(CNE3_1)은 제2 발광부(LP2_1)를 이루며, 제3 정렬 전극(RME3_1), 제4 정렬 전극(RME4_1), 제3 발광 소자(ED_B), 제3 연결 전극(CNE3_1) 및 제4 연결 전극(CNE4_1)은 제3 발광부(LP3_1)를 이룰 수 있다.
상술한 바와 같은 구성에 의해 본 실시예에 따른 표시 장치(1_1)에는 제1 연결 전극(CNE1_1), 제2 연결 전극(CNE2_1), 제3 연결 전극(CNE3_1) 및 제4 연결 전극(CNE4_1) 각각에 별도의 구동 회로가 연결되어 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B)를 구동할 수 있다.
이하에서는 본 실시예에 따른 표시 장치(1_1)의 화소에 배치된 발광 소자(ED)들의 구동 방법에 대해 설명하도록 한다.
도 26 내지 도 33은 도 24의 실시예에 따른 표시 장치의 발광 소자들을 구동하는 방법을 설명하기 위한 도면들이다.
도 26 내지 도 33을 참조하면 발광 소자(ED)의 양 끝단에 전위 값이 다른 전원이 인가되는 경우, 제1 단부에 상대적으로 높은 전위 값의 제1 전원(HV)이 인가되고, 제2 단부에 상대적으로 낮은 전위 값의 제2 전원(LV)이 인가되면 빛을 방출할 수 있다. 상술한 바와 같이 연결 전극(CNE_1) 각각에 별도의 구동 회로가 연결되어 있으므로, 연결 전극(CNE_1) 각각에 서로 다른 전위 값의 전원을 인가할 수 있으므로, 발광 소자(ED)들을 개별적으로 구동할 수 있다. 또한, 도면에서는 제1 전원(HV)과 제2 전원(LV) 만을 도시하였으나, 제1 전원(HV)의 전위 값 및 제2 전원(LV)의 전위 값과 다른 전위 값을 가지는 전원이 인가될 수도 있다. 이하에서는 설명의 편의를 위해 제1 전원(HV)과 제2 전원(LV)이 인가되는 것을 중심으로 설명하도록 한다.
먼저, 도 26에 도시된 바와 같이 제1 연결 전극(CNE1_1), 제2 연결 전극(CNE2_1), 제3 연결 전극(CNE3_1) 및 제4 연결 전극(CNE4_1) 모두에 제2 전원(LV)이 인가되는 경우 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 중 어느 하나의 발광 소자(ED)도 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가되지 않으므로, 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B)모두 발광하지 않아 블랙(BLACK)이 표현될 수 있다.
이어 도 27에 도시된 바와 같이, 제1 연결 전극(CNE1_1)에 제1 전원(HV)이 인가되고, 제2 연결 전극(CNE2_1), 제3 연결 전극(CNE3_1) 및 제4 연결 전극(CNE4_1)에 제2 전원(LV)이 인가되면 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 모두 각각의 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가되어 제1 발광 소자(ED_R), 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 모두 발광할 수 있다. 이에 따라 화이트(WHITE)가 표현될 수 있다.
그 다음 도 28에 도시된 바와 같이, 제1 연결 전극(CNE1_1) 및 제3 연결 전극(CNE3_1)에 제1 전원(HV)이 인가되고, 제2 연결 전극(CNE2_1), 및 제4 연결 전극(CNE4_1)에 제2 전원(LV)이 인가되면, 제1 발광 소자(ED_R)만이 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가될 수 있다. 이에 따라 제1 발광 소자(ED_R) 만이 발광하여 레드(RED)가 표현될 수 있다.
이어 도 29에 도시된 바와 같이, 제1 연결 전극(CNE1_1) 및 제3 연결 전극(CNE3_1)에 제2 전원(LV)이 인가되고, 제2 연결 전극(CNE2_1), 및 제4 연결 전극(CNE4_1)에 제1 전원(HV)이 인가되면 제2 발광 소자(ED_G)만이 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가될 수 있다. 이에 따라 제2 발광 소자(ED_G) 만이 발광하여 그린(GREEN)이 표현될 수 있다.
그 다음 도 30에 도시된 바와 같이, 제1 연결 전극(CNE1_1), 제2 연결 전극(CNE2_1) 및 제4 연결 전극(CNE4_1)에 제2 전원(LV)이 인가되고 제3 연결 전극(CNE3_1)에 제1 전원(HV)이 인가되는 경우, 제3 발광 소자(ED_B)만이 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가될 수 있다. 이에 따라 제3 발광 소자(ED_B) 만이 발광하여 블루(BLUE)가 표현될 수 있다.
이어 도 31에 도시된 바와 같이, 제1 연결 전극(CNE1_1) 및 제4 연결 전극(CNE4_1)에 제1 전원(HV)이 인가되고, 제2 연결 전극(CNE2_1) 및 제3 연결 전극(CNE3_1)에 제2 전원(LV)이 인가되는 경우, 제1 발광 소자(ED_R) 및 제2 발광 소자(ED_G) 각각의 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가될 수 있다. 따라서, 제1 발광 소자(ED_R) 및 제2 발광 소자(ED_G)가 발광할 수 있다.
그 다음 도 32에 도시된 바와 같이, 제1 연결 전극(CNE1_1), 제3 연결 전극(CNE3_1) 및 제4 연결 전극(CNE4_1)에 제2 전원(LV)이 인가되고, 제2 연결 전극(CNE2_1)에 제1 전원(HV)이 인가되는 경우, 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B) 각각의 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가될 수 있다. 따라서, 제2 발광 소자(ED_G) 및 제3 발광 소자(ED_B)가 발광할 수 있다.
마지막으로, 도 33에 도시된 바와 같이, 제1 연결 전극(CNE1_1) 및 제3 연결 전극(CNE3_1)에 제1 전원(HV)이 인가되고, 제2 연결 전극(CNE2_1), 및 제4 연결 전극(CNE4_1)에 제2 전원(LV)이 인가되는 경우, 제1 발광 소자(ED_R) 및 제3 발광 소자(ED_B) 각각의 제1 단부에 제1 전원(HV)이 인가되고, 제2 단부에 제2 전원(LV)이 인가될 수 있다. 따라서, 제1 발광 소자(ED_R) 및 제3 발광 소자(ED_B)가 발광할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ED_R: 제1 발광 소자
ED_G: 제2 발광 소자
ED_B: 제3 발광 소자
BNL: 뱅크층
EMA: 발광 영역

Claims (20)

  1. 기판 상에 배치되어 발광 영역을 정의하는 뱅크층;
    상기 기판 상에 배치되어 상기 발광 영역을 가로지르도록 연장되고, 일 방향을 따라 순차적으로 이격 배치되는 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 제4 정렬 전극, 제5 정렬 전극 및 제6 정렬 전극;
    상기 발광 영역 내에서 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 공간 상에 배치되어 제1 광을 방출하는 제1 발광 소자;
    상기 발광 영역 내에서 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 공간 상에 배치되어 제2 광을 방출하는 제2 발광 소자; 및
    상기 발광 영역 내에서 상기 제5 정렬 전극과 상기 제6 정렬 전극 사이의 이격 공간 상에 배치되어 제3 광을 방출하는 제3 발광 소자를 포함하되,
    상기 제1 광의 파장, 상기 제2 광의 파장 및 상기 제3 광의 파장은 각각 서로 다른 표시 장치.
  2. 제1항에 있어서,
    상기 제1 발광 소자의 길이 상기 제2 발광 소자의 길이 및 상기 제3 발광 소자의 길이는 각각 서로 다른 표시 장치.
  3. 제2항에 있어서,
    상기 제1 광은 610㎚ 내지 650㎚ 범위의 피크 파장을 갖고,
    상기 제2 광은 510㎚ 내지 550㎚ 범위의 피크 파장을 가지며,
    상기 제3 광은 440㎚ 내지 480㎚ 범위의 피크 파장을 갖는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 발광 소자의 길이는 상기 제2 발광 소자의 길이보다 크고,
    상기 제2 발광 소자의 길이는 상기 제3 발광 소자의 길이보다 큰 표시 장치.
  5. 제4항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자 상에 배치되어 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자 각각의 양 끝단을 노출하는 앵커부를 더 포함하되,
    상기 앵커부는 유기 절연물질을 포함하는 표시 장치.
  6. 제4항에 있어서,
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 간격은 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 간격보다 크고,
    상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 간격은 상기 제5 정렬 전극과 상기 제6 정렬 전극 사이의 이격 간격보다 큰 표시 장치.
  7. 제6항에 있어서,
    상기 제1 발광 소자의 길이는 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 간격보다 크고,
    상기 제2 발광 소자의 길이는 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 간격보다 크며,
    상기 제3 발광 소자의 길이는 상기 제5 정렬 전극과 상기 제6 정렬 전극 사이의 이격 간격보다 큰 표시 장치.
  8. 제1항에 있어서,
    상기 기판과 상기 제1 정렬 전극, 상기 제2 정렬 전극, 상기 제3 정렬 전극, 상기 제4 정렬 전극, 상기 제5 정렬 전극 및 상기 제6 정렬 전극 사이에 배치되는 비아 절연층을 더 포함하되,
    상기 발광 영역에서 상기 제1 정렬 전극, 상기 제2 정렬 전극, 상기 제3 정렬 전극, 상기 제4 정렬 전극, 상기 제5 정렬 전극 및 상기 제6 정렬 전극은 각각 전체적으로 평평한 프로파일을 가지는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 정렬 전극, 상기 제2 정렬 전극, 상기 제3 정렬 전극, 상기 제4 정렬 전극, 상기 제5 정렬 전극 및 상기 제6 정렬 전극 각각의 저면은 상기 발광 영역에서 상기 비아 절연층의 상면과 완전히 접촉하는 표시 장치.
  10. 기판 상에 배치되어 발광 영역을 정의하는 뱅크층;
    상기 기판 상에 배치되어 상기 발광 영역을 가로지르도록 연장되고, 일 방향을 따라 순차적으로 이격 배치되는 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극 및 제4 정렬 전극;
    상기 발광 영역 내에서 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 공간 상에 배치되어 제1 광을 방출하는 제1 발광 소자;
    상기 발광 영역 내에서 상기 제2 정렬 전극과 상기 제3 정렬 전극 사이의 이격 공간 상에 배치되어 제2 광을 방출하는 제2 발광 소자; 및
    상기 발광 영역 내에서 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 공간 상에 배치되어 제3 광을 방출하는 제3 발광 소자를 포함하되,
    상기 제1 광의 파장, 상기 제2 광의 파장 및 상기 제3 광의 파장은 각각 서로 다른 표시 장치.
  11. 제10항에 있어서,
    상기 제1 발광 소자의 길이 상기 제2 발광 소자의 길이 및 상기 제3 발광 소자의 길이는 각각 서로 다른 표시 장치.
  12. 제11항에 있어서,
    상기 제1 광은 610㎚ 내지 650㎚ 범위의 피크 파장을 갖고, 상기 제2 광은 510㎚ 내지 550㎚ 범위의 피크 파장을 가지며, 상기 제3 광은 440㎚ 내지 480㎚ 범위의 피크 파장을 갖는 표시 장치.
  13. 제12항에 있어서,
    상기 제1 발광 소자의 길이는 상기 제2 발광 소자의 길이보다 크고,
    상기 제2 발광 소자의 길이는 상기 제3 발광 소자의 길이보다 큰 표시 장치.
  14. 제13항에 있어서,
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 이격 간격은 상기 제2 정렬 전극과 상기 제3 정렬 전극 사이의 이격 간격보다 크고,
    상기 제2 정렬 전극과 상기 제3 정렬 전극 사이의 이격 간격은 상기 제3 정렬 전극과 상기 제4 정렬 전극 사이의 이격 간격보다 큰 표시 장치.
  15. 제10항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자는 각각 서로 다른 극성을 가지는 제1 단부 및 제2 단부를 포함하되,
    상기 제1 발광 소자의 제2 단부는 상기 제2 발광 소자의 제1 단부와 마주하고,
    상기 제2 발광 소자의 제2 단부는 상기 제3 발광 소자의 제1 단부와 마주하는 표시 장치.
  16. 제15항에 있어서,
    상기 제1 정렬 전극 상에 배치되는 제1 연결 전극, 상기 제2 정렬 전극 상에 배치되는 제2 연결 전극, 상기 제3 정렬 전극 상에 배치되는 제3 연결 전극 및 상기 제4 정렬 전극 상에 배치되는 제4 연결 전극을 더 포함하되,
    상기 제1 연결 전극은 상기 제1 발광 소자의 제1 단부와 접촉하고,
    상기 제2 연결 전극은 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하며,
    상기 제3 연결 전극은 상기 제2 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제1 단부와 접촉하고,
    상기 제4 연결 전극은 상기 제3 발광 소자의 제2 단부와 접촉하는 표시 장치.
  17. 제16항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극 및 상기 제4 연결 전극 각각은 서로 다른 전위 값을 가지는 제1 전압 및 제2 전압을 공급받도록 구성되는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자 상에 배치되어 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자 각각의 제1 단부 및 제2 단부를 노출하는 앵커부를 더 포함하되,
    상기 앵커부는 유기 절연물질을 포함하는 표시 장치.
  19. 제10항에 있어서,
    상기 기판과 상기 제1 정렬 전극, 상기 제2 정렬 전극, 상기 제3 정렬 전극 및 상기 제4 정렬 전극 사이에 배치되는 비아 절연층을 더 포함하되,
    상기 발광 영역에서 상기 제1 정렬 전극, 상기 제2 정렬 전극, 상기 제3 정렬 전극 및 상기 제4 정렬 전극은 각각 전체적으로 평평한 프로파일을 가지는 표시 장치.
  20. 제19항에 있어서,
    상기 제1 정렬 전극, 상기 제2 정렬 전극, 상기 제3 정렬 전극 및 상기 제4 정렬 전극 각각의 저면은 상기 발광 영역에서 상기 비아 절연층의 상면과 완전히 접촉하는 표시 장치.
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