KR20210143969A - 표시 장치 - Google Patents

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김기범
채경태
강기녕
김진택
이현욱
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고 제1 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층, 상기 도전층 상에 배치되고, 상기 제1 방향으로 연장되며 서로 이격 배치된 제1 전극과 제2 전극, 상기 제1 전극과 제2 전극 상에 배치된 복수의 발광 소자들 및 상기 도전층 상에 배치되어 상기 제1 전극과 분리되어 배치된 전극 패턴을 포함하고, 상기 전극 패턴은 상기 제1 전압 배선과 두께 방향으로 중첩하도록 배치되어 상기 제1 전압 배선과 직접 접촉한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 신규 전극 구조를 포함하는 무기 발광 소자 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 제조 공정 효율이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고 제1 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층, 상기 도전층 상에 배치되고, 상기 제1 방향으로 연장되며 서로 이격 배치된 제1 전극과 제2 전극, 상기 제1 전극과 제2 전극 상에 배치된 복수의 발광 소자들 및 상기 도전층 상에 배치되어 상기 제1 전극과 분리되어 배치된 전극 패턴을 포함하고, 상기 전극 패턴은 상기 제1 전압 배선과 두께 방향으로 중첩하도록 배치되어 상기 제1 전압 배선과 직접 접촉한다.
상기 전극 패턴은 상기 제1 전극과 상기 제1 방향으로 이격되어 배치될 수 있다.
상기 도전층 상에 배치된 층간 절연층을 더 포함하고, 상기 전극 패턴은 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 전압 배선과 접촉할 수 있다.
상기 층간 절연층과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 뱅크들을 더 포함하고, 상기 전극 패턴은 상기 제1 뱅크와 비중첩하며 상기 층간 절연층 상에 직접 배치될 수 있다.
상기 층간 절연층 상에 배치되며 상기 발광 소자들이 배치된 발광 영역과 상기 발광 영역의 상기 제1 방향 일 측에 배치된 절단부 영역을 둘러싸는 제2 뱅크를 더 포함하고, 상기 전극 패턴은 상기 제2 뱅크와 두께 방향으로 중첩하도록 배치될 수 있다.
상기 제1 전극과 상기 전극 패턴은 상기 절단부 영역을 사이에 두고 서로 이격되어 배치되고, 상기 제2 전극은 상기 발광 영역으로부터 상기 절단부 영역을 가로질러 배치될 수 있다.
상기 도전층은 제1 기판과 상기 도전층 사이에 배치된 제1 트랜지스터를 통해 상기 제1 전압 배선과 전기적으로 연결된 제1 도전 패턴을 더 포함하고, 상기 제1 전극은 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 도전 패턴과 직접 접촉하고 상기 제2 전극은 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 접촉할 수 있다.
상기 제1 전극은 상기 발광 영역의 상기 제1 방향 일 측에 형성된 제1 전극 컨택부에서 상기 제1 도전 패턴과 접촉하고, 상기 제2 전극은 상기 절단부 영역의 상기 제2 방향 타 측에 형성된 제2 전극 컨택부에서 상기 제2 전압 배선과 접촉할 수 있다.
상기 제1 전극과 상기 제2 전극을 부분적으로 덮는 제1 절연층을 더 포함하고, 상기 발광 소자는 상기 제1 절연층 상에 직접 배치될 수 있다.
상기 제1 절연층 상에 배치되어 상기 제1 전극 및 상기 발광 소자와 접촉하는 제1 접촉 전극 및 상기 제1 절연층 상에 배치되어 상기 제2 전극 및 상기 발광 소자와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자 상에 배치된 제2 절연층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역의 일 측에 위치한 절단부 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치되며 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 상기 제2 전극을 사이에 두고 상기 제3 전극과 제2 방향으로 이격된 제4 전극, 상기 제2 방향으로 이격된 전극들 상에 배치된 복수의 발광 소자들, 상기 제1 전극과 분리되어 상기 발광 영역의 외부에 배치된 전극 패턴, 상기 제1 전극 상에 배치되어 상기 발광 소자와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자와 접촉하는 제2 접촉 전극 및 상기 제3 전극과 상기 제4 전극 상에 배치되어 상기 발광 소자와 접촉하는 제3 접촉 전극을 포함한다.
상기 제1 기판 상에 배치되어 상기 제1 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층을 더 포함하고, 상기 전극 패턴은 상기 제1 전압 배선과 직접 연결될 수 있다.
상기 전극 패턴과 상기 제1 전극은 일부분이 상기 절단부 영역에 배치되되 서로 이격되어 배치될 수 있다.
상기 전극 패턴은 상기 절단부 영역의 상기 제2 방향 일 측에 배치되어 상기 제1 전압 배선과 두께 방향으로 중첩할 수 있다.
상기 제1 기판과 상기 도전층 사이에 배치되어 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터를 더 포함하고, 상기 제1 전극은 상기 제1 트랜지스터와 전기적으로 연결되고 상기 제2 전극은 상기 제2 전압 배선과 직접 연결될 수 있다.
상기 제1 기판과 상기 제1 내지 제4 전극들 사이에 배치된 복수의 제1 뱅크들, 및 상기 발광 영역과 상기 절단부 영역을 둘러싸도록 배치된 제2 뱅크를 더 포함하고, 상기 제1 전극과 상기 제2 전극은 상기 제2 뱅크와 중첩된 부분에 형성된 전극 컨택부를 포함할 수 있다.
상기 발광 소자는 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제3 전극 상에 배치된 제1 발광 소자 및 제1 단부가 상기 제4 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 제2 발광 소자를 포함할 수 있다.
상기 제1 접촉 전극은 상기 제1 발광 소자의 제1 단부 및 상기 제1 전극과 접촉하고 상기 제2 접촉 전극은 상기 제2 발광 소자의 제2 단부 및 상기 제2 전극과 접촉할 수 있다.
상기 제3 접촉 전극은 상기 제2 접촉 전극을 둘러싸도록 배치되고, 상기 제3 전극, 상기 제4 전극, 상기 제1 발광 소자의 제2 단부, 및 상기 제2 발광 소자의 제1 단부와 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 각 서브 화소마다 전극들이 분리되어 배치될 수 있고, 발광 소자를 배치하는 공정에서 그 하부의 도전층을 이용하여 정렬 신호를 인가할 수 있다. 상기 전극들 보다 정렬 신호가 인가되는 배선의 저항이 낮아 상기 정렬 신호의 전압 강하가 방지될 수 있다. 또한, 서브 화소들의 경계에는 정렬 신호에 의한 전계가 생성되지 않으므로, 원하지 않는 영역에 배치되어 유실되는 발광 소자의 개수가 감소할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선 및 Q2-Q2'선을 따라 자른 단면도이다.
도 5는 도 3의 Q3-Q3'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 개략도들이다.
도 13은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 14는 도 13의 표시 장치의 제1 서브 화소를 나타내는 평면도이다.
도 15는 도 14의 Q6-Q6'선을 따라 자른 단면도이다.
도 16은 도 14의 Q7-Q7'선을 따라 자른 단면도이다.
도 17 및 도 18은 도 14의 표시 장치의 제조 공정 중 일부 단계를 나타내는 평면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2는 전압 배선(VL1, VL2)들과 함께 그 상부에 배치된 전극(RME1, RME2)들, 뱅크(BNL1, BNL2)들, 발광 소자(ED)들 및 접촉 전극(CNE1, CNE2)들의 개략적인 배치를 도시하고 있다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 즉, 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다. 다만, 이에 제한되지 않고, 각 전극(RME)들은 절단부 영역(CBA)에서 분리되지 않은 상태로 배치될 수도 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선 및 Q2-Q2'선을 따라 자른 단면도이다. 도 3은 제1 서브 화소(PX1)에 배치된 전압 배선(VL1, VL2)들과 함께 그 상부에 배치된 전극(RME1, RME2)들, 뱅크(BNL1, BNL2)들, 발광 소자(ED)들 및 접촉 전극(CNE1, CNE2)들의 개략적인 배치를 도시하고 있다. 도 4는 일 서브 화소(PXn)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 및 도 4를 참조하여 표시 장치(10)에 대하여 구체적으로 설명하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
차광층(BML)은 제1 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(BL)은 차광층(BML)을 포함하여 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium-Gallium Zinc Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 반도체층을 포함하여, 버퍼층(BL) 상에 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제1 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제1 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 정전 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다. 제1 정전 용량 전극(CSE1)은 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 층간 절연층(IL1)은 제1 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(IL1)은 제1 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제2 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 및 제2 정전 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 접촉할 수 있다.
제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 정전 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다.
도면에 도시하지 않았으나, 제2 도전층은 다른 트랜지스터에 데이터 신호를 인가하는 데이터 라인을 더 포함할 수 있다. 데이터 라인은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인에서 인가되는 신호를 전달할 수 있다.
제2 층간 절연층(IL2)은 제2 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제2 도전층을 덮으며 제2 도전층을 보호하는 기능을 수행할 수 있다.
제3 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제3 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제3 도전층의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전압 배선(VL1)은 제2 방향(DR2)으로 연장되다가 제2 방향(DR2)과 제1 방향(DR1) 사이의 다른 방향으로 절곡되는 부분을 포함할 수 있다. 반면, 제2 전압 배선(VL2)은 절곡되지 않고 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 후술하는 전극(RME1, RME2, RME3, RME4)들과 두께 방향으로 일부 중첩하는 위치에 배치될 수도 있다. 제1 전압 배선(VL1)은 서브 화소(PXn)의 경계에서 제2 방향(DR2)으로 연장되다가 일부 절곡된 부분이 발광 영역(EMA) 내에 위치하도록 배치될 수 있다. 제2 전압 배선(VL2)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(IL2)에 형성된 컨택홀을 통해 제2 정전 용량 전극(CSE2)과 연결될 수 있다. 제2 정전 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제3 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제3 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
또한, 제1 도전층, 제2 도전층 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 층간 절연층(IL3)은 제3 도전층 상에 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제3 층간 절연층(IL3) 상에는 표시 소자층으로써, 복수의 제1 뱅크(BNL1)들, 복수의 전극(RME)들, 발광 소자(ED), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제3 층간 절연층(IL3) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 제1 방향(DR1)으로 연장된 형상을 갖고, 이웃하는 다른 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 또한, 제1 뱅크(BNL1)는 제2 방향(DR2)으로 연장된 형상을 갖되, 같은 서브 화소(PXn) 내에 배치된 다른 제1 뱅크(BNL1)와 이격될 수 있다. 즉, 각 제1 뱅크(BNL1)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 일정 폭을 갖도록 형성되고, 일부분은 발광 영역(EMA) 내에 배치되고 다른 일부는 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 경계에 배치될 수 있다. 또한, 제1 뱅크(BNL1)들은 제2 방향(DR2)으로 측정된 길이가 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 길이보다 크게 형성되어 일부분은 비발광 영역의 제2 뱅크(BNL2)와 중첩하도록 배치될 수 있다.
하나의 서브 화소(PXn)에는 복수의 제1 뱅크(BNL1)들이 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)는 발광 영역(EMA)에 2개의 제1 뱅크(BNL1)들이 부분적으로 배치될 수 있다. 2개의 제1 뱅크(BNL1)들은 각각 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 방향(DR1)으로 이격된 제1 뱅크(BNL1)들 사이에는 발광 소자(ED)가 배치될 수 있다. 도면에서는 각 서브 화소(PXn)의 발광 영역(EMA)에 2개의 제1 뱅크(BNL1)들이 배치되어 섬형 또는 아일랜드(Island)형 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 제1 뱅크(BNL1)의 수는 전극(RME1, RME2)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제1 뱅크(BNL1)는 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME1, RME2)들은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장된 형상을 갖고 서로 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격되어 각 서브 화소(PXn)마다 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)에는 제1 전극(RME1) 및 이와 제1 방향(DR1)으로 이격된 제2 전극(RME2)이 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2) 상에는 복수의 발광 소자(ED)들이 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수에 따라 배치되는 위치가 달라질 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃한 다른 서브 화소(PXn)의 제1 전극(RME1) 또는 제2 전극(RME2)과 이격되어 배치될 수 있다.
예를 들어, 제1 전극(RME1)은 발광 영역(EMA)을 기준으로 제2 방향(DR2) 일 측인 상측에 배치된 제2 뱅크(BNL2)로부터 제2 방향(DR2) 타 측으로 연장되어 절단부 영역(CBA)까지 배치되고, 절단부 영역(CBA)에서 해당 서브 화소(PXn)에 배치된 전극 패턴(CP)과 제2 방향(DR2)으로 이격될 수 있다. 제2 전극(RME2)은 발광 영역(EMA)의 상측에 배치된 제2 뱅크(BNL2)로부터 제2 방향(DR2) 타 측으로 연장되어 절단부 영역(CBA)을 넘어 배치되고, 제2 방향(DR2)으로 이웃한 다른 서브 화소(PXn)와의 경계에 인접하여 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 제2 방향(DR2)으로 연장되어 배치되는 점은 유사하나 그 구체적인 형상은 서로 다를 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 상 측에 위치한 제2 뱅크(BNL2)와 중첩된 부분에서 제1 전극 컨택부(CTP1)가 형성될 수 있다. 제2 전극(RME2)은 절단부 영역(CBA)의 하측에 위치하여 인접한 다른 서브 화소(PXn)와의 경계를 구분하는 제2 뱅크(BNL2)와 중첩된 부분에서 제2 전극 컨택부(CTP2)가 형성될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)에서 제2 방향(DR2)으로 연장된 부분과 제1 전극 컨택부(CTP1)와 동일한 폭을 갖는 형상이고, 제2 전극(RME2)은 발광 영역(EMA)에서 제2 방향(DR2)으로 연장된 부분과 제2 전극 컨택부(CTP2)를 연결하는 부분이 비교적 작은 폭을 갖는 형상일 수 있다. 다만, 이에 제한되지 않는다.
일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 각각 부분적으로 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)과 두께 방향으로 중첩하도록 배치될 수 있다. 각 전극(RME1, RME2)과 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 평면도 상 부분적으로 중첩하는 위치에서 각각 제2 방향(DR2)으로 연장되어 배치될 수 있다.
복수의 전극(RME1, RME2)들은 제3 도전층과 연결되어 발광 소자(ED)를 발광하기 위한 신호가 인가될 수 있다. 제1 전극(RME1)은 제1 전극 컨택부(CTP1)에 형성되어 그 하부의 제3 층간 절연층(IL3)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)의 제2 전극 컨택부(CTP2)는 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 복수의 전극(RME1, RME2)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME1, RME2)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제3 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 각 전극(RME1, RME2)들은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
도면에서는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 형성되는 전극 컨택부(CTP1, CTP2)들이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 전극 컨택부(CTP1, CTP2)들은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수도 있다.
각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 상에 배치될 수 있다. 각 전극(RME1, RME2)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME1, RME2)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(RME1, RME2)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME1, RME2)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(RME1, RME2)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
일 실시예에 따르면, 복수의 전극(RME1, RME2)들은 발광 소자(ED)를 발광하기 위한 전기 신호를 전달할 수 있고, 이에 더하여 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 전극(RME1, RME2)들 상에 분사되고, 발광 소자(ED)를 포함하는 잉크가 분사되면 각 전극(RME1, RME2)들에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 생성된 전계에 의해 유전영동힘을 받아 전극(RME1, RME2) 상에 정렬될 수 있다.
복수의 전극(RME1, RME2)들은 각 서브 화소(PXn)마다 분리된 상태로 형성되어 제3 도전층과 전기적으로 연결될 수 있다. 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬시키기 위한 정렬 신호는 제3 도전층을 통해 인가될 수 있고, 각 서브 화소(PXn)마다 분리되어 배치된 전극(RME1, RME2)들에는 제3 도전층을 통한 정렬 신호가 인가될 수 있다. 제3 도전층은 제3 층간 절연층(IL3)의 하부에 배치되어 각 전극(RME1, RME2)들보다 큰 두께를 가질 수 있다. 제3 도전층을 통하여 정렬 신호를 인가하면 복수의 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들을 연결된 상태로 형성하여 이에 직접 정렬 신호를 인가하는 경우보다 정렬 공정에서 배선의 저항이 낮은 이점이 있다. 또한, 전극(RME1, RME2)들이 연장된 방향으로 이웃한 서브 화소(PXn)와의 경계에는 정렬 신호에 의한 전계가 생성되지 않거나 약한 세기를 가지므로, 발광 소자(ED)들이 원하지 않는 위치에 정렬되어 유실되는 것을 방지할 수 있다.
한편, 발광 소자(ED)의 정렬을 위한 정렬 신호는 트랜지스터를 통하지 않고 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 통해 직접 인가될 수 있다. 상기 정렬 신호는 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 인가되고, 이들과 연결된 제1 전극(RME1) 및 제2 전극(RME2)에는 상기 정렬 신호가 전달될 수 있다. 다만, 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와도 전기적으로 연결될 수 있는데, 표시 장치(10)의 제조 공정 중에는 제1 전극(RME1)이 제1 전압 배선(VL1)과 직접 연결되어 정렬 신호가 인가될 필요가 있다. 표시 장치(10)의 제조 공정 중, 제1 전극(RME1)은 제1 전압 배선(VL1)과 직접 연결되고, 후속 공정에서 제1 전극(RME1)과 제1 전압 배선(VL1)과의 연결을 분리하는 공정이 수행될 수 있다. 이에 따라, 표시 장치(10)의 각 서브 화소(PXn)에는 제1 전극(RME1)과 제1 전압 배선(VL1)이 직접 연결되었다가 분리된 부분인 전극 패턴(CP)이 배치될 수 있다.
전극 패턴(CP)은 제1 전압 배선(VL1)과 직접 연결되고, 제1 전극(RME1)과 이격되어 배치될 수 있다. 예를 들어, 전극 패턴(CP)은 발광 영역(EMA)의 외부에 배치되며, 제2 뱅크(BNL2)와 중첩하는 위치에 배치되며 절단부 영역(CBA)에서 제1 전극(RME1)과 이격될 수 있다. 표시 장치(10)의 제조 공정 중에는 전극 패턴(CP)이 제1 전극(RME1)과 연결된 상태로 형성되며, 발광 소자(ED)를 정렬시킨 뒤, 제1 전극(RME1)과 전극 패턴(CP)을 분리하는 공정이 수행될 수 있다. 이에 따라 제1 전극(RME1)은 제1 트랜지스터(T1)와만 전기적으로 연결되고 전극 패턴(CP)은 제1 전압 배선(VL1)과만 전기적으로 연결된 상태로 남을 수 있다. 전극 패턴(CP)에 대한 보다 자세한 설명은 다른 도면을 더 참조하여 후술하기로 한다.
각 전극(RME1, RME2)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME1, RME2)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들 및 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들 및 제1 전극(RME1)과 제2 전극(RME2)들을 덮도록 배치되되, 제1 전극(RME1)과 제2 전극(RME2) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(PAS1)에는 각 전극(RME1, RME2)들의 상면 중, 제1 뱅크(BNL1) 상에 배치된 부분의 상면을 노출하는 개구부가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들은 상기 개구부를 통해 전극(RME1, RME2)들과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 하나의 제1 뱅크(BNL1)가 제1 방향(DR1)으로 이웃한 서브 화소(PXn)에 걸쳐 배치됨에 따라, 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수도 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 6의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 뱅크(BNL1)들 사이에서 각 전극(RME1, RME2) 상에 배치될 수 있다. 예를 들어 발광 소자(ED)는 일 단부가 제1 전극(RME1) 상에 놓이고, 타 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(CNE1, CNE2)들은 제2 절연층(PAS2)이 덮지 않는 발광 소자(ED)의 양 단부와 접촉할 수 있다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 일 방향으로 측정된 폭이 각각 제1 전극(RME1)과 제2 전극(RME2)의 상기 일 방향으로 측정된 폭보다 더 작을 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(ED) 및 전극(RME1, RME2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 접촉 전극(CNE1, CNE2)들, 및 제2 뱅크(BNL2) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1) 및 제2 절연층(PAS2) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1) 및 제2 절연층(PAS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 상술한 바와 같이 일 실시예에 따른 표시 장치(10)는 절단부 영역(CBA)에서 분리되어 비발광 영역, 또는 제2 뱅크(BNL2)의 하부에 배치된 전극 패턴(CP)을 포함할 수 있다.
도 5는 도 3의 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 전극 패턴(CP) 및 이와 이격된 제1 전극(RME1) 사이를 가로지르는 단면을 도시하고 있다.
도 3과 결부하여 도 5를 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)마다 제1 전극(RME1)과 분리되어 배치된 전극 패턴(CP)을 포함할 수 있다. 각 서브 화소(PXn)는 발광 영역(EMA)과 절단부 영역(CBA)을 포함하고, 전극 패턴(CP)은 절단부 영역(CBA)에서 제1 전극(RME1)과 분리될 수 있다. 예를 들어, 전극 패턴(CP)은 절단부 영역(CBA)에서 제1 전극(RME1)이 연장된 제2 방향(DR2)으로 제1 전극(RME1)과 이격되어 배치될 수 있다. 전극 패턴(CP)은 제1 전극(RME1)과 연결된 상태로 형성되었다가, 절단부 영역(CBA)에서 서로 단선되어 형성될 수 있다.
일 실시예에 따르면, 전극 패턴(CP)은 제1 전압 배선(VL1)과 두께 방향인 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 전극 패턴(CP)은 제3 층간 절연층(IL3)을 관통하는 제3 컨택홀(CT3)을 통해 제1 전압 배선(VL1)과 직접 접촉할 수 있다. 전극 패턴(CP)에는 제1 전압 배선(VL1)으로 인가되는 전기 신호가 전달될 수 있다. 표시 장치(10)의 제조 공정 중에는 제1 전압 배선(VL1)을 통한 정렬 신호가 전달되어 제1 전극(RME1)에 인가될 수 있고, 표시 장치(10)의 구동 중에는 제1 전원 전압이 전달될 수 있다.
전극 패턴(CP)은 제1 전극(RME1)으로부터 분리된 흔적으로써, 제1 전압 배선(VL1)과의 연결을 고려한 형상을 가질 수 있다. 예를 들어, 전극 패턴(CP)은 제3 컨택홀(CT3)이 형성된 제1 부분, 및 제1 부분과 다른 폭을 갖고 연결되어 제1 전극(RME1)으로부터 분리된 부분인 제2 부분을 포함할 수 있다. 전극 패턴(CP)은 적어도 제1 부분이 제1 전압 배선(VL1)과 중첩하도록 배치되며, 제2 부분은 제1 전극(RME1)으로부터 분리된 부분으로 이와 동일한 폭을 가질 수 있다. 다만, 이에 제한되지 않으며, 실질적으로 전극 패턴(CP)은 제1 전압 배선(VL1)과 연결된 제1 부분만을 포함한 형상을 가질 수도 있다.
전극 패턴(CP)은 제1 전극(RME1)과 달리 제1 뱅크(BNL1)와 비중첩하도록 배치될 수 있다. 전극 패턴(CP)은 제1 전극(RME1)의 제2 방향(DR2)으로 연장된 방향에 배치되며, 제1 뱅크(BNL1)가 배치되지 않는 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다.
후술할 바와 같이, 절단부 영역(CBA)에서 제1 전극(RME1)과 전극 패턴(CP)을 분리하는 공정은 발광 소자(ED)를 정렬하고 제2 절연층(PAS2)을 형성한 뒤에 수행될 수 있다. 다만, 제2 절연층(PAS2)은 발광 영역(EMA)에 배치되고 절단부 영역(CBA)에는 배치되지 않을 수 있고, 절단부 영역(CBA)에는 전극(RME1, RME2)과 이를 덮는 제1 절연층(PAS1) 만이 배치될 수 있다. 제1 전극(RME1)과 전극 패턴(CP)을 분리하면, 이들과 함께 그 상에 배치된 제1 절연층(PAS1)도 일부 제거될 수 있다. 이에 따라 절단부 영역(CBA)에서 제1 전극(RME1)과 전극 패턴(CP)의 분리된 측면은 제1 절연층(PAS1)의 측면과 나란하게 정렬될 수 있다. 또한, 제1 전극(RME1)과 전극 패턴(CP)이 분리된 부분에서는 제3 층간 절연층(IL3)이 노출될 수 있다. 일 실시예에서, 전극 패턴(CP)은 표시 장치(10)의 제조 공정 중 절단부 영역(CBA)에서 제1 전극(RME1)과 분리하는 공정을 통해 형성되므로, 절단부 영역(CBA) 외부, 특히 발광 영역(EMA)의 외부에 배치될 수 있다.
표시 장치(10)의 제조 공정 중, 제1 전압 배선(VL1)으로 인가된 정렬 신호는 전극 패턴(CP)을 통해 제1 전극(RME1)으로 전달되고, 제2 전압 배선(VL2)으로 인가된 정렬 신호는 제2 전극(RME2)으로 직접 전달될 수 있다. 발광 소자(ED)들이 각 전극(RME1, RME2) 상에 배치되면, 제1 전압 배선(VL1)으로 인가되는 신호가 제1 전극(RME1)으로 직접 전달되지 않도록 제1 전극(RME1)과 전극 패턴(CP)을 분리하는 공정을 수행한다. 일 실시예에서, 상기 분리 공정은 각 서브 화소(PXn)의 절단부 영역(CBA)에서 수행되고, 전극 패턴(CP)은 제2 뱅크(BNL2)와 중첩된 영역에 남을 수 있다. 표시 장치(10)는 배선의 저항이 낮은 제3 도전층을 통해 정렬 신호를 인가함에 따라 복수의 서브 화소(PXn)에 배치된 전극(RME1, RME2)들을 직접 연결하여 정렬 신호를 인가하는 경우보다 신호 인가에 따른 발열 문제, 및 정렬 신호의 전압 강하를 방지할 수 있는 이점이 있다. 또한, 전극(RME1, RME2)들이 연장된 방향으로 이웃한 서브 화소(PXn)와의 경계에는 정렬 신호에 의한 전계가 생성되지 않거나 약한 세기를 가지므로, 발광 소자(ED)들이 원하지 않는 위치에 정렬되는 것을 방지할 수 있다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 6을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 6에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlN), 산화알루미늄(Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 개략도들이다. 이하에서는 각 부재들의 적층 방법 및 구조에 대한 설명은 최소화하고 표시 장치(10)의 제조 공정 순서에 대하여 자세히 설명하기로 한다.
먼저, 도 7을 참조하면, 제1 기판(SUB)을 준비하고 제1 기판(SUB) 상에 회로층을 형성한다. 회로층은 복수의 도전층들과 반도체층을 포함하여 각 서브 화소(PXn)를 구동하기 위한 복수의 트랜지스터들을 포함한다. 도 7에서는 제3 도전층으로써 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 제1 도전 패턴(CDP)이 형성된 것을 도시하고 있다. 복수의 도전층들과 반도체층은 이들을 이루는 재료를 포함하는 층을 형성한 뒤, 이를 패터닝하는 공정을 통해 형성될 수 있다.
다음으로, 도 8 및 도 9를 참조하면, 제3 도전층 상에 제3 층간 절연층(IL3)을 형성하고, 제3 층간 절연층(IL3) 상에 제1 뱅크(BNL1)들, 제1 전극(RME1)과 제2 전극(RME2), 제1 절연층(PAS1) 및 제2 뱅크(BNL2)를 형성한다. 제1 뱅크(BNL1)들과 제2 뱅크(BNL2)의 배치는 상술한 바와 동일하다. 제1 뱅크(BNL1)는 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)에 걸쳐 배치되어 표시 영역(DPA) 전면에서 섬형의 패턴을 형성할 수 있다. 제2 뱅크(BNL2)는 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치된다.
제1 전극(RME1)과 제2 전극(RME2)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 발광 영역(EMA)과 절단부 영역(CBA)을 가로지르도록 형성되되, 제2 방향(DR2)으로 이웃한 서브 화소(PXn)와의 경계는 넘지 않도록 배치된다. 즉, 일 실시예에 따른 표시 장치(10)는 각 전극(RME1, RME2)들이 이웃한 서브 화소(PXn)의 전극(RME1, RME2)들과 분리되어 해당 서브 화소(PXn) 내에만 배치될 수 있다. 각 서브 화소(PXn)의 전극(RME1, RME2)들은 표시 영역(DPA) 전면에서 섬형 또는 선형의 패턴을 형성할 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 상 측에 위치한 제2 뱅크(BNL2)와 중첩된 부분에는 제1 전극 컨택부(CTP1)가 형성되어 그 하부의 회로층, 예를 들어 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 발광 영역(EMA)으로부터 절단부 영역(CBA)을 가로지르도록 형성되고, 절단부 영역(CBA)의 하측에 위치한 제2 뱅크(BNL2)에 중첩된 부분에는 제2 전극 컨택부(CTP2)가 형성된다. 제2 전극 컨택부(CTP2)는 그 하부의 회로층, 예를 들어 제2 전압 배선(VL2)과 접촉할 수 있다. 전극 패턴(CP)은 절단부 영역(CBA)의 하측에 위치한 제2 뱅크(BNL2)와 중첩하도록 형성되며, 그 하부의 회로층, 예를 들어 제1 전압 배선(VL1)과 접촉할 수 있다.
한편, 도 8의 Q4-Q4'선을 가로지르는 단면을 도시하는 도 9를 참조하면, 제1 전극(RME1)은 절단부 영역(CBA)에서 연결부(BP)를 통해 전극 패턴(CP)과 연결된 상태로 형성된다. 표시 장치(10)의 제조 공정 중 제1 전극(RME1)과 전극 패턴(CP)은 연결부(BP)를 통해 연결되므로, 제1 전압 배선(VL1)으로 인가되는 정렬 신호는 전극 패턴(CP) 및 연결부(BP)를 통해 제1 전극(RME1)에 전달될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있고, 발광 소자(ED)의 정렬 공정에서 각 서브 화소(PXn)에 전계를 생성하는 데에 활용될 수 있다.
이어, 도 10 및 도 11을 참조하면, 제1 전극(RME1)과 제2 전극(RME2) 상에 복수의 발광 소자(ED)들을 배치하고, 그 상에 제2 절연물층(PAS2')을 형성하여 발광 소자(ED)들을 고정시킨다. 일 실시예에서, 발광 소자(ED)는 잉크에 분산된 상태로 준비되고, 잉크젯 프린팅 공정을 통해 발광 영역(EMA)에 분사될 수 있다. 제2 뱅크(BNL2)는 상기 잉크가 이웃하는 다른 서브 화소(PXn)의 발광 영역(EMA)으로 넘치는 것을 방지할 수 있다. 상기 잉크가 발광 영역(EMA)에 분사되면 제1 전압 배선(VL1)과 제2 전압 배선(VL2)에 정렬 신호를 인가하여 전극(RME1, RME2)들 상에 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전계에 의해 유전영동힘을 받아 위치 및 배향 방향이 변하면서 양 단부가 서로 다른 전극(RME1, RME2)들 상에 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)의 제조 공정 중, 발광 소자(ED)들을 정렬하기 위한 정렬 신호는 제3 도전층의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)으로 인가될 수 있다. 복수의 서브 화소(PXn)의 전극(RME1, RME2)들은 서로 분리된 상태로 형성되되, 각각 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제1 전극(RME1)은 제1 전압 배선(VL1)과 연결된 전극 패턴(CP)과 연결부(BP)를 통해 연결된 상태로 형성되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 직접 연결될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)에 정렬 신호를 인가하면 복수의 서브 화소(PXn)에 배치된 전극(RME1, RME2)들 상에 동시에 전계가 생성될 수 있고, 각 서브 화소(PXn)에 발광 소자(ED)들을 정렬시킬 수 있다. 일 실시예에 따르면, 복수의 서브 화소(PXn)들에 배치된 전극(RME1, RME2)들을 연결하여 이에 정렬 신호를 직접 인가하는 경우보다 배선 저항이 낮은 제3 도전층을 통해 정렬 신호를 인가함에 따라 신호 인가에 따른 발열 문제, 및 정렬 신호의 전압 강하를 방지할 수 있는 이점이 있다.
발광 소자(ED)가 배치되면 이를 고정시키는 제2 절연물층(PAS2')을 형성한다. 도 10의 Q5-Q5'선을 따라 자른 도 11을 참조하면, 제2 절연물층(PAS2')은 발광 소자(ED)를 포함하여 발광 영역(EMA) 내에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 제2 절연물층(PAS2')에 의해 덮힐 수 있고, 전극(RME1, RME2)들 상에서 정렬된 위치가 고정될 수 있다. 발광 소자(ED)들은 접촉 전극(CNE1, CNE2)을 형성하기 위한 후속 공정에서 최초 정렬된 위치가 변하지 않을 수 있다.
다음으로 도 12를 참조하면, 절단부 영역(CBA)에서 제1 전극(RME1)과 전극 패턴(CP)을 연결하는 연결부(BP)를 제거하여 제1 전극(RME1)과 제1 전압 배선(VL1)의 연결을 분리하는 공정을 수행한다. 상기 분리 공정은 절단부 영역(CBA)의 전극 분리부(ROP)에 배치된 연결부(BP)를 제거하는 공정으로 수행된다. 제1 전압 배선(VL1)과 제1 전극(RME1) 사이를 직접 연결하는 전극 패턴(CP)이 제1 전극(RME1)과 분리됨에 따라 제1 전극(RME1)은 제1 전극 컨택부(CTP1)를 통해 제1 트랜지스터(T1)와만 연결될 수 있다. 표시 장치(10)의 제조 공정 중에는 제1 전압 배선(VL1)으로 인가되는 정렬 신호가 전극 패턴(CP)을 통해 제1 전극(RME1)으로 직접 전달되나, 표시 장치(10)의 구동 중에는 제1 전압 배선(VL1)으로 인가되는 제1 전원 전압이 각 서브 화소(PXn)의 제1 트랜지스터(T1)를 통해서 전달될 수 있다. 즉, 제조 공정 중 복수의 서브 화소(PXn)에 배치된 제1 전극(RME1)들에 정렬 신호가 동시에 인가되는 반면, 구동 중에는 각 서브 화소(PXn)의 제1 트랜지스터(T1)에 의해 각 제1 전극(RME1)들은 개별적으로 구동할 수 있다.
마지막으로, 도면으로 도시하지 않았으나, 발광 소자(ED)의 양 단부가 노출되도록 제2 절연물층(PAS2')을 일부 제거하여 제2 절연층(PAS2)을 형성하고, 발광 소자(ED) 및 전극(RME1, RME2)과 접촉하는 접촉 전극(CNE1, CNE2)들을 형성한다. 제2 절연층(PAS2)을 형성하기 위해 제2 절연물층(PAS2')을 제거하는 공정에서 발광 소자(ED)의 반도체층이 배치된 양 단부가 노출될 수 있다. 이와 동시에, 제1 절연층(PAS1)도 일부가 제거되어 제1 전극(RME1) 및 제2 전극(RME2) 상면이 노출될 수 있고, 이후 형성되는 접촉 전극(CNE1, CNE2)들은 각 전극(RME1, RME2) 및 발광 소자(ED)의 일 단부와 접촉할 수 있다. 다만, 이에 제한되지 않고, 제1 절연층(PAS1)은 전극(RME1, RME2)들의 상면을 노출하는 개구부를 포함하는 상태로 형성될 수도 있고, 접촉 전극(CNE1, CNE2)을 형성하기 전 제2 절연물층(PAS2')만 일부 제거하는 공정이 수행될 수도 있다.
이상의 공정을 통해 일 실시예에 따른 표시 장치(10)를 제조할 수 있다. 표시 장치(10)는 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 통해 발광 소자(ED)를 정렬하기 위한 정렬 신호를 인가할 수 있고, 각 서브 화소(PXn)에 분리되어 배치된 전극(RME1, RME2)들 상에는 동시에 전계가 생성될 수 있다. 발광 소자(ED)를 정렬하기 위하여 인가되는 정렬 신호를 표시 소자층 하부의 배선 저항이 낮은 제3 도전층을 통해 인가함에 따라 신호 인가에 따른 발열 문제, 및 정렬 신호의 전압 강하를 방지할 수 있는 이점이 있다.
한편, 이상의 도면들에서는 표시 장치(10)의 각 서브 화소(PXn)가 하나의 제1 전극(RME1)과 하나의 제2 전극(RME2)만을 포함하는 실시예를 예시하였으나, 이에 제한되지 않는다. 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)마다 더 많은 수의 전극들이 배치될 수 있다. 각 전극들 중 일부는 서로 연결된 상태로 배치되어 발광 소자(ED)의 제조 공정 중에는 동일한 정렬 신호가 인가되었다가, 전극 분리부(ROP)에서 서로 분리되어 표시 장치(10)의 구동 중에는 일부 전극에만 신호들이 직접 인가될 수 있다. 이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 13은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 14는 도 13의 표시 장치의 제1 서브 화소를 나타내는 평면도이다. 도 15는 도 14의 Q6-Q6'선을 따라 자른 단면도이다. 도 14는 도 13의 표시 장치(10_1)에서 제1 서브 화소(PX1)를 도시하고 있고, 도 15는 도 14의 제1 서브 화소(PX1)에 배치된 제1 발광 소자(ED1)와 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 13 내지 도 15를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 각 서브 화소(PXn)마다 더 많은 수의 전극(RME1_1, RME2_1, RME3_1, RME4_1)들, 발광 소자(ED1, ED2)들, 및 접촉 전극(CNE1_1, CNE2_1, CNE3_1)들을 포함할 수 있다. 표시 장치(10_1)는 각 서브 화소(PXn)에 배치되는 제1 전극(RME1_1)과 제2 전극(RME2_1)에 더하여 제3 전극(RME3_1) 및 제4 전극(RME4_1)들을 더 포함하고, 제1 전극(RME1_1)과 제3 전극(RME3_1) 사이에 배치된 제1 발광 소자(ED1) 및 제2 전극(RME2_1)과 제4 전극(RME4_1) 사이에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 각 서브 화소(PXn)는 더 많은 수의 발광 소자(ED1, ED2)들을 포함하여 단위 면적 당 휘도가 향상될 수 있다. 또한, 제1 전극(RME1_1) 및 제2 전극(RME2_1)과 달리 제3 전극(RME3_1) 및 제4 전극(RME4_1)은 제3 도전층과 직접 연결되지 않고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3_1)을 통해 서로 직렬로 연결될 수 있다. 이하, 도 2 내지 도 5의 실시예와 비교하여 차이점을 중심으로 설명하기로 한다.
제3 도전층의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)은 제2 방향(DR2)으로 연장된 부분과 이로부터 절곡된 부분을 포함하며, 제1 전압 배선(VL1)은 서브 화소(PXn)의 경계에서 제2 방향(DR2)으로 연장되다가 일부 절곡된 부분이 발광 영역(EMA) 내에 위치하도록 배치될 수 있다. 상기 절곡된 부분은 제1 전극(RME1_1)과 두께 방향으로 중첩하도록 배치될 수 있다. 제2 전압 배선(VL2)은 평면 상 각 서브 화소(PXn)의 중심부에서 제2 방향(DR2)으로 연장되어 배치되며, 제2 전극(RME2_1) 및 제3 전극(RME3_1)과 두께 방향으로 중첩할 수 있다.
제2 전압 배선(VL2)은 제2 서브 뱅크(BNL_B)와 두께 방향으로 중첩하며 제2 방향(DR2)으로 연장되어 배치될 수 있다. 또한, 제2 전압 배선(VL2)은 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 방향(DR1) 일 측으로 돌출된 배선 컨택부를 포함할 수 있다. 제2 전극(RME2_1)은 제2 전극 컨택부(CTP2)가 상기 배선 컨택부와 두께 방향으로 중첩하도록 형성되고, 이들은 서로 제2 컨택홀(CT2)을 통해 연결될 수 있다.
제1 뱅크(BNL1)는 이웃하는 서브 화소(PXn)에 걸쳐 배치된 제1 서브 뱅크(BNL_A)와, 제1 서브 뱅크(BNL_A)들 사이에 배치된 제2 서브 뱅크(BNL_B)를 포함할 수 있다. 발광 영역(EMA)의 중심부에는 제2 방향(DR2)으로 연장되되, 서로 제2 방향(DR2)으로 이격된 복수의 제2 서브 뱅크(BNL_B)들이 배치되고, 제2 서브 뱅크(BNL_B)와 제1 방향(DR1)으로 이격된 양 측에는 각각 제1 서브 뱅크(BNL_A)들이 배치될 수 있다. 본 실시예의 제1 뱅크(BNL1)는 도 3의 제1 뱅크(BNL1)와 실질적으로 동일한 패턴으로 배치된 제1 서브 뱅크(BNL_A)와, 제1 방향(DR1)으로 이격된 제1 서브 뱅크(BNL_A)들 사이에 배치된 제2 서브 뱅크(BNL_B)를 더 포함하는 점에서 차이가 있다.
제1 전극(RME1_1)은 제2 방향(DR2)으로 연장되며, 발광 영역(EMA)을 가로지르며 절단부 영역(CBA)까지 배치될 수 있다. 제1 전극(RME1_1)은 발광 영역(EMA)의 상측에 위치하는 제2 뱅크(BNL2)와 중첩된 부분에 제1 전극 컨택부(CTP1)가 형성되고, 제1 전극 컨택부(CTP1)는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(RME1_1)은 제1 전극 컨택부(CTP1)로부터 제2 방향(DR2)으로 연장되어 절단부 영역(CBA)은 넘지 않도록 절단부 영역(CBA) 내에 부분적으로 배치될 수 있다. 또한, 제1 전극(RME1_1)은 제1 서브 뱅크(BNL_A) 중 발광 영역(EMA)의 좌측에 배치된 제1 서브 뱅크(BNL_A) 상에 배치될 수 있다.
제1 전극(RME1_1)과 유사하게, 제2 전극(RME2_1)도 제2 방향(DR2)으로 연장되며, 발광 영역(EMA)을 가로지르며 절단부 영역(CBA)까지 배치될 수 있다. 제2 전극(RME2_1)은 발광 영역(EMA)의 상측에 위치하는 제2 뱅크(BNL2)와 중첩된 부분에 제2 전극 컨택부(CTP2)가 형성되고, 제2 전극 컨택부(CTP2)는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 전극(RME2_1)은 제2 전극 컨택부(CTP2)로부터 제2 방향(DR2)으로 연장되어 절단부 영역(CBA)은 넘지 않도록 절단부 영역(CBA) 내에 부분적으로 배치될 수 있다. 또한, 제2 전극(RME2_1)은 제2 서브 뱅크(BNL_B)의 제1 방향(DR1) 양 측 중에서 우측 상에 배치될 수 있다.
제3 전극(RME3_1)은 제1 전극(RME1_1) 및 제2 전극(RME2_1) 사이에 배치되고, 제4 전극(RME4_1)은 제2 전극(RME2_1)을 기준으로 제3 전극(RME3_1)과 반대편에 배치될 수 있다. 제3 전극(RME3_1)과 제4 전극(RME4_1)은 각각 제2 방향(DR2)으로 연장되며 이들 사이의 제2 전극(RME2_1)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제3 전극(RME3_1)과 제4 전극(RME4_1)은 각각 발광 영역(EMA)의 상측에 위치한 제2 뱅크(BNL2)와 부분적으로 중첩하도록 배치되고, 상기 중첩된 부분으로부터 절단부 영역(CBA)까지 연장될 수 있다. 도면에서는 제3 전극(RME3_1)의 제2 방향(DR2)으로 측정된 길이가 제4 전극(RME4_1)보다 긴 것이 예시되어 있으나, 이에 제한되지 않는다. 제3 전극(RME3_1)은 제2 전극(RME2_1)과 동일한 제2 서브 뱅크(BNL_B) 상에 배치되되, 제2 서브 뱅크(BNL_B)의 제1 방향(DR1) 타 측인 좌측 상에 배치된다. 제4 전극(RME4_1)은 제1 전극(RME1_1)이 배치된 제1 서브 뱅크(BNL_A)와 다른 제1 서브 뱅크(BNL_A)로, 발광 영역(EMA)의 중심을 기준으로 우측에 배치된 제1 서브 뱅크(BNL_A) 상에 배치될 수 있다.
제1 전극(RME1_1) 및 제2 전극(RME2_1)과 달리 제3 전극(RME3_1)과 제4 전극(RME4_1)은 전극 컨택부(CTP1, CTP2)가 형성되지 않고 그 하부의 제3 도전층과 직접 연결되지 않을 수 있다. 제3 전극(RME3_1)과 제4 전극(RME4_1)은 표시 장치(10_1)의 제조 공정 중에는 각각 제2 전압 배선(VL2) 및 제1 전압 배선(VL1)과 전기적으로 연결되어 정렬 신호가 전달되나, 발광 소자(ED)의 정렬 후에는 전극 분리부(ROP)에서 분리되어 그 하부의 회로층과 직접 연결되지 않을 수 있다. 다만, 후술할 바와 같이, 제3 전극(RME3_1)과 제4 전극(RME4_1)은 제3 접촉 전극(CNE3_1)과 접촉하여 이와 연결되어 플로팅(Floating) 상태로 남지 않을 수 있다.
제1 발광 소자(ED1)는 제1 전극(RME1_1) 및 제3 전극(RME3_1) 상에 배치되고, 제2 발광 소자(ED2)는 제2 전극(RME2_1) 및 제4 전극(RME4_1) 상에 배치된다. 발광 소자(ED1, ED2)는 제1 반도체층(31)이 배치된 제1 단부가 향하는 방향인 배향 방향을 가질 수 있는데, 표시 장치(10_1)의 서브 화소(PXn)가 더 많은 수의 전극들을 포함함에 따라, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 단부가 향하는 방향이 서로 반대 방향일 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 단부가 제3 전극(RME3_1) 상에 배치되고 그 반대편 제2 단부는 제1 전극(RME1_1) 상에 배치되어, 제1 발광 소자(ED1)들은 제1 단부가 제1 방향(DR1) 일 측을 향하도록 배치될 수 있다. 반면, 제2 발광 소자(ED2)는 제1 단부가 제2 전극(RME2_1) 상에 배치되고 그 반대편 제2 단부는 제4 전극(RME4_1) 상에 배치되어, 제2 발광 소자(ED2)들은 제1 단부가 제1 방향(DR1) 타 측을 향하도록 배치될 수 있다. 배향 방향이 서로 반대 방향인 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 후술하는 제3 접촉 전극(CNE3_1)을 통해 서로 직렬로 연결될 수 있다.
제1 접촉 전극(CNE1_1)은 제1 전극(RME1_1) 상에 배치되어 제1 발광 소자(ED1)의 일 단부로써 제2 단부와 접촉할 수 있다. 제2 접촉 전극(CNE2_1)은 제2 전극(RME2_1) 상에 배치되어 제2 발광 소자(ED2)의 일 단부로써 제1 단부와 접촉할 수 있다. 제1 접촉 전극(CNE1_1)과 제2 접촉 전극(CNE2_1)은 각각 제1 전극(RME1_1) 및 제2 전극(RME2_1)과 접촉하고, 이들은 각각 제1 트랜지스터(T1) 및 제2 전압 배선(VL2)을 통해 발광 소자(ED1, ED2)의 구동을 위한 전원 전압들이 전달될 수 있다.
제3 접촉 전극(CNE3_1)은 제3 전극(RME3_1) 및 제4 전극(RME4_1) 상에 배치될 수 있다. 제3 접촉 전극(CNE3_1)은 제2 방향(DR2)으로 연장되어 제3 전극(RME3_1) 또는 제4 전극(RME4_1) 상에 배치된 전극 연장부와, 이들을 서로 연결하는 복수의 전극 연결부를 포함할 수 있다. 제3 접촉 전극(CNE3_1)의 전극 연장부들은 각각 제3 전극(RME3_1) 또는 제4 전극(RME4_1) 상에 배치되어 제2 방향(DR2)으로 연장되고, 제3 접촉 전극(CNE3_1)의 전극 연결부들은 제1 방향(DR1)으로 연장되어 전극 연장부들을 상호 연결할 수 있다. 제3 접촉 전극(CNE3_1)은 평면 상 제2 접촉 전극(CNE2_1)을 둘러싸는 형상으로 배치될 수 있다.
제3 접촉 전극(CNE3_1)의 전극 연장부들은 제3 전극(RME3_1) 또는 제4 전극(RME4_1) 및 발광 소자(ED1, ED2)의 일 단부와 접촉할 수 있다. 예를 들어, 제3 전극(RME3_1) 상에 배치된 제3 접촉 전극(CNE3_1)의 전극 연장부는 제3 전극(RME3_1) 및 제1 발광 소자(ED1)의 제1 단부와 접촉하고, 제4 전극(RME4_1) 상에 배치된 제3 접촉 전극(CNE3_1)의 전극 연장부는 제4 전극(RME4_1) 및 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제1 발광 소자(ED1)와 제2 발광 소자(ED2)에는 각각 제1 접촉 전극(CNE1_1)과 제2 접촉 전극(CNE2_1)을 통해 전원 전압들이 인가될 수 있다. 상기 전원 전압들은 발광 소자(ED1, ED2)를 통해 흐를 수 있고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2) 사이에서는 제3 접촉 전극(CNE3_1)을 통해 흐를 수 있다. 제3 접촉 전극(CNE3_1)은 제1 발광 소자(ED1)와 제2 발광 소자(ED2) 사이의 연결 경로를 형성할 수 있고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3_1)을 통해 직렬로 연결될 수 있다. 또한, 제3 접촉 전극(CNE3_1)이 제3 전극(RME3_1) 및 제4 전극(RME4_1)과 접촉함에 따라, 제3 전극(RME3_1) 및 제4 전극(RME4_1)은 그 하부의 회로층과 직접 연결되지 않더라도 플로팅 상태로 남지 않고 전원 전압이 흐를 때 이와 전기적으로 연결될 수 있다.
한편, 표시 장치(10_1)는 각 서브 화소(PXn)마다 더 많은 수의 전극들을 포함하더라도, 도 2 및 도 3의 실시예와 동일하게 각 서브 화소(PXn)에 배치된 전극들이 다른 서브 화소(PXn)의 전극들과 분리된 상태로 형성될 수 있다. 다만, 표시 장치(10_1)의 제조 공정 중에는 각 서브 화소(PXn)에 배치된 전극(RME1_1, RME2_1, RME3_1, RME4_1)들 중 일부가 서로 연결되어 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 통해 정렬 신호가 인가될 수 있고, 발광 소자(ED)들이 정렬된 후에는 각 전극(RME1_1, RME2_1, RME3_1, RME4_1)들을 연결하는 연결부(BP)를 제거하는 공정이 수행될 수 있다. 이에 따라, 일 실시예에 따른 표시 장치(10_1)는 절단부 영역(CBA)에서 전극(RME1_1, RME2_1, RME3_1, RME4_1)들과 분리되어 형성된 전극 패턴(CP_1)을 포함할 수 있다.
도 16은 도 14의 Q7-Q7'선을 따라 자른 단면도이다.
도 14에 더하여 도 16을 참조하면, 전극 패턴(CP_1)은 발광 영역(EMA) 이외의 영역으로 제2 뱅크(BNL2)와 중첩되는 영역에 배치될 수 있다. 전극 패턴(CP_1)은 절단부 영역(CBA)의 제1 방향(DR1) 일 측에서 제2 방향(DR2)으로 연장된 제2 뱅크(BNL2)와 중첩되도록 배치될 수 있다. 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 절단부 영역(CBA) 사이에는 전극 패턴(CP_1)이 배치되고, 전극 패턴(CP_1) 중 일부는 해당 서브 화소(PXn)의 절단부 영역(CBA)에서 분리된 흔적을 포함할 수 있다. 즉, 전극 패턴(CP_1)은 발광 영역(EMA)의 외부에 배치될 수 있다. 전극 패턴(CP_1)은 그 하부의 제1 전압 배선(VL1) 상에 배치되고, 제3 층간 절연층(IL3)을 관통하는 제3 컨택홀(CT3)을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 도면에서는 전극 패턴(CP_1)이 이웃하는 서브 화소(PXn)의 절단부 영역(CBA) 사이에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 전극 패턴(CP_1)은 제1 전압 배선(VL1)과 연결되며 제1 전극(RME1_1)과 분리된다면 그 위치는 특별히 제한되지 않는다.
상술한 바와 같이, 전극(RME1_1, RME2_1, RME3_1, RME4_1)과 전극 패턴(CP_1)을 분리하는 공정은 발광 소자(ED)들을 정렬한 뒤 제2 절연층(PAS2)을 형성한 뒤에 수행된다. 절단부 영역(CBA)에서 전극 패턴(CP_1)이 분리될 때 제1 절연층(PAS1)도 함께 제거될 수 있고, 절단부 영역(CBA)의 제3 층간 절연층(IL3)은 상면 일부가 노출될 수 있다. 또한, 제1 절연층(PAS1)과 전극(RME1_1, RME2_1, RME3_1, RME4_1)은 동시에 제거될 수 있으므로, 이들의 분리된 측면은 서로 나란하게 정렬될 수 있다.
본 실시예에 따른 표시 장치(10_1)는 각 서브 화소(PXn)가 제1 전극(RME1_1)과 제2 전극(RME2_1)에 더하여 제3 전극(RME3_1)과 제4 전극(RME4_1)을 더 포함할 수 있다. 발광 소자(ED)는 제1 단부가 향하는 방향이 서로 반대 방향인 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함하고, 제3 접촉 전극(CNE3_1)을 통해 서로 직렬로 연결될 수 있다. 표시 장치(10_1)의 제조 공정 중, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)를 서로 반대 방향으로 배향되도록 전극(RME1_1, RME2_1, RME3_1, RME4_1)들 중 일부는 서로 연결되어 동일한 정렬 신호가 인가될 수 있다.
도 17 및 도 18은 도 14의 표시 장치의 제조 공정 중 일부 단계를 나타내는 평면도들이다.
도 17 및 도 18을 참조하면, 표시 장치(10_1)의 제조 공정 중, 제1 전극(RME1_1)과 제4 전극(RME4_1)은 제1 연결부(BP1)를 통해 전극 패턴(CP_1)과 연결되고, 제2 전극(RME2_1)과 제3 전극(RME3_1)은 제2 연결부(BP2)를 통해 서로 연결될 수 있다. 제1 연결부(BP1)와 제2 연결부(BP2)는 절단부 영역(CBA)에 배치되어 각 전극(RME1_1, RME2_1, RME3_1, RME4_1)들을 서로 연결할 수 있다. 특히, 제1 연결부(BP1)는 제1 전압 배선(VL1)과 직접 연결된 전극 패턴(CP_1)과도 연결될 수 있다.
제1 전압 배선(VL1)으로 인가되는 정렬 신호는 전극 패턴(CP_1)과 제1 연결부(BP1)를 통해 제1 전극(RME1_1) 및 제4 전극(RME4_1)으로 전달된다. 제2 전압 배선(VL2)으로 인가되는 정렬 신호는 제2 전극 컨택부(CTP2)를 통해 제2 전극(RME2_1)으로 전달되고, 이는 제2 연결부(BP2)를 통해 제3 전극(RME3_1)으로 전달될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)으로 각각 인가된 정렬 신호에 따라 제1 전극(RME1_1)과 제3 전극(RME3_1), 및 제2 전극(RME2_1)과 제4 전극(RME4_1) 상에는 각각 전계가 생성될 수 있다. 상기 전계는 어느 한 정렬 신호가 인가된 전극으로부터 다른 정렬 신호가 인가된 전극을 향하는 방향을 가질 수 있고, 발광 소자(ED)들은 상기 전계가 향하는 방향에 따라 배향 방향이 결정될 수 있다. 표시 장치(10_1)의 제조 공정 중 제1 전극(RME1_1)과 제4 전극(RME4_1), 및 제2 전극(RME2_1)과 제3 전극(RME3_1)에 각각 서로 다른 정렬 신호가 인가되므로, 상기 전계의 방향은 발광 영역(EMA)의 중심에 배치된 제2 서브 뱅크(BNL_B)를 향하도록 형성되고, 발광 소자(ED)들도 제1 단부가 제2 서브 뱅크(BNL_B) 상에 배치된 전극들에 놓이도록 배치될 수 있다. 이에 따라, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 각각 제1 단부가 제3 전극(RME3_1) 및 제2 전극(RME2_1) 상에 놓이도록 배치되고, 이들의 배향 방향은 서로 반대 방향일 수 있다.
이어, 절단부 영역(CBA)의 전극 분리부(ROP)에서 제1 연결부(BP1)와 제2 연결부(BP2)를 제거하여 각 전극(RME1_1, RME2_1, RME3_1, RME4_1)들을 분리한다. 제1 전극(RME1_1)과 제2 전극(RME2_1)은 각각 발광 영역(EMA)의 상측에 위치한 제2 뱅크(BNL2)와 중첩하는 부분에 형성된 전극 컨택부(CTP1, CTP2)를 통해 각각 제1 트랜지스터(T1) 및 제2 전압 배선(VL2)과 연결된다. 반면, 제3 전극(RME3_1)과 제4 전극(RME4_1)은 연결부(BP1, BP2)와 분리됨에 따라 그 하부의 회로층과 전기적으로 연결되지 않고 각 서브 화소(PXn) 내에서 플로팅 상태로 남을 수 있다. 다만, 제3 전극(RME3_1)과 제4 전극(RME4_1)은 후속 공정에서 형성되는 제3 접촉 전극(CNE3_1과 접촉할 수 있고, 표시 장치(10_1)의 구동 중 플로팅 상태로 남지 않을 수 있다. 전극 패턴(CP_1)은 전극 분리부(ROP)에서 분리되어 이웃하는 서브 화소(PXn)의 절단부 영역(CBA) 사이에 남을 수 있다.
전극 분리부(ROP)에서 연결부(BP1, BP2)들을 제거하여 전극(RME1_1, RME2_1, RME3_1, RME4_1)을 분리함으로써, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)에 신호를 인가하더라도 각 서브 화소(PXn)는 서로 개별적으로 구동할 수 있다.
이어, 도면으로 도시하지 않았으나, 제1 절연층(PAS1) 일부를 제거하여 전극 상면 일부를 노출하는 개구부와, 접촉 전극(CNE1_1, CNE2_1, CNE3_1)들을 형성하여 표시 장치(10_1)를 제조할 수 있다.
본 실시예는 더 많은 수의 전극(RME1_1, RME2_1, RME3_1, RME4_1)들을 포함하여, 각 서브 화소(PXn)마다 더 많은 수의 발광 소자(ED1, ED2)들이 배치될 수 있다. 더 많은 수의 전극(RME1_1, RME2_1, RME3_1, RME4_1)들을 포함하더라도 이들 중 일부만이 그 하부의 회로층과 전기적으로 연결되고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3_1)이 형성하는 전류 경로를 통해 서로 직렬로 연결될 수 있다.
발광 소자(ED)들은 제3 접촉 전극(CNE3_1)을 통해 직렬로 연결될 수 있어 각 서브 화소(PXn)의 휘도가 더욱 향상될 수 있다. 나아가, 직렬로 연결된 발광 소자(ED)들의 개수가 증가함에 따라, 일부 발광 소자(ED)가 단락되더라도, 다른 직렬로 연결된 발광 소자(ED)들이 발광할 수 있으므로, 서브 화소(PXn)의 발광 불량을 방지하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME1, RME2: 전극
ED: 발광 소자
CNE1~CNE3: 접촉 전극
CTP1, CTP2: 전극 컨택부 CP: 전극 패턴
EMA: 발광 영역 CBA: 절단부 영역
ROP: 전극 분리부
BNL1: 제1 뱅크 BNL2: 제2 뱅크
PAS1, PAS2, PAS3: 제1 내지 제3 절연층

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치되고 제1 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층;
    상기 도전층 상에 배치되고, 상기 제1 방향으로 연장되며 서로 이격 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 제2 전극 상에 배치된 복수의 발광 소자들; 및
    상기 도전층 상에 배치되어 상기 제1 전극과 분리되어 배치된 전극 패턴을 포함하고,
    상기 전극 패턴은 상기 제1 전압 배선과 두께 방향으로 중첩하도록 배치되어 상기 제1 전압 배선과 직접 접촉하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전극 패턴은 상기 제1 전극과 상기 제1 방향으로 이격되어 배치된 표시 장치.
  3. 제1 항에 있어서,
    상기 도전층 상에 배치된 층간 절연층을 더 포함하고, 상기 전극 패턴은 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 전압 배선과 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 층간 절연층과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 뱅크들을 더 포함하고,
    상기 전극 패턴은 상기 제1 뱅크와 비중첩하며 상기 층간 절연층 상에 직접 배치된 표시 장치.
  5. 제3 항에 있어서,
    상기 층간 절연층 상에 배치되며 상기 발광 소자들이 배치된 발광 영역과 상기 발광 영역의 상기 제1 방향 일 측에 배치된 절단부 영역을 둘러싸는 제2 뱅크를 더 포함하고,
    상기 전극 패턴은 상기 제2 뱅크와 두께 방향으로 중첩하도록 배치된 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 전극과 상기 전극 패턴은 상기 절단부 영역을 사이에 두고 서로 이격되어 배치되고,
    상기 제2 전극은 상기 발광 영역으로부터 상기 절단부 영역을 가로질러 배치된 표시 장치.
  7. 제5 항에 있어서,
    상기 도전층은 제1 기판과 상기 도전층 사이에 배치된 제1 트랜지스터를 통해 상기 제1 전압 배선과 전기적으로 연결된 제1 도전 패턴을 더 포함하고,
    상기 제1 전극은 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 도전 패턴과 직접 접촉하고 상기 제2 전극은 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 접촉하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전극은 상기 발광 영역의 상기 제1 방향 일 측에 형성된 제1 전극 컨택부에서 상기 제1 도전 패턴과 접촉하고,
    상기 제2 전극은 상기 절단부 영역의 상기 제2 방향 타 측에 형성된 제2 전극 컨택부에서 상기 제2 전압 배선과 접촉하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극을 부분적으로 덮는 제1 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 직접 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 절연층 상에 배치되어 상기 제1 전극 및 상기 발광 소자와 접촉하는 제1 접촉 전극 및 상기 제1 절연층 상에 배치되어 상기 제2 전극 및 상기 발광 소자와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  11. 제9 항에 있어서,
    상기 발광 소자 상에 배치된 제2 절연층을 더 포함하는 표시 장치.
  12. 발광 영역 및 상기 발광 영역의 일 측에 위치한 절단부 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되며 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극;
    상기 제2 전극을 사이에 두고 상기 제3 전극과 제2 방향으로 이격된 제4 전극;
    상기 제2 방향으로 이격된 전극들 상에 배치된 복수의 발광 소자들;
    상기 제1 전극과 분리되어 상기 발광 영역의 외부에 배치된 전극 패턴;
    상기 제1 전극 상에 배치되어 상기 발광 소자와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자와 접촉하는 제2 접촉 전극; 및
    상기 제3 전극과 상기 제4 전극 상에 배치되어 상기 발광 소자와 접촉하는 제3 접촉 전극을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 기판 상에 배치되어 상기 제1 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층을 더 포함하고,
    상기 전극 패턴은 상기 제1 전압 배선과 직접 연결된 표시 장치.
  14. 제13 항에 있어서,
    상기 전극 패턴과 상기 제1 전극은 일부분이 상기 절단부 영역에 배치되되 서로 이격되어 배치된 표시 장치.
  15. 제13 항에 있어서,
    상기 전극 패턴은 상기 절단부 영역의 상기 제2 방향 일 측에 배치되어 상기 제1 전압 배선과 두께 방향으로 중첩하는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 기판과 상기 도전층 사이에 배치되어 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터를 더 포함하고,
    상기 제1 전극은 상기 제1 트랜지스터와 전기적으로 연결되고 상기 제2 전극은 상기 제2 전압 배선과 직접 연결된 표시 장치.
  17. 제13 항에 있어서,
    상기 제1 기판과 상기 제1 내지 제4 전극들 사이에 배치된 복수의 제1 뱅크들, 및 상기 발광 영역과 상기 절단부 영역을 둘러싸도록 배치된 제2 뱅크를 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 상기 제2 뱅크와 중첩된 부분에 형성된 전극 컨택부를 포함하는 표시 장치.
  18. 제12 항에 있어서,
    상기 발광 소자는 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제3 전극 상에 배치된 제1 발광 소자 및 제1 단부가 상기 제4 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치된 제2 발광 소자를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 발광 소자의 제1 단부 및 상기 제1 전극과 접촉하고 상기 제2 접촉 전극은 상기 제2 발광 소자의 제2 단부 및 상기 제2 전극과 접촉하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 접촉 전극은 상기 제2 접촉 전극을 둘러싸도록 배치되고, 상기 제3 전극, 상기 제4 전극, 상기 제1 발광 소자의 제2 단부, 및 상기 제2 발광 소자의 제1 단부와 접촉하는 표시 장치.
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