KR20230017376A - 표시 장치 - Google Patents

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KR20230017376A
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insulating layer
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배성근
박장순
이현욱
정다솔
허원형
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 전극 및 상기 제2 전극과 각각 중첩하는 복수의 격벽 패턴들, 상기 제1 절연층 상에 배치되고 상기 복수의 격벽 패턴들과 중첩하는 제2 절연층, 상기 복수의 격벽 패턴들 사이에서 상기 제2 절연층 상에 직접 배치된 복수의 발광 소자들, 상기 제1 절연층 상에 배치되고 상기 복수의 발광 소자들이 배치된 영역을 둘러싸는 뱅크층, 및 상기 제1 전극 상에 배치되고 상기 발광 소자와 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되고 상기 발광 소자와 접촉하는 제2 연결 전극을 포함하고, 상기 제1 절연층은 유기 절연 물질을 포함하고, 상기 제2 절연층은 무기 절연 물질을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 전극과 하부 도전층과의 연결 불량, 및 전극에 의한 단차로 발광 소자들의 정렬 불량을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 전극 및 상기 제2 전극과 각각 중첩하는 복수의 격벽 패턴들, 상기 제1 절연층 상에 배치되고 상기 복수의 격벽 패턴들과 중첩하는 제2 절연층, 상기 복수의 격벽 패턴들 사이에서 상기 제2 절연층 상에 직접 배치된 복수의 발광 소자들, 상기 제1 절연층 상에 배치되고 상기 복수의 발광 소자들이 배치된 영역을 둘러싸는 뱅크층, 및 상기 제1 전극 상에 배치되고 상기 발광 소자와 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되고 상기 발광 소자와 접촉하는 제2 연결 전극을 포함하고, 상기 제1 절연층은 유기 절연 물질을 포함하고, 상기 제2 절연층은 무기 절연 물질을 포함한다.
상기 복수의 격벽 패턴들은 각각 상기 제1 절연층 상에 직접 배치되고, 상기 제2 절연층은 일부분이 상기 복수의 격벽 패턴들 상에 직접 배치될 수 있다.
상기 뱅크층은 상기 제1 절연층 상에 직접 배치되고, 상기 제2 절연층은 상기 뱅크층이 둘러싸는 영역 내에 배치될 수 있다.
상기 뱅크층은 상기 제2 절연층 중 상기 제1 절연층 상에 직접 배치된 부분과 중첩하도록 배치될 수 있다.
상기 제2 절연층은 상기 제1 절연층 상에 직접 배치되고, 상기 복수의 격벽 패턴들은 각각 상기 제2 절연층 상에 직접 배치될 수 있다.
상기 뱅크층은 상기 제1 절연층 상에 직접 배치되고 상기 제2 절연층과 비중첩할 수 있다.
상기 제1 기판과 상기 제1 전극 및 상기 제2 전극 사이에 배치되고 유기 절연 물질을 포함하는 비아층을 더 포함하고, 상기 제1 절연층의 두께는 상기 비아층의 두께보다 작을 수 있다.
상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 복수의 격벽 패턴들 사이의 간격보다 작을 수 있다.
상기 제1 기판 상에 배치된 제1 전압 배선과 제2 전압 배선, 및 상기 제1 전압 배선과 상기 제2 전압 배선 상에 배치된 제1 보호층을 더 포함하고, 상기 제1 전극과 상기 제2 전극은 각각 상기 제1 보호층 상에 배치될 수 있다.
상기 제1 연결 전극과 상기 제2 연결 전극은 각각 상기 제1 전압 배선 및 상기 제2 전압 배선과 전기적으로 연결될 수 있다.
상기 제2 전극은 상기 제1 절연층과 비중첩하는 부분에서 상기 제1 보호층을 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 접촉하고, 상기 제2 연결 전극은 상기 제1 절연층과 비중첩하는 부분에서 상기 제2 절연층을 관통하는 컨택부를 통해 상기 제2 전극과 직접 접촉할 수 있다.
상기 제2 연결 전극은 상기 제2 절연층 및 상기 제1 보호층을 관통하는 컨택부를 통해 상기 제2 전압 배선과 직접 접촉할 수 있다.
상기 제1 기판 상에서 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 이격된 제4 전극을 더 포함하고, 상기 격벽 패턴은 상기 제1 전극과 중첩하는 제1 격벽 패턴, 상기 제4 전극과 중첩하는 제2 격벽 패턴, 및 상기 제2 전극 및 상기 제3 전극과 중첩하는 제3 격벽 패턴을 포함하고, 상기 발광 소자는 상기 제1 격벽 패턴과 상기 제3 격벽 패턴 사이에 배치된 제1 발광 소자, 및 상기 제3 격벽 패턴과 상기 제2 격벽 패턴 사이에 배치된 제2 발광 소자를 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 발광 소자와 접촉하고, 상기 제2 연결 전극은 상기 제2 발광 소자와 접촉하며, 상기 제3 전극 상에 배치되고 상기 제1 발광 소자와 접촉하는 제3 연결 전극, 및 상기 제4 전극 상에 배치되고 상기 제2 발광 소자와 접촉하는 제4 연결 전극을 더 포함할 수 있다.
상기 발광 소자들 상에 배치되고 복수의 파장 변환 입자를 포함하는 컬러 제어 구조물, 상기 컬러 제어 구조물 상에 배치된 컬러 필터층, 및 상기 뱅크층 상에 배치되며 상기 컬러 필터층을 둘러싸는 차광 부재를 더 포함할 수 있다.
상기 뱅크층 상에 배치된 상부 뱅크층, 및 상기 컬러 제어 구조물과 상기 컬러 필터층 사이에 배치된 저굴절층을 더 포함하고, 상기 컬러 제어 구조물은 상기 상부 뱅크층이 둘러싸는 영역 내에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역의 제1 방향 일 측에 배치된 서브 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 제1 방향으로 연장되고 서로 제2 방향으로 이격되며, 상기 발광 영역 및 상기 서브 영역에 배치된 제1 전극과 제2 전극, 상기 발광 영역에 배치되며 상기 제1 전극과 상기 제2 전극 중 상기 발광 영역에 배치된 부분과 중첩하는 제1 절연층, 상기 발광 영역에서 상기 제1 방향으로 연장되고 서로 상기 제2 방향으로 이격되며, 상기 제1 전극 및 상기 제2 전극과 각각 중첩하는 복수의 격벽 패턴들, 상기 발광 영역 및 상기 서브 영역을 둘러싸는 뱅크층, 상기 발광 영역 내에 배치되고 상기 복수의 격벽 패턴들과 중첩하는 제1 절연 패턴, 및 상기 서브 영역 내에 배치된 제2 절연 패턴을 포함하는 제2 절연층, 상기 제2 절연층 상에서 상기 복수의 격벽 패턴들 사이에 배치된 복수의 발광 소자들, 상기 발광 영역 및 상기 서브 영역에서 상기 제1 전극 상에 배치되고, 상기 발광 소자와 접촉하는 제1 연결 전극, 및 상기 발광 영역 및 상기 서브 영역에서 상기 제2 전극 상에 배치되고, 상기 발광 소자와 접촉하는 제2 연결 전극을 포함한다.
상기 제1 절연층은 상기 뱅크층 중 상기 발광 영역을 둘러싸는 부분과 중첩하고, 상기 제2 절연층의 상기 제1 절연 패턴은 상기 뱅크층 중 상기 발광 영역을 둘러싸는 부분과 비중첩할 수 있다.
상기 제2 절연 패턴은 상기 서브 영역에서 상기 제1 전극 상면 일부를 노출하는 제1 컨택부, 및 상기 서브 영역에서 상기 제2 전극 상면 일부를 노출하는 제2 컨택부를 포함하고, 상기 제1 연결 전극은 상기 제1 컨택부를 통해 상기 제1 전극과 직접 접촉하고, 상기 제2 연결 전극은 상기 제2 컨택부를 통해 상기 제2 전극과 직접 접촉할 수 있다.
상기 제2 절연 패턴은 상기 서브 영역에서 상기 제1 전극과 비중첩하는 제1 컨택부, 및 상기 서브 영역에서 상기 제2 전극과 비중첩하는 제2 컨택부를 더 포함하고, 상기 제1 연결 전극은 상기 제1 전극과 접촉하지 않고 상기 제2 연결 전극은 상기 제2 전극과 접촉하지 않을 수 있다.
상기 제1 절연층은 유기 절연 물질을 포함하고, 상기 제2 절연층은 무기 절연 물질을 포함할 수 있다.
상기 복수의 격벽 패턴들 사이에서 상기 발광 소자들 상에 배치된 제3 절연층을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고, 상기 격벽 패턴은 상기 제1 전극과 중첩하는 제1 격벽 패턴, 상기 제4 전극과 중첩하는 제2 격벽 패턴, 및 상기 제2 전극 및 상기 제3 전극과 중첩하는 제3 격벽 패턴을 포함할 수 있다.
상기 발광 소자는 제1 발광 소자, 제2 발광 소자, 제3 발광 소자, 및 제4 발광 소자를 포함하고, 상기 제1 발광 소자와 상기 제3 발광 소자는 상기 제1 격벽 패턴과 상기 제3 격벽 패턴 사이에서 상기 제1 전극 및 상기 제3 전극 상에 배치되고, 상기 제2 발광 소자와 상기 제4 발광 소자는 상기 제2 격벽 패턴과 상기 제3 격벽 패턴 사이에서 상기 제2 전극 및 상기 제4 전극 상에 배치될 수 있다.
상기 제1 연결 전극과 이격되어 상기 제1 전극 및 상기 제3 전극 상에 걸쳐 배치된 제3 연결 전극, 상기 제2 연결 전극과 이격되어 상기 제2 전극 및 상기 제4 전극 상에 걸쳐 배치된 제4 연결 전극, 및 상기 제3 연결 전극 및 상기 제4 연결 전극과 이격되고 상기 제3 전극 및 상기 제4 전극 상에 걸쳐 배치된 제5 연결 전극을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 전극과 하부 도전층 사이에 배치된 유기 절연층을 포함하여, 전극 상부에 배치되는 층들이 전극의 단차에 의하여 손상되는 것을 방지할 수 있다. 또한, 표시 장치는 발광 소자들이 전극들과 중첩하더라도 평탄한 면 상에 배치되므로, 발광 소자들의 정렬도 및 편향도를 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4는 도 3의 일 화소에 배치된 제1 절연층을 나타내는 평면도이다.
도 5는 도 3의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 6은 도 3의 제1 서브 화소를 나타내는 평면도이다.
도 7은 도 6의 N1-N1'선을 따라 자른 단면도이다.
도 8은 도 6의 N2-N2'선을 따라 자른 단면도이다.
도 9는 도 6의 N3-N3'선을 따라 자른 단면도이다.
도 10은 일 실시예에 따른 발광 소자의 개략도이다.
도 11 내지 도 16은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 17은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19 내지 도 21은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도들이다.
도 22는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 23은 도 22의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 25는 도 24의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 26은 도 24의 N4-N4'선을 따라 자른 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 28은 도 27의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 29는 도 27의 N5-N5'선을 따라 자른 단면도이다.
도 30은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 31은 도 30의 일 서브 화소에 배치된 제1 절연층을 나타내는 평면도이다.
도 32는 도 30의 일 서브 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 33은 도 30의 N6-N6'선을 따라 자른 단면도이다.
도 34는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 35는 도 34의 일 서브 화소에 배치된 제1 절연층을 나타내는 평면도이다.
도 36은 도 34의 일 서브 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 37은 도 34의 N7-N7'선을 따라 자른 단면도이다.
도 38은 도 34의 N8-N8'선을 따라 자른 단면도이다.
도 39는 도 34의 N9-N9'선을 따라 자른 단면도이다.
도 40은 일 실시예에 따른 표시 장치의 단면도이다.
도 41 내지 도 43은 다른 실시예에 따른 표시 장치의 단면도들이다.
도 44는 일 실시예에 따른 표시 장치를 포함한 대형 디스플레이 장치를 나타내는 도면이다.
도 45는 일 실시예에 따른 표시 장치를 포함한 타일형 디스플레이 장치를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 2를 참조하면, 표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 다만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL)와 3개의 트랜지스터(T1, T2, T3), 및 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동일한 스캔 신호에 의해 동시에 턴-온될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 4는 도 3의 일 화소에 배치된 제1 절연층을 나타내는 평면도이다. 도 5는 도 3의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 3은 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 격벽 패턴(WP1, WP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다. 도 4에서는 일 화소(PX)에 배치된 전극(RME)들, 격벽 패턴(WP1, WP2), 및 뱅크층(BNL)과 제1 절연층(PAS1)의 평면 배치를 도시하고, 도 5에서는 일 화소(PX)에 배치된 전극(RME)들, 격벽 패턴(WP1, WP2), 및 뱅크층(BNL)과 제2 절연층(PAS2)의 평면 배치를 도시하고 있다.
도 3 내지 도 5를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 3과 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
각 화소(PX)에 배치되어 발광 다이오드(EL)에 접속되는 회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
복수의 전극(RME; RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 제2 방향(DR2) 일 측인 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 제2 방향(DR2) 타 측인 우측에 배치된다. 제1 전극(RME1)은 제1 격벽 패턴(WP1)과 중첩하도록 배치되고, 제2 전극(RME2)은 제2 격벽 패턴(WP2)과 중첩하도록 배치될 수 있다. 제1 방향(DR1)으로 인접한 서브 화소(SPXn)들의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
제1 절연층(PAS1)은 복수의 서브 화소(SPXn)들의 발광 영역(EMA)들에 배치될 수 있다. 예를 들어, 제1 절연층(PAS1)은 발광 영역(EMA)의 제1 방향(DR1) 길이보다 큰 폭을 갖고 제2 방향(DR2)으로 연장될 수 있다. 제1 절연층(PAS1)은 제2 방향(DR2)으로 배열된 복수의 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되고, 제1 절연층(PAS1)은 표시 영역(DPA)에서 선형의 패턴 형상으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 절연층(PAS1)은 각 서브 화소(SPXn)의 발광 영역(EMA)에 대응하여 배치되고, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수도 있다.
제1 절연층(PAS1)은 발광 영역(EMA)들을 둘러싸는 뱅크층(BNL)과 발광 영역(EMA)에 배치된 전극(RME)들과 중첩하도록 배치되고, 서브 영역(SA)에는 배치되지 않을 수 있다. 각 전극(RME)들 중 서브 영역(SA)에 배치된 부분은 제1 절연층(PAS1)과 비중첩할 수 있다. 뱅크층(BNL) 중 발광 영역(EMA)을 둘러싸는 부분은 제1 절연층(PAS1)과 중첩하도록 배치되고, 서브 영역(SA)을 둘러싸는 부분 중 제1 방향(DR1)으로 연장된 부분은 제1 절연층(PAS1)과 비중첩할 수 있다.
복수의 격벽 패턴(WP1, WP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽 패턴(WP1, WP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 격벽 패턴(WP1, WP2)들은 발광 영역(EMA)에서 제1 절연층(PAS1) 및 복수의 전극(RME)들과 중첩하도록 배치될 수 있다.
예를 들어, 격벽 패턴(WP1, WP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 격벽 패턴(WP1), 및 제2 격벽 패턴(WP2)을 포함할 수 있다. 제1 격벽 패턴(WP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 격벽 패턴(WP2)들은 제1 격벽 패턴(WP1)과 이격되어 발광 영역(EMA)의 중심에서 우측에 배치될 수 있다. 제1 격벽 패턴(WP1)은 제1 전극(RME1)과 부분적으로 중첩하고, 제2 격벽 패턴(WP2)은 제2 전극(RME2)과 부분적으로 중첩할 수 있다. 제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다.
제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 격벽 패턴(WP1, WP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 격벽 패턴(WP1, WP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일할 수 있다.
제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 격벽 패턴은 다른 격벽 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 격벽 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 격벽 패턴은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽 패턴(WP2)과 두께 방향으로 중첩할 수 있다.
제2 절연층(PAS2)은 뱅크층(BNL)이 둘러싸는 영역으로, 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 영역(EMA)에 배치된 제1 절연 패턴(IP1)과 서브 영역(SA)에 배치된 제2 절연 패턴(IP2)을 포함할 수 있다.
제2 절연층(PAS2)의 제1 절연 패턴(IP1)은 발광 영역(EMA) 내에 배치되어 복수의 격벽 패턴(WP1, WP2)들과 전극(RME)들 중 일부분과 중첩할 수 있다. 제2 절연층(PAS2)의 제2 절연 패턴(IP2)은 서브 영역(SA) 내에 배치되어 복수의 전극(RME)들 중 일부분과 중첩할 수 있다. 제2 절연 패턴(IP2)은 뱅크층(BNL)이 둘러싸는 서브 영역(SA)에서 분리부(ROP)와 후술하는 컨택부(CT1, CT2)를 제외한 영역에서 전극(RME)들을 덮으며 배치될 수 있다. 제2 절연층(PAS2)의 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 발광 영역(EMA) 및 서브 영역(SA)과 유사하게 배열될 수 있다. 예를 들어, 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2) 각각은 제2 방향(DR2)으로 반복 배열되며, 이들은 서로 제1 방향(DR1)으로 교대 배열될 수 있다.
제2 절연층(PAS2)의 각 절연 패턴(IP1, IP2)들은 뱅크층(BNL)과 비중첩하도록 배치될 수 있고, 제1 절연 패턴(IP1)은 제1 절연층(PAS1)과 중첩하되 제2 절연 패턴(IP2)은 제1 절연층(PAS1)과 비중첩하도록 배치될 수 있다. 후술할 바와 같이, 제2 절연층(PAS2), 격벽 패턴(WP1, WP2)들, 및 뱅크층(BNL)은 서로 형성 순서가 특별히 제한되지 않으며, 표시 장치(10)의 제조 공정에서 형성 순서에 따라 상대적 배치가 달라질 수 있다. 다만, 적어도 뱅크층(BNL)의 상면이 제2 절연층(PAS2)에 의해 덮이지 않는 구조를 가질 수 있으며, 몇몇 실시예에서 제2 절연층(PAS2)은 뱅크층(BNL)의 하부에서 이와 중첩하도록 배치될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽 패턴(WP1, WP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고,양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 격벽 패턴(WP1, WP2)들 상에 배치되고, 발광 소자(ED)와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다.
복수의 연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 격벽 패턴(WP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 격벽 패턴(WP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉하며, 전극(RME)들, 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 구조에 대하여 상세히 설명하기로 한다.
도 6은 도 3의 제1 서브 화소를 나타내는 평면도이다. 도 7은 도 6의 N1-N1'선을 따라 자른 단면도이다. 도 8은 도 6의 N2-N2'선을 따라 자른 단면도이다. 도 9는 도 6의 N3-N3'선을 따라 자른 단면도이다. 도 7에서는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)들의 양 단부를 가로지르는 단면을 도시하고 있다. 도 8에서는 발광 소자(ED)들의 양 단부 및 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고, 도 9에서는 발광 소자(ED)들의 양 단부 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 3 내지 도 5에 결부하여 도 6 내지 도 9를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 도전 패턴(CDP1)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 도전 패턴(CDP1)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
복수의 전극(RME1, RME2)들은 제1 보호층(PV1) 또는 비아층(VIA) 상에 배치될 수 있다. 표시 장치(10)가 비아층(VIA)을 포함하는 실시예에서, 복수의 전극(RME1, RME2)들은 비아층(VIA) 상에 직접 배치될 수 있다. 표시 장치(10)가 비아층(VIA)을 포함하지 않는 실시예에서, 복수의 전극(RME1, RME2)들은 제1 보호층(PV1) 상에 직접 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2) 중 발광 영역(EMA)에 배치된 부분은 제1 절연층(PAS1)에 의해 덮이고, 서브 영역(SA)에 배치된 부분은 제2 절연층(PAS2)에 의해 덮일 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 컨택홀(CTD)을 통해 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들 및 더미 패턴(DP)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 제1 보호층(PV1) 또는 비아층(VIA) 상에서 복수의 전극(RME)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 발광 영역(EMA)에 배치되며 전극(RME)들 중 발광 영역(EMA)에 배치된 부분 상에 직접 배치될 수 있다. 상술한 바와 같이, 제1 절연층(PAS1)은 서브 영역(SA)에는 배치되지 않을 수 있고, 전극(RME)들 중 서브 영역(SA)에 배치된 부분 상에는 후술하는 제2 절연층(PAS2)이 직접 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 예를 들어, 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 유기 절연 물질을 포함할 수 있다. 제1 절연층(PAS1)은 전극(RME)들을 덮으며 이들을 보호할 수 있고, 전극(RME)들에 의한 단차를 보상하며 발광 영역(EMA)에서 평탄한 상면을 형성할 수 있다. 제1 절연층(PAS1) 상에 배치되는 층들은 전극(RME)과 중첩하며 배치되더라도 상면이 평탄하게 배치될 수 있다. 예를 들어, 제1 절연층(PAS1) 상에 배치된 제2 절연층(PAS2)은 적어도 격벽 패턴(WP1, WP2)들 사이에서 상면이 평탄하게 배치될 수 있다. 격벽 패턴(WP1, WP2)들 사이에 배치되는 발광 소자(ED)들은 제2 절연층(PAS2)의 평탄한 상면 상에 배치될 수 있고, 전극(RME)들에 의한 단차로 제2 절연층(PAS2) 상에서 기울어지며 배치되는 것이 방지될 수 있다.
복수의 격벽 패턴(WP1, WP2)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 격벽 패턴(WP1, WP2)은 제1 절연층(PAS1) 상에 직접 배치될 수 있고, 제1 절연층(PAS1) 하부의 전극(RME)들과 두께 방향인 제3 방향(DR3)으로 중첩될 수 있다. 제1 격벽 패턴(WP1)은 제1 전극(RME1)과 두께 방향으로 중첩하고, 제2 격벽 패턴(WP2)은 제2 전극(RME2)과 두께 방향으로 중첩할 수 있다.
격벽 패턴(WP1, WP2)들은 제1 절연층(PAS1)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽 패턴(WP1, WP2)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 격벽 패턴(WP1, WP2)은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 격벽 패턴(WP1, WP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 격벽 패턴(WP1, WP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 격벽 패턴(WP1, WP2)보다 높을 수 있고, 그 두께는 격벽 패턴(WP1, WP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 격벽 패턴(WP1, WP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)에 배치된 제1 절연 패턴(IP1)과, 서브 영역(SA)에 배치된 제2 절연 패턴(IP2)을 포함할 수 있다. 제1 절연 패턴(IP1)은 발광 영역(EMA) 내에서 복수의 전극(RME)들 및 격벽 패턴(WP1, WP2)들과 중첩하도록 배치될 수 있다. 제2 절연 패턴(IP2)은 서브 영역(SA)에서 분리부(ROP)와 컨택부(CT1, CT2)들을 제외한 영역을 덮도록 배치될 수 있다. 전극(RME)들 중 서브 영역(SA)에 배치된 부분은 제1 절연층(PAS1)이 아닌 제2 절연층(PAS2)에 의해 덮일 수 있고, 컨택부(CT1, CT2)들의 위치에 따라 일부분이 노출될 수 있다. 제2 절연층(PAS2)은 제1 절연 패턴(IP1)이 발광 영역(EMA)에서 제1 절연층(PAS1) 상면을 완전하게 덮는 반면, 제2 절연 패턴(IP2)은 분리부(ROP)에는 배치되지 않아 비아층(VIA) 또는 제1 보호층(PV1) 상면을 노출하고, 컨택부(CT1, CT2)에 의해 관통되어 전극(RME)들 상면 일부를 노출할 수도 있다.
일 실시예에 따르면, 제2 절연층(PAS2)은 격벽 패턴(WP1, WP2)들과 뱅크층(BNL)을 배치한 뒤에 형성될 수 있고, 제2 절연층(PAS2)의 제1 절연 패턴(IP1)은 발광 영역(EMA)에서 격벽 패턴(WP1, WP2)들 상에 직접 배치될 수 있다. 제1 절연 패턴(IP1)은 뱅크층(BNL)과는 비중첩하도록 배치될 수 있고, 뱅크층(BNL)의 상면은 노출될 수 있다.
다만, 제2 절연층(PAS2)과 격벽 패턴(WP1, WP2)들 및 뱅크층(BNL)의 배치는 이에 제한되지 않는다. 예를 들어, 제2 절연층(PAS2)이 뱅크층(BNL) 및 격벽 패턴(WP1, WP2)들보다 먼저 형성되는 실시예에서, 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 직접 배치되고, 격벽 패턴(WP1, WP2)과 뱅크층(BNL)은 제2 절연층(PAS2) 상에 직접 배치될 수도 있다. 이 경우, 뱅크층(BNL)과 제2 절연층(PAS2)의 제1 절연 패턴(IP1)은 뱅크층(BNL)과 두께 방향으로 중첩할 수도 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 유기 절연 물질을 포함하고, 제2 절연층(PAS2)은 무기 절연 물질을 포함할 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS1)이 형성하는 평탄한 상면에 직접 배치될 수 있고, 발광 소자(ED)들이 배치되는 격벽 패턴(WP1, WP2) 사이에서 평탄한 상면을 가질 수 있다. 격벽 패턴(WP1, WP2)들 사이에 배치되는 발광 소자(ED)들은 제2 절연층(PAS2)의 평탄한 상면에서 기울어지지 않으며 배치될 수 있다.
일 실시예에서, 제2 절연층(PAS2)은 친수성 특성을 갖고, 뱅크층(BNL)은 소수성 특성을 가질 수 있다. 일 예로, 제2 절연층(PAS2)은 무기 절연 물질을 포함하여 상면이 친수성 표면 처리되고, 뱅크층(BNL)은 유기 절연 물질을 포함하여 상면이 소수성 표면 처리될 수 있다. 표시 장치(10)는 발광 소자(ED)들의 배치 공정이 잉크젯 프린팅(Inkjet printing) 공정으로 수행될 수 있다. 발광 소자(ED)들은 잉크에 분산된 상태로 준비되고, 프린팅 공정으로 각 서브 화소(SPXn)의 뱅크층(BNL)이 둘러싸는 영역에서 전극(RME)들 상에 토출될 수 있다. 친수성 잉크를 이용하여 발광 소자(ED)를 프린팅하는 실시예에서, 친수성의 제2 절연층(PAS2)과 소수성의 뱅크층(BNL) 상에 토출된 잉크는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA) 내에 안착될 수 있다. 그에 따라, 잉크가 발광 영역(EMA)에서 뱅크층(BNL)을 넘어 다른 영역으로 넘치는 것을 방지할 수 있고, 표시 장치(10)의 제조 공정에서 발광 소자(ED)들의 유실율을 줄일 수 있다.
복수의 발광 소자(ED)들은 제2 절연층(PAS2) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
복수의 발광 소자(ED)들은 격벽 패턴(WP1, WP2)들 사이에서 제2 절연층(PAS2) 상에 배치될 수 있다. 발광 소자(ED)들은 제2 절연층(PAS2) 상에 직접 배치될 수 있고, 격벽 패턴(WP1, WP2)들 사이에서 제1 절연층(PAS1) 하부의 전극(RME)들과 부분적으로 중첩할 수 있다.
제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2) 사이 영역은 전극(RME)들 사이의 영역과 두께 방향으로 중첩할 수 있다. 격벽 패턴(WP1, WP2)들 사이에 배치되는 발광 소자(ED)들은 전극(RME)들이 생성한 전기장에 의해 위치 및 배향 방향이 변하면서 제2 절연층(PAS2) 상에 배치될 수 있다. 격벽 패턴(WP1, WP2)들이 이격된 영역이 전극(RME)들이 이격된 영역과 중첩하므로, 발광 소자(ED)들은 전극(RME)들이 생성한 전기장에 의해 격벽 패턴(WP1, WP2)들 사이에 배치될 수 있다.
일 실시예에 따르면, 복수의 전극(RME)들 사이의 제1 간격(WD1)은 격벽 패턴(WP1, WP2)들 사이의 제2 간격(WD2)보다 작을 수 있고, 발광 소자(ED)의 길이(HD)는 제1 간격(WD1)보다 길되 제2 간격(WD2)보다 짧을 수 있다. 복수의 발광 소자(ED)들은 격벽 패턴(WP1, WP2)들 사이에서 적어도 일 단부가 서로 다른 전극(RME)들 중 어느 하나 상에 배치되거나, 양 단부가 각각 서로 다른 전극(RME)들 상에 놓이도록 배치될 수 있다. 발광 소자(ED)는 일 단부가 제1 전극(RME1)과 중첩하도록 배치되고, 타 단부가 제2 전극(RME2)과 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않는다. 예를 들어, 발광 소자(ED)는 격벽 패턴(WP1, WP2)들 중 어느 하나에 더 인접하여 배치되고, 양 단부 중 어느 한 단부만이 전극(RME)과 중첩할 수 있다.
발광 소자(ED)들은 제1 절연층(PAS1) 상에서 평탄한 상면을 형성한 제2 절연층(PAS2) 상에 직접 배치된다. 발광 소자(ED)들은 양 단부가 전극(RME)과 중첩하거나 양 단부 중 일 단부만이 전극(RME)과 중첩하더라도, 제1 절연층(PAS1) 및 제2 절연층(PAS2)의 평탄한 상면에 배치될 수 있다. 표시 장치(10)는 전극(RME)의 단차와 무관하게 발광 소자(ED)들이 배치되는 제2 절연층(PAS2)이 평탄한 상면을 가질 수 있다. 또한, 발광 소자(ED)들이 전극(RME)과 중첩하도록 배치되더라도 제2 절연층(PAS2) 상에서 전극(RME)의 단차와 무관하게 기울어지지 않도록 배치될 수 있다. 그에 따라, 발광 소자(ED)의 정렬도 및 편향도가 개선되고, 하부 단차에 의하여 연결 전극(CNE)과의 접촉 불량이 방지될 수 있다.
상술한 바와 같이, 발광 소자(ED)는 전극(RME)이 생성하는 전기장에 의해 제2 절연층(PAS2) 상에 배치될 수 있다. 전극(RME)과 제2 절연층(PAS2) 사이에 배치된 제1 절연층(PAS1)은 상면을 평탄화하면서도 상대적으로 얇은 두께를 가질 수 있다. 일 실시예에서, 제1 절연층(PAS1)과 비아층(VIA)은 각각 유기 절연 물질을 포함하되, 제1 절연층(PAS1)의 제1 두께(TH1)는 비아층(VIA)의 제2 두께(TH2)보다 작을 수 있다. 예를 들어, 제1 절연층(PAS1)의 제1 두께(TH1)는 비아층(VIA)의 제2 두께(TH2)의 0.3배 내지 0.5배의 두께를 가질 수 있다. 전극(RME) 상에 제1 절연층(PAS1)과 제2 절연층(PAS2)이 배치되더라도, 전극(RME)이 생성하는 전기장은 격벽 패턴(WP1, WP2)들 사이에 발광 소자(ED)들을 정렬시킬 수 있다.
제3 절연층(PAS3)은 복수의 발광 소자(ED)들 상에 배치될 수 있다. 제3 절연층(PAS3)은 격벽 패턴(WP1, WP2)들 사이에서 제1 방향(DR1)으로 연장되어 배치되고, 복수의 발광 소자(ED)들의 외면을 부분적으로 감싸도록 배치될 수 있다. 제3 절연층(PAS3)은 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않도록 배치되고, 발광 소자(ED)의 양 측 또는 양 단부는 연결 전극(CNE)과 접촉할 수 있다. 제3 절연층(PAS3)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 격벽 패턴(WP1, WP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.
예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 절연층(PAS3)의 측면 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제2 절연층(PAS2)의 제2 절연 패턴(IP2)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 절연층(PAS2)의 제2 절연 패턴(IP2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 제2 절연층(PAS2) 하부의 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
상술한 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제2 절연층(PAS2)은 무기물 절연성 물질을 포함하고 제3 절연층(PAS3)을 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되지 않는다. 또한, 제2 절연층(PAS2)과 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다.
도 10은 일 실시예에 따른 발광 소자의 개략도이다.
도 10을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 11 내지 도 16은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다. 도 11 내지 도 16에서는 표시 장치(10)의 일 서브 화소(SPXn)에서 각 층들의 형성 순서에 따른 구조를 각각 단면도로 도시하고 있다. 도 11 내지 도 16은 발광 영역(EMA)에 배치되는 전극(RME), 절연층(PAS1, PAS2, PAS3)들, 격벽 패턴(WP1, WP2), 뱅크층(BNL), 발광 소자(ED) 및 연결 전극(CNE)들의 형성 순서를 예시적으로 도시하고 있으며, 이들은 도 7에 도시된 구조에 대응될 수 있다. 각 층들의 형성 공정은 일반적인 패터닝 공정으로 수행될 수 있다. 이하에서는 각 공정의 형성 방법에 대한 설명은 간략히 하고, 형성 순서를 중심으로 설명하기로 한다.
도 11을 참조하면, 제1 기판(SUB)을 준비하고, 제1 기판(SUB) 상에 제1 내지 제3 도전층, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 제1 보호층(PV1), 비아층(VIA), 및 복수의 전극(RME1, RME2)들을 형성한다. 제1 기판(SUB) 상에 배치되는 제1 내지 제3 도전층과 전극(RME1, RME2)들 각각은 각 층들을 이루는 재료, 예컨대 금속 재료를 증착하고 이를 마스크를 이용한 패터닝 공정으로 형성될 수 있다. 제1 기판(SUB) 상에 배치되는 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 비아층(VIA)은 각 층을 이루는 재료, 예컨대 절연 물질을 도포하거나, 필요에 따라 마스크를 이용한 패터닝 공정을 통해 형성될 수 있다.
도 11에 도시되지 않았으나, 도 8에 도시된 바와 같이 제1 전극(RME1)과 제2 전극(RME2)은 비아층(VIA)과 제1 보호층(PV1)을 관통하는 컨택홀(CTD, CTS)을 통해 제3 도전층과 접촉할 수 있다.
다음으로, 도 12를 참조하면, 비아층(VIA) 및 전극(RME1, RME2)들 상에 제1 절연층(PAS1)을 형성한다. 제1 절연층(PAS1)은 유기 절연 물질을 포함하여 비아층(VIA)과 동일한 공정으로 형성될 수 있다. 다만, 제1 절연층(PAS1)은 비아층(VIA) 중 발광 영역(EMA)에 대응되는 영역 상에 배치되며, 발광 영역(EMA)에 배치된 전극(RME)들 상면을 덮을 수 있다.
이어, 도 13 및 도 14를 참조하면, 제1 절연층(PAS1) 상에 격벽 패턴(WP1, WP2) 및 뱅크층(BNL)을 형성하고, 뱅크층(BNL)이 둘러싸는 영역 상에 제2 절연층(PAS2)을 배치한다. 격벽 패턴(WP1, WP2)들과 뱅크층(BNL)은 각각 증착 또는 도포 및 패터닝 공정을 통해 형성될 수 있다. 격벽 패턴(WP1, WP2)과 뱅크층(BNL)의 형성 순서는 제한되지 않는다. 예를 들어, 격벽 패턴(WP1, WP2)과 뱅크층(BNL)은 어느 한 부재를 형성한 뒤, 이어서 다른 부재를 형성하거나, 동일한 공정에서 동시에 형성될 수도 있다.
제2 절연층(PAS2)은 뱅크층(BNL)이 둘러싸는 영역 내에 형성될 수 있다. 제2 절연층(PAS2)도 증착 또는 도포 및 패터닝 공정을 통해 형성될 수 있으며, 뱅크층(BNL) 상면이 노출되도록 형성될 수 있다. 예를 들어, 제2 절연층(PAS2)은 제1 절연층(PAS1)과 비아층(VIA) 상에 전면적으로 배치되었다가, 뱅크층(BNL) 상면이 노출되도록 패터닝될 수 있다. 도 8 및 도 9에 도시된 바와 같이, 제2 절연층(PAS2) 중 발광 영역(EMA)에 배치된 제1 절연 패턴(IP1)은 격벽 패턴(WP1, WP2)들을 덮도록 배치되고, 서브 영역(SA)에 배치된 제2 절연 패턴(IP2)은 제1 절연층(PAS1)이 배치되지 않아 노출된 전극(RME)들을 덮도록 배치될 수 있다.
도면으로 도시되지 않았으나, 몇몇 실시예에서 제2 절연층(PAS2)과 뱅크층(BNL)은 표면 처리 공정이 더 수행될 수 있다. 예를 들어, 제2 절연층(PAS2)은 친수성 표면 처리 되고, 뱅크층(BNL)은 소수성 표면 처리될 수 있다. 상기 표면 처리 공정은 각 층의 형성 공정 직후에 수행되거나, 뱅크층(BNL) 및 제2 절연층(PAS2)을 형성한 이후의 공정에서 수행될 수 있다.
다음으로, 도 15를 참조하면, 제2 절연층(PAS2) 상에서 격벽 패턴(WP1, WP2)들 사이에 발광 소자(ED)들을 배치한다. 복수의 발광 소자(ED)들은 잉크젯 프린팅 공정(Inkjet Printing Process)을 통해 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)들이 분산된 잉크를 뱅크층(BNL)이 둘러싸는 영역 내에 분사한 뒤, 전극(RME)들에 전기 신호를 인가하면, 전극(RME) 상에 전기장(E)이 생성될 수 있다. 잉크 내의 발광 소자(ED)들은 전기장(E)에 의해 위치 및 배향 방향이 변하면서 격벽 패턴(WP1, WP2)들 사이에서 전극(RME)들 상에 안착될 수 있다.
다음으로, 도 16을 참조하면, 발광 소자(ED) 상에 제3 절연층(PAS3)을 형성한다. 제3 절연층(PAS3)은 발광 소자(ED)들을 덮으며 이를 고정시킬 수 있다. 제3 절연층(PAS3)은 표시 영역(DPA)에서 제2 절연층(PAS2) 상에 전면적으로 형성되었다가 발광 소자(ED)의 양 단부는 덮지 않도록 패터닝될 수 있다.
이어, 도면으로 도시하지 않았으나, 격벽 패턴(WP1, WP2)들 및 전극(RME1, RME2)들 상에 배치되어 발광 소자(ED)들의 양 단부와 접촉하는 연결 전극(CNE)들을 형성하여 표시 장치(10)를 제조할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 17은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제3 절연층(PAS3) 상에 배치된 제4 절연층(PAS4)을 더 포함한다. 표시 장치(10_1)는 제3 절연층(PAS3)이 무기 절연 물질을 포함하고, 제4 절연층(PAS4)을 더 포함하여 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제4 절연층(PAS4)을 사이에 두고 서로 다른 층에 배치될 수 있다.
제3 절연층(PAS3)은 발광 소자(ED) 상에 배치된 부분과, 제2 절연층(PAS2) 및 뱅크층(BNL) 상에 배치된 부분을 더 포함할 수 있다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 및 뱅크층(BNL) 상에 전면적으로 형성되었다가 발광 소자(ED)의 양 단부가 노출되도록 패터닝될 수 있다. 제3 절연층(PAS3)이 배치되지 않은 부분은 제2 절연층(PAS2)의 상면과 발광 소자(ED)의 양 단부가 노출될 수 있고, 해당 부분은 연결 전극(CNE1, CNE2)들이 배치될 수 있다.
제2 연결 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있고, 제4 절연층(PAS4)은 제2 연결 전극(CNE2)과 제3 절연층(PAS3) 상에 배치된다. 제4 절연층(PAS4)은 제3 절연층(PAS3) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제4 절연층(PAS4) 상에 배치될 수 있다. 제4 절연층(PAS4)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2) 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
본 실시예에 따른 표시 장치(10_1)는 도 6의 실시예와 달리 연결 전극(CNE1, CNE2)들이 서로 다른 층에 배치될 수 있고, 발광 소자(ED)들 상에 무기 절연 물질을 포함하는 복수의 절연층들을 더 포함할 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 비아층(VIA)이 생략되고, 복수의 전극(RME; RME1, RME2)들이 제1 보호층(PV1) 상에 직접 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 보호층(PV1) 상에 직접 배치되며, 제1 절연층(PAS1)은 제1 보호층(PV1) 상에 직접 배치되며 전극(RME)들 일부를 덮을 수 있다. 도면으로 도시하지 않았으나, 비아층(VIA)이 생략됨에 따라 복수의 컨택홀(CTD, CTS)들은 제1 보호층(PV1)을 관통할 수 있다. 본 실시예의 표시 장치(10_2)는 전극(RME)과 제3 도전층 사이의 두께가 도 7의 실시예와 차이가 있고, 전극(RME)과 제3 도전층 사이의 단차가 줄어들 수 있다. 또한, 전극(RME)들이 제1 보호층(PV1) 상에 직접 배치되더라도 유기 절연 물질을 포함한 제1 절연층(PAS1)들이 전극(RME)들을 덮으며 제1 보호층(PV1) 상에 배치되므로, 격벽 패턴(WP1, WP2)들, 뱅크층(BNL) 및 제2 절연층(PAS2)이 배치되는 상면이 평탄하게 형성될 수 있다. 표시 장치(10_2)는 발광 소자(ED)들의 정렬도를 개선함에 더하여 전극(RME)과 제3 도전층의 연결 불량을 방지할 수 있다.
한편, 제1 절연층(PAS1) 상에 배치되는 층들로서, 제2 절연층(PAS2), 격벽 패턴(WP1, WP2), 및 뱅크층(BNL)은 형성 순서가 도 11 내지 도 16에 예시된 바에 제한되지 않는다. 표시 장치(10)는 제2 절연층(PAS2), 격벽 패턴(WP1, WP2), 및 뱅크층(BNL)의 형성 순서에 따라 제1 절연층(PAS1) 상에 배치된 층들의 배치 구조가 달라질 수 있다.
도 19 내지 도 21은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도들이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 뱅크층(BNL)과 제2 절연층(PAS2)이 제1 절연층(PAS1) 상에 직접 배치되고, 복수의 격벽 패턴(WP1, WP2)들은 제2 절연층(PAS2) 상에 배치될 수 있다. 표시 장치(10_3)는 제조 공정 중 제1 절연층(PAS1) 상에 뱅크층(BNL)이 먼저 형성되고, 이어 제2 절연층(PAS2)과 격벽 패턴(WP1, WP2)이 순차적으로 형성될 수 있다. 제2 절연층(PAS2)은 뱅크층(BNL)이 둘러싸는 영역 내에서 뱅크층(BNL)과 비중첩하도록 배치되고, 발광 영역(EMA)에서 제1 절연층(PAS1) 상에 직접 배치될 수 있다. 복수의 격벽 패턴(WP1, WP2)들은 제2 절연층(PAS2)의 제1 절연 패턴(IP1) 상에 직접 배치될 수 있고, 전극(RME)들과 부분적으로 중첩할 수 있다.
격벽 패턴(WP1, WP2)이 형성되기 전에 제2 절연층(PAS2)이 배치되므로, 발광 영역(EMA)에 배치된 제2 절연층(PAS2)의 제1 절연 패턴(IP1)은 상면이 완전하게 평탄할 수 있다. 본 실시예는 무기 절연 물질을 포함하는 제2 절연층(PAS2)이 보다 평탄하게 형성될 수 있는 이점이 있다. 또한, 제2 절연층(PAS2)과 뱅크층(BNL)의 표면 처리 공정을 격벽 패턴(WP1, WP2)들을 형성하기 전에 수행할 수 있다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 절연층(PAS2)이 제1 절연층(PAS1) 상에 직접 배치되고, 뱅크층(BNL)과 복수의 격벽 패턴(WP1, WP2)들은 제2 절연층(PAS2) 상에 배치될 수 있다. 표시 장치(10_4)는 제조 공정 중 제1 절연층(PAS1) 상에 제2 절연층(PAS2)이 먼저 형성되고, 이어 뱅크층(BNL)과 격벽 패턴(WP1, WP2)이 순차적으로 형성될 수 있다. 본 실시예는 뱅크층(BNL)보다 제2 절연층(PAS2)을 먼저 형성하는 점에서 도 19의 실시예와 차이가 있다. 뱅크층(BNL)보다 제2 절연층(PAS2)이 먼저 형성되므로, 제2 절연층(PAS2)이 제1 절연층(PAS1) 상에 전면적으로 형성되더라도 뱅크층(BNL)의 상면을 노출하기 위해 제2 절연층(PAS2)을 패터닝하는 공정을 수행하지 않을 수 있다. 표시 장치(10_4)는 제2 절연층(PAS2)이 제1 절연층(PAS1) 상에 전면적으로 배치될 수 있고, 뱅크층(BNL)은 제2 절연층(PAS2)과 두께 방향으로 중첩될 수 있다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 격벽 패턴(WP1, WP2)들이 제1 절연층(PAS1) 상에 직접 배치되고, 제2 절연층(PAS2)은 격벽 패턴(WP1, WP2) 상에 배치되고 뱅크층(BNL)은 제2 절연층(PAS2) 상에 배치될 수 있다. 표시 장치(10_5)는 제조 공정 중 제1 절연층(PAS1) 상에 격벽 패턴(WP1, WP2)이 먼저 형성되고, 이어 제2 절연층(PAS2)이 형성된 뒤 뱅크층(BNL)이 형성될 수 있다. 본 실시예는 격벽 패턴(WP1, WP2)들이 제2 절연층(PAS2)과 제1 절연층(PAS1) 사이에 배치된 점에서 도 20의 실시예와 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하기로 한다.
도 22는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 23은 도 22의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다.
도 22 및 도 23을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 격벽 패턴(WP1_6, WP2_6)과 뱅크층(BNL)이 서로 일체화될 수 있다. 표시 장치(10_6)는 격벽 패턴(WP1_6, WP2_6)이 뱅크층(BNL)과 동일한 재료로 이루어져 동시에 형성될 수 있고, 격벽 패턴(WP1_6, WP2_6)들은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분에 연결될 수 있다. 격벽 패턴(WP1_6, WP2_6)들은 뱅크층(BNL)이 둘러싸는 영역 중에서 발광 영역(EMA)에만 배치되고, 발광 영역(EMA)은 격벽 패턴(WP1_6, WP2_6)들과 뱅크층(BNL)에 의해 복수의 영역들로 구분될 수 있다.
예를 들어, 발광 영역(EMA)은 뱅크층(BNL)의 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분에 의해 둘러싸이고, 격벽 패턴(WP1_6, WP2_6)들 사이의 영역, 및 격벽 패턴(WP1_6, WP2_6)과 뱅크층(BNL) 사이의 영역으로 구분될 수 있다. 제1 격벽 패턴(WP1_6)과 제2 격벽 패턴(WP2_6)이 각각 제1 전극(RME1) 및 제2 전극(RME2)과 중첩하도록 배치되며, 이들 사이에 발광 소자(ED)들이 배치될 수 있다. 격벽 패턴(WP1_6, WP2_6)과 뱅크층(BNL) 사이의 영역에는 발광 소자(ED)들이 배치되지 않거나 일부의 발광 소자(ED)들이 배치되더라도, 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수 있다. 본 실시예는 격벽 패턴(WP1_6, WP2_6)과 뱅크층(BNL)이 동시에 형성될 수 있어 제조 공정 상의 이점이 있다.
도 24는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 25는 도 24의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다. 도 26은 도 24의 N4-N4'선을 따라 자른 단면도이다. 도 26은 발광 소자(ED)의 양 단부와 서브 영역(SA)의 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 24 내지 도 26을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 복수의 연결 전극(CNE1_7, CNE2_7)들이 제2 절연층(PAS2), 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 컨택부(CT1, CT2)를 통해 제3 도전층과 직접 연결될 수 있다. 표시 장치(10_7)는 복수의 컨택홀(CTD, CTS)들이 생략되어 각 전극(RME)들이 제3 도전층과 직접 접촉하지 않고, 복수의 연결 전극(CNE1_7, CNE2_7)들이 제3 도전층과 직접 연결될 수 있다.
표시 장치(10_7)는 각 서브 화소(SPXn)의 서브 영역(SA)에서 제2 절연층(PAS2), 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 전극(RME)과 비중첩하도록 배치된다. 컨택부(CT1, CT2)들이 제2 절연층(PAS2)의 제2 절연 패턴(IP2)을 관통하더라도, 전극(RME)들은 서브 영역(SA)에서 제2 절연 패턴(IP2)에 의해 덮일 수 있다.
제1 컨택부(CT1)는 서브 영역(SA)에서 제2 절연층(PAS2), 비아층(VIA) 및 제1 보호층(PV1)을 관통하여 도전 패턴(CDP1)의 상면 일부를 노출하고, 제1 연결 전극(CNE1_7)은 제1 컨택부(CT1)를 통해 도전 패턴(CDP1)과 직접 접촉할 수 있다. 제2 컨택부(CT2)는 서브 영역(SA)에서 제2 절연층(PAS2), 비아층(VIA) 및 제1 보호층(PV1)을 관통하여 제2 전압 배선(VL2)의 상면 일부를 노출하고, 제2 연결 전극(CNE2_7)은 제2 컨택부(CT2)를 통해 제2 전압 배선(VL2)과 직접 접촉할 수 있다. 복수의 연결 전극(CNE1_7, CNE2_7)들이 제3 도전층과 직접 접촉됨에 따라, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 28은 도 27의 일 화소에 배치된 제2 절연층을 나타내는 평면도이다. 도 29는 도 27의 N5-N5'선을 따라 자른 단면도이다. 도 29는 발광 소자(ED)의 양 단부와 서브 영역(SA)의 브릿지 전극(BE1, BE2)들 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 27 내지 도 29를 참조하면, 일 실시예에 따른 표시 장치(10_8)는 서브 영역(SA)에 배치된 복수의 브릿지 전극(BE1, BE2)들을 더 포함하고, 복수의 연결 전극(CNE1_8, CNE2_8)들은 브릿지 전극(BE1, BE2)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 표시 장치(10_8)는 복수의 컨택홀(CTD, CTS)들이 서브 영역(SA)에 배치되어 브릿지 전극(BE1, BE2)들이 제3 도전층과 직접 접촉하고, 복수의 연결 전극(CNE1_8, CNE2_8)들은 브릿지 전극(BE1, BE2)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 본 실시예는 표시 장치(10_8)가 브릿지 전극(BE1, BE2)을 더 포함하는 점에서 도 24 내지 도 26의 실시예와 차이가 있다.
복수의 브릿지 전극(BE1, BE2)들은 서브 영역(SA)에서 전극(RME1, RME2)들과 동일한 층에 배치되며, 전극(RME1, RME2)과 이격되어 배치될 수 있다. 예를 들어, 브릿지 전극(BE1, BE2)은 제1 전극(RME1)과 인접하여 이와 이격된 제1 브릿지 전극(BE1), 및 제2 전극(RME2)과 인접하여 이와 이격된 제2 브릿지 전극(BE2)을 포함할 수 있다. 제1 브릿지 전극(BE1)은 서브 영역(SA)의 좌측에 인접하여 배치되고, 제2 브릿지 전극(BE2)은 서브 영역(SA)의 우측에 인접하여 배치될 수 있다. 각 브릿지 전극(BE1, BE2)들은 전극(RME1, RME2)들과 동일한 공정에서 형성되며, 이들과 동일한 재료로 이루어질 수 있다.
브릿지 전극(BE1, BE2)은 하부의 층들을 관통하는 컨택홀(CTD, CTS)들을 통해 제3 도전층과 직접 접촉할 수 있다. 표시 장치(10_8)가 비아층(VIA)을 포함하는 실시예에서, 각 브릿지 전극(BE1, BE2)들은 비아층(VIA) 상에 직접 배치될 수 있다. 제1 브릿지 전극(BE1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 컨택홀(CTD)을 통해 도전 패턴(CDP1)과 직접 접촉하고, 제2 브릿지 전극(BE2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 직접 접촉할 수 있다.
제2 절연층(PAS2) 중 서브 영역(SA)에 배치된 제2 절연 패턴(IP2)은 서브 영역(SA)에서 전극(RME)들 및 브릿지 전극(BE1, BE2)들을 덮도록 배치될 수 있다. 제2 절연 패턴(IP2)을 관통하는 컨택부(CT1, CT2)들은 브릿지 전극(BE1, BE2)과 중첩할 수 있고, 이들의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)는 서브 영역(SA)에서 제2 절연층(PAS2)을 관통하여 제1 브릿지 전극(BE1)의 상면 일부를 노출하고, 제1 연결 전극(CNE1_8)은 제1 컨택부(CT1)를 통해 제1 브릿지 전극(BE1)과 직접 접촉할 수 있다. 제2 컨택부(CT2)는 서브 영역(SA)에서 제2 절연층(PAS2)을 관통하여 제2 브릿지 전극(BE2)의 상면 일부를 노출하고, 제2 연결 전극(CNE2_8)은 제2 컨택부(CT2)를 통해 제2 브릿지 전극(BE2)과 직접 접촉할 수 있다. 복수의 연결 전극(CNE1_8, CNE2_8)들은 브릿지 전극(BE1, BE2)을 통해 제3 도전층과 전기적으로 연결됨에 따라, 연결 전극(CNE1_8, CNE2_8)들이 제3 도전층과 직접 접촉하는 구조와 대비하여 단차에 의한 전극 재료의 단선을 방지할 수 있다.
도 30은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 31은 도 30의 일 서브 화소에 배치된 제1 절연층을 나타내는 평면도이다. 도 32는 도 30의 일 서브 화소에 배치된 제2 절연층을 나타내는 평면도이다. 도 33은 도 30의 N6-N6'선을 따라 자른 단면도이다.
도 30은 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2, RME3, RME4)들, 격벽 패턴(WP1, WP2, WP3)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다. 도 31에서는 일 화소(PX)에 배치된 전극(RME)들, 격벽 패턴(WP1, WP2, WP3), 및 뱅크층(BNL)과 제1 절연층(PAS1)의 평면 배치를 도시하고, 도 32에서는 일 화소(PX)에 배치된 전극(RME)들, 격벽 패턴(WP1, WP2, WP3), 및 뱅크층(BNL)과 제2 절연층(PAS2)의 평면 배치를 도시하고 있다. 도 33에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2, ED3, ED4)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 30 내지 도 33을 참조하면, 일 실시예에 따른 표시 장치(10)는 더 많은 수의 전극(RME; RME1, RME2, RME3, RME4)들과 격벽 패턴(WP1, WP2, WP3)들, 발광 소자(ED; ED1, ED2, ED3, ED4)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 24의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 발광 영역(EMA)에 배치된 전극(RME)들을 덮도록 배치되며, 서브 영역(SA)에는 배치되지 않을 수 있다.
격벽 패턴(WP1, WP2, WP3)은 제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2) 사이에 배치된 제3 격벽 패턴(WP3)을 더 포함할 수 있다. 제1 격벽 패턴(WP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 격벽 패턴(WP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 격벽 패턴(WP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 격벽 패턴(WP3)은 제1 격벽 패턴(WP1) 및 제2 격벽 패턴(WP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 격벽 패턴(WP1, WP2, WP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 격벽 패턴(WP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 격벽 패턴(WP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 격벽 패턴(WP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 격벽 패턴(WP1, WP2, WP3)들과 비중첩하도록 배치될 수 있다.
제2 절연층(PAS2) 및 뱅크층(BNL)의 배치는 도 24 내지 도 26의 실시예를 참조하여 상술한 바와 유사할 수 있다. 뱅크층(BNL)은 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되고, 제2 절연층(PAS2)은 발광 영역(EMA)에 배치된 제1 절연 패턴(IP1)과 서브 영역(SA)에 배치된 제2 절연 패턴(IP2)을 포함할 수 있다. 제1 절연 패턴(IP1)은 발광 영역(EMA)에 배치된 격벽 패턴(WP1, WP2, WP3)들 및 전극(RME)들을 덮도록 배치되고, 제2 절연 패턴(IP2)은 서브 영역(SA)에 배치된 전극(RME)들을 덮도록 배치될 수 있다. 제2 절연 패턴(IP2)은 서브 영역(SA)의 분리부(ROP) 및 컨택부(CT1, CT2)들을 제외한 영역을 덮을 수 있다. 후술할 바와 같이 연결 전극(CNE)들 중 일부가 제3 도전층과 직접 접촉하는 실시예에서, 제2 절연 패턴(IP2)을 관통하는 복수의 컨택부(CT1, CT2)들은 전극(RME)들과 비중첩하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 격벽 패턴(WP1, WP2, WP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽 패턴(WP1)과 제3 격벽 패턴(WP3) 사이에 배치되고, 다른 일부는 제3 격벽 패턴(WP3)과 제2 격벽 패턴(WP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽 패턴(WP1)과 제3 격벽 패턴(WP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 격벽 패턴(WP3)과 제2 격벽 패턴(WP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 24 내지 도 26의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2)를 통해 제3 도전층과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제2 절연층(PAS2), 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 컨택부(CT1)를 통해 도전 패턴(CDP1)과 직접 접촉하고, 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 절연층(PAS2), 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 컨택부(CT2)를 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 도전 패턴(CDP1)과 제2 전압 배선(VL2)의 위치에 따라 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 상기 연장된 부분에서 컨택부(CT1, CT2)들을 통해 도전 패턴(CDP1) 또는 제2 전압 배선(VL2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)은 제3 도전층과 접촉하지 않는 제2 타입 연결 전극일 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 컨택부(CT1, CT2)를 통해 제3 도전층과 직접 연결되는 반면, 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 다른 도전층과 연결되지 않을 수 있다. 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 각각 제3 도전층과 직접 연결되지 않고 발광 소자(ED)들과 접촉하며 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다. 각 전극(RME)들은 연결 전극(CNE)과 연결되지 않고 발광 소자(ED)와 전기적으로 연결되지 않을 수 있다.
또한, 제2 타입 연결 전극들은 평면 형상에 따라 서로 다른 타입으로 구분될 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제2 타입 연결 전극들 중, 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
한편, 상술한 바와 같이, 연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 다른 제2 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 34는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 35는 도 34의 일 서브 화소에 배치된 제1 절연층을 나타내는 평면도이다. 도 36은 도 34의 일 서브 화소에 배치된 제2 절연층을 나타내는 평면도이다. 도 37은 도 34의 N7-N7'선을 따라 자른 단면도이다. 도 38은 도 34의 N8-N8'선을 따라 자른 단면도이다. 도 39는 도 34의 N9-N9'선을 따라 자른 단면도이다.
도 34는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 격벽 패턴(WP1, WP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3)의 평면 배치를 도시하고 있다. 도 35에서는 일 화소(PX)에 배치된 전극(RME)들, 격벽 패턴(WP1, WP2), 및 뱅크층(BNL)과 제1 절연층(PAS1)의 평면 배치를 도시하고, 도 36에서는 일 화소(PX)에 배치된 전극(RME)들, 격벽 패턴(WP1, WP2), 및 뱅크층(BNL)과 제2 절연층(PAS2)의 평면 배치를 도시하고 있다. 도 37에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 34 내지 도 39를 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME), 연결 전극(CNE) 및 격벽 패턴(WP1, WP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 격벽 패턴(WP1) 상에 배치될 수 있다. 제1 전극(RME1)은 도 3의 실시예와 유사하게 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 격벽 패턴(WP1)과 중첩하는 부분은 제1 격벽 패턴(WP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 격벽 패턴(WP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 격벽 패턴(WP1)의 좌측에 배치된 제2 격벽 패턴(WP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 격벽 패턴(WP1)의 우측에 배치된 제2 격벽 패턴(WP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 격벽 패턴(WP1, WP2)들 사이의 간격보다 작을 수 있다.
또한, 제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 격벽 패턴(WP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 격벽 패턴(WP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 컨택홀(CTD)을 통해 제3 도전층의 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 또한, 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택부(CT1)와 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택부(CT2)와 중첩할 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 중 제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 더미 패턴(DP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 더미 패턴(DP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 34에 도시된 서브 화소(SPXn)는 더미 패턴(DP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 34의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 더미 패턴(DP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 더미 패턴(DP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 더미 패턴(DP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 더미 패턴(DP)은 비아층(VIA)을 관통하는 제3 컨택홀(CTA)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 더미 패턴(DP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 더미 패턴(DP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 컨택홀(CTS)은 후술하는 제3 컨택홀(CTA)과 상대적인 배치가 다를 수 있다. 제2 컨택홀(CTS)은 뱅크층(BNL) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 컨택홀(CTA)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 컨택홀(CTS) 및 제3 컨택홀(CTA)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 컨택홀의 위치가 결정된 것일 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 전극(RME)들 중 발광 영역(EMA)에 배치된 부분을 덮도록 배치되며, 서브 영역(SA1, SA2)들에는 배치되지 않을 수 있다.
복수의 격벽 패턴(WP1, WP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 격벽 패턴(WP1, WP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 격벽 패턴(WP1, WP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 격벽 패턴(WP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 격벽 패턴(WP2)을 포함할 수 있다.
제1 격벽 패턴(WP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 격벽 패턴(WP2)들은 제1 격벽 패턴(WP1)을 사이에 두고 이와 이격되어 배치된다. 제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 격벽 패턴(WP1)과 제2 격벽 패턴(WP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 제2 격벽 패턴(WP2)과 두께 방향으로 중첩할 수 있다. 제1 격벽 패턴(WP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 격벽 패턴(WP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
뱅크층(BNL)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 뱅크층(BNL)이 둘러싸는 영역들이 서로 구분될 수 있다. 뱅크층(BNL)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
제2 절연층(PAS2)의 배치도 상술한 실시예와 실질적으로 동일할 수 있다. 제2 절연층(PAS2)은 발광 영역(EMA)에 배치된 제1 절연 패턴(IP1)과 복수의 서브 영역(SA1, SA2)들에 배치된 제2 절연 패턴(IP2)과 제3 절연 패턴(IP3)을 포함할 수 있다. 제1 절연 패턴(IP1)은 발광 영역(EMA)에 배치된 격벽 패턴(WP1, WP2, WP3)들 및 전극(RME)들을 덮도록 배치되고, 제2 절연 패턴(IP2)은 제1 서브 영역(SA1)에 배치된 전극(RME)들과 더미 패턴(DP)을 덮도록 배치될 수 있다. 제3 절연 패턴(IP3)은 제2 서브 영역(SA)에 배치된 전극(RME)들을 덮을 수 있다. 제2 절연 패턴(IP2)은 복수의 컨택부(CT1, CT2)들과 제1 분리부(ROP1)들을 제외하고 제1 서브 영역(SA1)을 덮도록 배치되고, 제3 절연 패턴(IP3)은 복수의 컨택부(CT1, CT2)들과 제2 분리부(ROP2)를 제외하고 제2 서브 영역(SA2)을 덮도록 배치될 수 있다. 후술할 바와 같이 연결 전극(CNE)들이 전극(RME)과 직접 접촉하는 실시예에서, 각 컨택부(CT1, CT2)들은 전극(RME)들과 중첩하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 서로 다른 격벽 패턴(WP1, WP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 격벽 패턴(WP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 서브 영역(SA1)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 격벽 패턴(WP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
한편, 도 34의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 각각 제2 서브 영역(SA2)에 배치된 컨택부(CT1, CT2)들을 통해 각각 제1 전극(RME1)과 제2 전극(RME2)에 접촉할 수 있다.
제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다. 제1 연장부(CN_E1) 하부에 배치된 제2 전극 분지부(RM_B2)는 제2 전압 배선(VL2)과 전기적으로 연결되되, 제2 전극 분지부(RM_B2)로 인가된 제2 전원 전압은 제3 연결 전극(CNE3)에 전달되지 않을 수 있다.
일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(도 40의 'TPL', 'WCL1', 'WCL2') 및 컬러 필터층(도 40의 'CFL1', 'CFL2', 'CFL3')을 더 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 거쳐 출사될 수 있으며, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 출사된 광의 색은 서브 화소(SPXn)마다 다를 수 있다.
도 40은 일 실시예에 따른 표시 장치의 단면도이다.
도 40을 참조하면, 표시 장치(10)는 제1 기판(SUB)과 대향하는 제2 기판(DS)을 포함하고, 제2 기판(DS)의 일 면 상에 배치된 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL1)을 포함할 수 있다. 또한, 제1 기판(SUB) 상에는 제3 절연층(PAS3)과 연결 전극(CNE1, CNE2)들 상에 배치된 복수의 봉지층(EN; EN1, EN2, EN3)을 포함할 수 있다. 제1 기판(SUB)과 제2 기판(DS)은 실링 부재(SM)를 통해 상호 합착될 수 있다.
제1 기판(SUB) 상에 배치된 봉지층(EN)은 발광 소자(ED)들 상에서 제3 절연층(PAS3)과 연결 전극(CNE1, CNE2)들을 덮도록 배치될 수 있다. 봉지층(EN)은 제1 기판(SUB) 상에 전면적으로 배치되며, 제1 기판(SUB) 상에 배치된 부재들을 완전하게 커버할 수 있다.
봉지층(EN)은 제3 절연층(PAS3) 상에 순차적으로 적층된 제1 봉지층(EN1), 제2 봉지층(EN2) 및 제3 봉지층(EN3)을 포함할 수 있다. 제1 봉지층(EN1)과 제3 봉지층(EN3)은 무기물 절연성 물질을 포함하고, 제2 봉지층(EN2)은 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 봉지층(EN1)과 제3 봉지층(EN3)은 각각 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiOxNy), 리튬 플로라이드 등 중에서 적어도 어느 하나를 포함할 수 있다. 제2 봉지층(EN2)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 등 중에서 적어도 어느 하나를 포함할 수 있다. 다만, 봉지층(EN)의 구조 및 재료가 상술한 바에 제한되지 않으며, 그 적층 구조나 재료는 다양하게 변형될 수 있다.
봉지층(EN) 상에는 제2 기판(DS) 상의 컬러 필터층(CFL1, CFL2, CFL3) 및 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치될 수 있다. 도 40의 실시예는 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL2)이 각각 제2 기판(DS)의 일 면 상에 형성되고, 제2 기판(DS)은 발광 소자(ED)들이 배치된 제1 기판(SUB)과 실링 부재(SM)에 의해 합착될 수 있다.
표시 장치(10)는 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 복수의 투광 영역(TA1, TA2, TA3)과, 투광 영역(TA1, TA2, TA3)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA1, TA2, TA3) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)은 차광 부재(BM)에 의해 구분될 수 있다.
제2 기판(DS)은 제1 기판(SUB)과 이격 대향할 수 있다. 제2 기판(DS)은 투광성을 갖는 재질로 이루어질 수 있다. 몇몇 실시예에서 제2 기판(DS)은 유리기판 또는 플라스틱 기판을 포함할 수 있다. 또는, 제2 기판(DS)은 유리기판 또는 플라스틱 기판 상에 위치하는 별도의 층, 예시적으로 무기막 등의 절연층 등을 더 포함할 수도 있다. 제2 기판(DS)에는 도면에 도시된 바와 같이 복수의 투광 영역(TA1, TA2, TA3) 및 차광 영역(BA)이 정의될 수 있다.
차광 부재(BM)는 제2 기판(DS)의 양 면 중, 제1 기판(SUB)과 대향하는 일 면 상에 배치될 수 있다. 차광 부재(BM)는 제2 기판(DS)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 표시 장치(10)에서 차광 부재(BM)는 평면도 상 뱅크층(BNL)들에 더하여 각 서브 화소(SPXn)의 서브 영역(SA)들을 덮도록 배치될 수 있다. 차광 부재(BM)가 배치되지 않은 영역은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 투광 영역(TA1, TA2, TA3)이고, 차광 부재(BM)가 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
차광 부재(BM)는 광을 흡수할 수 있는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어지고, 가시광 파장을 모두 흡수할 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 차광 부재(BM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 차광 부재(BM)는 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 차광 부재(BM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제2 기판(DS)의 일 면 상에 배치될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 각각 제2 기판(DS)의 일 면 상에서 차광 부재(BM)가 개구하는 영역에 대응되어 배치될 수 있다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 차광 부재(BM) 상에 배치되어 차광 부재(BM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 투광 영역(TA1, TA2, TA3) 또는 발광 영역(EMA)에 대응한 섬형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 선형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL1, CFL2, CFL3)이 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
제1 캡핑층(CPL1)은 복수의 컬러 필터층(CFL1, CFL2, CFL3)들 및 차광 부재(BM) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL1, CFL2, CFL3)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질로 이루어질 수 있다.
상부 뱅크층(UBN)은 제1 캡핑층(CPL1)의 일 면 상에서 차광 부재(BM)와 중첩하도록 배치될 수 있다. 상부 뱅크층(UBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 상부 뱅크층(UBN)은 투광 영역(TA1, TA2, TA3)에 대응하여 컬러 필터층(CFL1, CFL2, CFL3)이 배치된 부분을 둘러쌀 수 있다. 상부 뱅크층(UBN)은 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 영역을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 캡핑층(CPL1)의 일 면 상에서 상부 뱅크층(UBN)이 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 상부 뱅크층(UBN)이 둘러싸는 투광 영역(TA1, TA2, TA3)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 투광 영역(TA1)에 대응되어 제1 서브 화소(SPX1) 상에 배치된 제1 파장 변환층(WCL1), 제2 투광 영역(TA2)에 대응되어 제2 서브 화소(SPX2) 상에 배치된 제2 파장 변환층(WCL2) 및 제3 투광 영역(TA3)에 대응되어 제3 서브 화소(SPX3) 상에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
한편, 도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 중심부보다 높은 경우가 예시되어 있으나, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들은 상면이 평탄하게 형성되거나, 도면과 달리 중심부가 더 높게 형성될 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 봉지층(EN), 제2 캡핑층(CPL2)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제2 캡핑층(CPL2)으로 입사된 광들은 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 봉지층(EN), 제2 캡핑층(CPL2), 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 봉지층(EN), 제2 캡핑층(CPL2)을 통과하여 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 제1 캡핑층(CPL1)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들의 상부에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
도 40의 실시예에서는 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL2)이 각각 제2 기판(DS) 상에 형성되어 제1 기판(SUB)과 실링 부재(SM)를 통해 합착된 것이 예시되어 있으나, 이에 제한되지 않는다. 다른 실시예에 따르면, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 기판(SUB) 상에 직접 형성될 수 있고, 또는 컬러 필터층(CFL1, CFL2, CFL3)도 제1 기판(SUB) 상에 형성되어 제2 기판(DS)은 생략될 수 있다.
도 41 내지 도 43은 다른 실시예에 따른 표시 장치의 단면도들이다.
도 41을 참조하면, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)과 상부 뱅크층(UBN)은 제1 기판(SUB) 상에 형성되고, 컬러 필터층(CFL1, CFL2, CFL3)은 제2 기판(DS) 상에 형성될 수 있다. 본 실시예는 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치가 다른 점에서 도 40의 실시예와 차이가 있다.
제3 절연층(PAS3), 연결 전극(CNE1, CNE2)들 및 뱅크층(BNL) 상에는 제5 절연층(PAS5)이 더 배치될 수 있다. 제5 절연층(PAS5)은 도 40의 실시예에서 제1 봉지층(EN1)과 유사하게 제1 기판(SUB) 상에 배치된 층들을 모두 보호할 수 있다. 다만, 제5 절연층(PAS5)은 생략될 수 있다.
상부 뱅크층(UBN)은 제5 절연층(PAS5) 상에 직접 배치되며, 뱅크층(BNL)과 두께 방향으로 중첩하도록 배치된다. 상부 뱅크층(UBN)은 적어도 발광 영역(EMA)을 둘러싸도록 배치되며, 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 영역(EMA)에 대응되어 배치될 수 있다. 또는, 컬러 제어 구조물(TPL, WCL1, WCL2)은 선형의 패턴으로 형성되어 복수의 발광 영역(EMA)들에 걸쳐 배치될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제5 절연층(PAS5) 상에 직접 배치될 수 있다. 표시 장치(10)는 하나의 제1 기판(SUB) 상에 광을 방출하는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)들이 연속적으로 배치될 수 있다. 상부 뱅크층(UBN)은 소정의 높이를 갖고 발광 소자(ED)들이 배치된 영역을 둘러싸도록 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 상부 뱅크층(UBN)이 둘러싸는 영역에서 제5 절연층(PAS5) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에서 발광 소자(ED)의 주변에 위치할 수 있다.
상부 뱅크층(UBN)과 컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제2 캡핑층(CPL2)이 배치된다. 제1 기판(SUB) 상에는 회로층(CCL)을 형성하는 공정, 및 발광 소자(ED)들과 전극(RME)들을 형성하는 공정 이후에 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성하는 공정까지 수행될 수 있다. 제2 기판(DS)의 일 면 상에는 컬러 필터층(CFL1, CFL2, CFL3), 차광 부재(BM), 및 제1 캡핑층(CPL1)이 배치되고, 제2 기판(DS)은 컬러 제어 구조물(TPL, WCL1, WCL2)이 형성된 제1 기판(SUB)과 실링 부재(SM)를 통해 상호 합착될 수 있다. 본 실시예는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2) 사이의 간격이 좁아짐에 따라 색 변환 효율이 증가하는 이점이 있다. 또한, 제5 절연층(PAS5) 상에 컬러 제어 구조물(TPL, WCL1, WCL2)이 직접 배치됨에 따라, 봉지층(EN)이 생략될 수 있다.
도 42를 참조하면, 표시 장치(10)는 제1 기판(SUB) 상에 발광 소자(ED)들이 배치되고, 그 상부에 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)이 순차적으로 배치될 수 있다. 본 실시예는 별도의 제2 기판(DS)을 준비하지 않고 제1 기판(SUB) 상에 각 층들을 모두 형성할 수 있으며, 제2 기판(DS)과 실링 부재(SM)가 생략된 점에서 도 41의 실시예와 차이가 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)과 상부 뱅크층(UBN) 상에는 저굴절층(LRL)이 배치되고, 저굴절층(LRL) 상에는 제1 캡핑층(CPL1), 컬러 필터층(CFL1, CFL2, CFL3), 차광 부재(BM), 및 오버코트층(OC)이 배치될 수 있다.
저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 상부 뱅크층(UBN)에 의해 형성된 단차를 보상할 수 있다.
제1 캡핑층(CPL1), 컬러 필터층(CFL1, CFL2, CFL3) 및 차광 부재(BM)에 대한 설명은 배치된 위치만 다를 뿐 상술한 바와 실질적으로 동일하다.
제1 캡핑층(CPL1)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 차광 부재(BM)는 제1 캡핑층(CPL1) 상에서 상부 뱅크층(UBN)과 중첩하도록 배치된다. 차광 부재(BM)는 제1 캡핑층(CPL1)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제1 캡핑층(CPL1) 상에서 차광 부재(BM)가 개구하는 영역에 대응되어 배치될 수 있다.
오버코트층(OC)은 컬러 필터층(CFL) 및 차광 부재(BM) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
도 43을 참조하면, 표시 장치(10)는 차광 부재(BM)가 생략되고 복수의 컬러 패턴(CP1, CP2, CP3)들이 배치될 수 있다. 본 실시예는 차광 부재(UBM)가 컬러 패턴(CP1, CP2, CP3)으로 대체된 점에서 도 42의 실시예와 차이가 있다.
컬러 패턴(CP1, CP2, CP3)은 도 42의 차광 부재(BM)와 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하여 이들과 일체화되어 형성될 수 있다. 차광 영역(BA)에는 서로 다른 컬러 패턴(CP1, CP2, CP3)들이 서로 적층되어 배치되고, 이들이 적층된 영역에서 광의 투과가 차단될 수 있다.
제1 컬러 패턴(CP1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 제1 캡핑층(CPL1) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
제2 컬러 패턴(CP2)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)에서 제1 컬러 패턴(CP1) 상에 직접 배치될 수 있으며, 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)과 인접한 차광 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제3 컬러 패턴(CP3)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)에서 제2 컬러 패턴(CP2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
본 실시예에 따른 표시 장치(10)는 복수의 컬러 패턴(CP1, CP2, CP3)들이 적층된 구조를 갖고 차광 부재(BM)와 동일한 역할을 수행함에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다. 또한, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함함에 따라 차광 영역(BA)을 투과한 외광 또는 반사광은 특정 색의 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 특히 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 차광 부재(BM)가 생략되고 컬러 패턴(CP1, CP2, CP3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
도 44는 일 실시예에 따른 표시 장치를 포함한 대형 디스플레이 장치를 나타내는 도면이다.
도 44를 참조하면, 일 실시예에 따른 표시 장치(10)는 대면적의 화상을 표시하는 대형 디스플레이 장치(1)에 적용될 수 있다. 표시 장치(10)의 제1 기판(SUB)은 제1 방향(DR1) 및 제2 방향(DR2)의 면적이 큰 대면적의 기판일 수 있고, 표시 장치(10)는 제1 기판(SUB)에 많은 수의 화소(PX) 및 서브 화소(SPXn)들을 포함할 수 있다. 표시 장치(10)의 평면 면적이 증가하면서 그에 따라 많은 수의 화소(PX)들을 포함함에 따라, 대면적의 화상을 표시하는 대형 디스플레이 장치(1)는 초고해상도의 화상을 대화면을 통해 사용자에게 전달할 수 있다.
도 45는 일 실시예에 따른 표시 장치를 포함한 타일형 디스플레이 장치를 나타내는 도면이다.
도 45를 참조하면, 일 실시예에 따르면, 복수의 표시 장치(10)는 하나의 타일형 디스플레이 장치(TD)를 구성할 수 있다. 타일형 디스플레이 장치(TD)는 복수의 표시 장치(10)들을 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연결될 수 있고, 타일형 디스플레이 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
타일형 디스플레이 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 디스플레이 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 디스플레이 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 디스플레이 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 디스플레이 장치(TD)는 복수의 표시 장치(10)들의 표시 영역(DPA) 사이에 배치되는 결합 영역(20)을 포함할 수 있다. 타일형 디스플레이 장치(TD)는 인접한 표시 장치(10)들의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(20)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10)들은 결합 영역(20)은 비표시 영역(NDA)의 패드부 및 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 따라서, 복수의 표시 장치(10)는 표시 영역(DPA)들 사이의 거리가 사용자에게 인지되지 않을 정도로 가까울 수 있다. 또한, 복수의 표시 장치(10)의 표시 영역(DPA)의 외광 반사율과 복수의 표시 장치(10) 사이의 결합 영역(20)의 외광 반사율은 실질적으로 동일할 수 있다. 따라서, 타일형 디스플레이 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(20)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 디스플레이 장치(TD)의 가장자리에 배치되어, 타일형 디스플레이 장치(TD)의 일변을 이룰 수 있다. 다른 일부의 표시 장치(10)는 타일형 디스플레이 장치(TD)의 모서리에 배치될 수 있고, 타일형 디스플레이 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 또 다른 일부의 표시 장치(10)는 타일형 디스플레이 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치(10)들에 의해 둘러싸일 수 있다. 본 실시예는 여러 개의 표시 장치(10)들을 서로 연결하여 하나의 타일형 디스플레이 장치(TD)를 구성함으로써, 대면적의 화면을 표시할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3, PAS4, PAS5: 제1 내지 제5 절연층
WP1, WP2, WP3: 격벽 패턴
BNL: 뱅크층
ED: 발광 소자
CNE: 연결 전극

Claims (25)

  1. 제1 기판;
    상기 제1 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 전극 및 상기 제2 전극과 각각 중첩하는 복수의 격벽 패턴들;
    상기 제1 절연층 상에 배치되고 상기 복수의 격벽 패턴들과 중첩하는 제2 절연층;
    상기 복수의 격벽 패턴들 사이에서 상기 제2 절연층 상에 직접 배치된 복수의 발광 소자들;
    상기 제1 절연층 상에 배치되고 상기 복수의 발광 소자들이 배치된 영역을 둘러싸는 뱅크층; 및
    상기 제1 전극 상에 배치되고 상기 발광 소자와 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에 배치되고 상기 발광 소자와 접촉하는 제2 연결 전극을 포함하고,
    상기 제1 절연층은 유기 절연 물질을 포함하고, 상기 제2 절연층은 무기 절연 물질을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 격벽 패턴들은 각각 상기 제1 절연층 상에 직접 배치되고, 상기 제2 절연층은 일부분이 상기 복수의 격벽 패턴들 상에 직접 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 뱅크층은 상기 제1 절연층 상에 직접 배치되고, 상기 제2 절연층은 상기 뱅크층이 둘러싸는 영역 내에 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 뱅크층은 상기 제2 절연층 중 상기 제1 절연층 상에 직접 배치된 부분과 중첩하도록 배치된 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층 상에 직접 배치되고, 상기 복수의 격벽 패턴들은 각각 상기 제2 절연층 상에 직접 배치된 표시 장치.
  6. 제5 항에 있어서,
    상기 뱅크층은 상기 제1 절연층 상에 직접 배치되고 상기 제2 절연층과 비중첩하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 기판과 상기 제1 전극 및 상기 제2 전극 사이에 배치되고 유기 절연 물질을 포함하는 비아층을 더 포함하고,
    상기 제1 절연층의 두께는 상기 비아층의 두께보다 작은 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 복수의 격벽 패턴들 사이의 간격보다 작은 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 기판 상에 배치된 제1 전압 배선과 제2 전압 배선, 및
    상기 제1 전압 배선과 상기 제2 전압 배선 상에 배치된 제1 보호층을 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 각각 상기 제1 보호층 상에 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 전극과 상기 제2 연결 전극은 각각 상기 제1 전압 배선 및 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 전극은 상기 제1 절연층과 비중첩하는 부분에서 상기 제1 보호층을 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 접촉하고,
    상기 제2 연결 전극은 상기 제1 절연층과 비중첩하는 부분에서 상기 제2 절연층을 관통하는 컨택부를 통해 상기 제2 전극과 직접 접촉하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 연결 전극은 상기 제2 절연층 및 상기 제1 보호층을 관통하는 컨택부를 통해 상기 제2 전압 배선과 직접 접촉하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 기판 상에서 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및
    상기 제2 전극을 사이에 두고 상기 제3 전극과 이격된 제4 전극을 더 포함하고,
    상기 격벽 패턴은 상기 제1 전극과 중첩하는 제1 격벽 패턴, 상기 제4 전극과 중첩하는 제2 격벽 패턴, 및 상기 제2 전극 및 상기 제3 전극과 중첩하는 제3 격벽 패턴을 포함하고,
    상기 발광 소자는 상기 제1 격벽 패턴과 상기 제3 격벽 패턴 사이에 배치된 제1 발광 소자, 및 상기 제3 격벽 패턴과 상기 제2 격벽 패턴 사이에 배치된 제2 발광 소자를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 연결 전극은 상기 제1 발광 소자와 접촉하고, 상기 제2 연결 전극은 상기 제2 발광 소자와 접촉하며,
    상기 제3 전극 상에 배치되고 상기 제1 발광 소자와 접촉하는 제3 연결 전극, 및
    상기 제4 전극 상에 배치되고 상기 제2 발광 소자와 접촉하는 제4 연결 전극을 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 발광 소자들 상에 배치되고 복수의 파장 변환 입자를 포함하는 컬러 제어 구조물;
    상기 컬러 제어 구조물 상에 배치된 컬러 필터층; 및
    상기 뱅크층 상에 배치되며 상기 컬러 필터층을 둘러싸는 차광 부재를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 뱅크층 상에 배치된 상부 뱅크층, 및 상기 컬러 제어 구조물과 상기 컬러 필터층 사이에 배치된 저굴절층을 더 포함하고,
    상기 컬러 제어 구조물은 상기 상부 뱅크층이 둘러싸는 영역 내에 배치된 표시 장치.
  17. 발광 영역 및 상기 발광 영역의 제1 방향 일 측에 배치된 서브 영역을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 제1 방향으로 연장되고 서로 제2 방향으로 이격되며, 상기 발광 영역 및 상기 서브 영역에 배치된 제1 전극과 제2 전극;
    상기 발광 영역에 배치되며 상기 제1 전극과 상기 제2 전극 중 상기 발광 영역에 배치된 부분과 중첩하는 제1 절연층;
    상기 발광 영역에서 상기 제1 방향으로 연장되고 서로 상기 제2 방향으로 이격되며, 상기 제1 전극 및 상기 제2 전극과 각각 중첩하는 복수의 격벽 패턴들;
    상기 발광 영역 및 상기 서브 영역을 둘러싸는 뱅크층;
    상기 발광 영역 내에 배치되고 상기 복수의 격벽 패턴들과 중첩하는 제1 절연 패턴, 및 상기 서브 영역 내에 배치된 제2 절연 패턴을 포함하는 제2 절연층;
    상기 제2 절연층 상에서 상기 복수의 격벽 패턴들 사이에 배치된 복수의 발광 소자들;
    상기 발광 영역 및 상기 서브 영역에서 상기 제1 전극 상에 배치되고, 상기 발광 소자와 접촉하는 제1 연결 전극; 및
    상기 발광 영역 및 상기 서브 영역에서 상기 제2 전극 상에 배치되고, 상기 발광 소자와 접촉하는 제2 연결 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 절연층은 상기 뱅크층 중 상기 발광 영역을 둘러싸는 부분과 중첩하고,
    상기 제2 절연층의 상기 제1 절연 패턴은 상기 뱅크층 중 상기 발광 영역을 둘러싸는 부분과 비중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 절연 패턴은 상기 서브 영역에서 상기 제1 전극 상면 일부를 노출하는 제1 컨택부, 및 상기 서브 영역에서 상기 제2 전극 상면 일부를 노출하는 제2 컨택부를 포함하고,
    상기 제1 연결 전극은 상기 제1 컨택부를 통해 상기 제1 전극과 직접 접촉하고,
    상기 제2 연결 전극은 상기 제2 컨택부를 통해 상기 제2 전극과 직접 접촉하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 절연 패턴은 상기 서브 영역에서 상기 제1 전극과 비중첩하는 제1 컨택부, 및 상기 서브 영역에서 상기 제2 전극과 비중첩하는 제2 컨택부를 더 포함하고,
    상기 제1 연결 전극은 상기 제1 전극과 접촉하지 않고 상기 제2 연결 전극은 상기 제2 전극과 접촉하지 않는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 절연층은 유기 절연 물질을 포함하고, 상기 제2 절연층은 무기 절연 물질을 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 복수의 격벽 패턴들 사이에서 상기 발광 소자들 상에 배치된 제3 절연층을 더 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고,
    상기 격벽 패턴은 상기 제1 전극과 중첩하는 제1 격벽 패턴, 상기 제4 전극과 중첩하는 제2 격벽 패턴, 및 상기 제2 전극 및 상기 제3 전극과 중첩하는 제3 격벽 패턴을 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 발광 소자는 제1 발광 소자, 제2 발광 소자, 제3 발광 소자, 및 제4 발광 소자를 포함하고,
    상기 제1 발광 소자와 상기 제3 발광 소자는 상기 제1 격벽 패턴과 상기 제3 격벽 패턴 사이에서 상기 제1 전극 및 상기 제3 전극 상에 배치되고,
    상기 제2 발광 소자와 상기 제4 발광 소자는 상기 제2 격벽 패턴과 상기 제3 격벽 패턴 사이에서 상기 제2 전극 및 상기 제4 전극 상에 배치된 표시 장치.
  25. 제23 항에 있어서,
    상기 제1 연결 전극과 이격되어 상기 제1 전극 및 상기 제3 전극 상에 걸쳐 배치된 제3 연결 전극;
    상기 제2 연결 전극과 이격되어 상기 제2 전극 및 상기 제4 전극 상에 걸쳐 배치된 제4 연결 전극; 및
    상기 제3 연결 전극 및 상기 제4 연결 전극과 이격되고 상기 제3 전극 및 상기 제4 전극 상에 걸쳐 배치된 제5 연결 전극을 더 포함하는 표시 장치.
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