KR20230013657A - 표시 장치 - Google Patents

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KR20230013657A
KR20230013657A KR1020210092771A KR20210092771A KR20230013657A KR 20230013657 A KR20230013657 A KR 20230013657A KR 1020210092771 A KR1020210092771 A KR 1020210092771A KR 20210092771 A KR20210092771 A KR 20210092771A KR 20230013657 A KR20230013657 A KR 20230013657A
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layer
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display substrate
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이동현
송시준
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 표시 기판, 상기 표시 기판의 상기 표시 영역 상에 배치된 광학층, 상기 표시 기판의 상기 패드 영역 상에 배치된 회로 보드, 및 상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 회로 보드를 덮는 제1 실링재를 포함하고, 상기 회로 보드는 상기 표시 기판 중 상기 광학층이 배치된 일 면 상에 부착된 제1 부분, 상기 일 면 상에서 하측으로 벤딩되어 상기 표시 기판의 타 면에 부착된 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에서 벤딩된 제3 부분을 포함하고, 상기 제1 실링재는 상기 제1 부분 및 상기 제3 부분 중 일부를 덮도록 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 회로 보드들의 상면과 측면을 덮는 실링재를 포함하여 회로 보드들을 보호할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 표시 기판, 상기 표시 기판의 상기 표시 영역 상에 배치된 광학층, 상기 표시 기판의 상기 패드 영역 상에 배치된 회로 보드, 및 상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 회로 보드를 덮는 제1 실링재를 포함하고, 상기 회로 보드는 상기 표시 기판 중 상기 광학층이 배치된 일 면 상에 부착된 제1 부분, 상기 일 면 상에서 하측으로 벤딩되어 상기 표시 기판의 타 면에 부착된 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에서 벤딩된 제3 부분을 포함하고, 상기 제1 실링재는 상기 제1 부분 및 상기 제3 부분 중 일부를 덮도록 배치된다.
상기 제1 실링재는 상기 표시 기판의 일 측 측변과 상기 회로 보드의 상기 제3 부분 사이에는 배치되지 않을 수 있다.
상기 표시 기판의 일 측 측변과 상기 회로 보드의 상기 제3 부분 사이에 배치된 제2 실링재를 더 포함하고, 상기 제2 실링재는 상기 표시 기판의 상기 일 측 측변과 상기 회로 보드의 내측면에 각각 접촉할 수 있다.
상기 제1 실링재와 상기 제2 실링재는 서로 일체화되지 않을 수 있다.
상기 제1 실링재는 상면, 및 상기 제3 부분을 덮는 부분의 측면이 각각 평탄한 면을 형성할 수 있다.
상기 제1 실링재는 상기 표시 기판 상에 배치된 부분의 두께가 상기 회로 보드의 상기 제3 부분을 덮는 부분의 두께보다 작을 수 있다.
상기 제1 실링재의 상기 상면은 상기 광학층의 상면과 동일 면 상에 놓일 수 있다.
상기 제1 실링재는 상기 제3 부분을 덮는 부분의 하면에 형성된 함몰부를 포함할 수 있다.
상기 제1 실링재의 상기 상면 상에 배치된 보호 필름층을 더 포함할 수 있다.
상기 제1 실링재의 상기 상면과 상기 보호 필름층 사이에 배치된 접착층을 더 포함할 수 있다.
상기 보호 필름층의 상면과 상기 광학층의 상면과 동일 면 상에 놓일 수 있다.
상기 제1 실링재의 상기 상면, 및 상기 제3 부분을 덮는 부분의 측면 상에 배치된 프레임을 더 포함할 수 있다.
상기 제1 실링재의 상기 상면과 상기 프레임 사이에 배치된 접착층을 더 포함할 수 있다.
상기 표시 기판은 회로 기판, 상기 회로 기판의 상기 표시 영역 상에 배치된 표시층, 및 상기 표시층 상에 배치된 오버코트층을 포함하고, 상기 광학층은 상기 오버코트층 상에 직접 배치되며, 상기 제1 실링재는 상기 표시층, 상기 오버코트층, 및 상기 광학층의 일 측 측면과 직접 접촉할 수 있다.
상기 제1 실링재는 상기 패드 영역에서 적어도 일부분이 상기 회로 기판 상에 직접 배치되고, 상기 제1 실링재의 상기 회로 기판 상에 직접 배치된 부분의 두께는 상기 표시층, 상기 오버코트층, 및 상기 광학층의 두께의 합과 같거나 더 작을 수 있다.
상기 제1 실링재는 광 차단 재료를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 제1 방향 일 측에 배치된 패드 영역을 포함하는 표시 기판, 상기 표시 기판의 상기 표시 영역 상에 배치된 광학층, 상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 광학층과 상기 제1 방향으로 이격된 복수의 회로 보드들, 및 상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 회로 보드들을 덮는 제1 실링재를 포함하고, 상기 회로 보드는 상기 표시 기판 중 상기 광학층이 배치된 일 면 상에 부착된 제1 부분, 상기 일 면 상에서 하측으로 벤딩되어 상기 표시 기판의 타 면에 부착된 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에서 벤딩된 제3 부분을 포함하고, 상기 제1 실링재는 상기 표시 기판의 상기 제1 방향 일 측으로부터 돌출되어 상기 회로 보드의 상기 제1 부분 및 상기 제3 부분 중 일부를 덮도록 배치되되, 상기 회로 보드와 상기 표시 기판 사이에는 배치되지 않는다.
상기 제1 실링재는 상기 제1 방향과 교차하는 제2 방향으로 측정된 폭이 상기 표시 기판의 상기 제2 방향으로 측정된 폭과 동일할 수 있다.
상기 제1 실링재는 상면 및 상기 제1 방향의 상기 일 측 측변이 평탄할 수 있다.
상기 제1 실링재는 상기 표시 기판의 상기 타 면 상에 배치되지 않을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 표시 기판의 일 측과 타 측에 배치된 회로 보드와, 회로 보드의 상부 및 측변들을 덮는 실링재를 포함할 수 있다. 표시 장치는 실링재가 회로 보드들의 외면을 대부분 덮도록 배치됨에 따라 회로 보드들을 안전하게 보호할 수 있다. 또한, 표시 장치는 회로 보드들에 의한 단차가 실링재에 의해 보상될 수 있어 외관 불량을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 표시 장치의 사시도이다.
도 3은 도 2의 표시 장치의 일부분을 상부에서 바라본 평면도이다.
도 4는 도 2의 표시 장치의 일부분을 하부에서 바라본 평면도이다.
도 5는 도 2의 A1-A1'선을 따라 자른 단면도이다.
도 6은 도 2의 A2-A2'선을 따라 자른 단면도이다.
도 7 내지 도 9는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 10은 일 실시예에 따른 표시 장치의 표시 기판에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 11은 일 실시예에 따른 표시 장치의 표시 기판에 포함된 일 서브 화소의 등가 회로도이다.
도 12는 일 실시예에 따른 표시 장치의 표시 기판에 포함된 일 화소를 가로지르는 단면도이다.
도 13은 일 실시예에 따른 표시 기판에 포함된 표시층의 일 화소를 나타내는 평면도이다.
도 14는 도 13의 N1-N1'선을 따라 자른 단면도이다.
도 15는 도 13의 N2-N2'선을 따라 자른 단면도이다.
도 16은 일 실시예에 따른 발광 소자의 개략도이다.
도 17은 다른 실시예에 따른 표시 장치의 단면도이다.
도 18은 도 17의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 단면도이다.
도 20은 도 19의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 21 및 도 22는 다른 실시예에 따른 표시 장치의 단면도들이다.
도 23은 다른 실시예에 따른 표시 장치의 단면도이다.
도 24는 도 23의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 25는 다른 실시예에 따른 표시 장치의 단면도이다.
도 26은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 단면도이다.
도 28은 도 27의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 29는 다른 실시예에 따른 표시 장치의 단면도이다.
도 30 및 도 31은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
도 32는 도 31의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 33은 다른 실시예에 따른 표시 장치의 단면도이다.
도 34는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 35는 도 34의 표시 장치의 일 부분을 하부에서 바라본 평면도이다.
도 36 내지 도 38은 도 34의 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 39는 다른 실시예에 따른 표시 장치의 단면도이다.
도 40은 도 39의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 도 1의 표시 장치의 사시도이다. 도 3은 도 2의 표시 장치의 일부분을 상부에서 바라본 평면도이다. 도 4는 도 2의 표시 장치의 일부분을 하부에서 바라본 평면도이다. 도 5는 도 2의 A1-A1'선을 따라 자른 단면도이다. 도 6은 도 2의 A2-A2'선을 따라 자른 단면도이다.
도 3은 표시 장치(10)의 패드 영역(PDA)을 전면에서 바라본 평면을, 도 4는 표시 장치(10)의 패드 영역(PDA)을 배면에서 바라본 평면을 도시하고 있다. 도 5는 표시 장치(10)를 제1 방향(DR1)으로 가로지르는 단면을 도시하고, 도 6은 표시 장치(10)의 패드 영역(PDA)을 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 2 내지 도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 기판(100), 광학층(300), 복수의 회로 보드(500) 및 제1 실링재(700)를 포함할 수 있다.
표시 기판(100)은 표시 영역(DPA) 및 비표시 영역(NDA)을 포함할 수 있고, 비표시 영역(NDA) 중 표시 영역(DPA)의 일 측으로 제1 방향(DR1)의 타 측인 하측에 배치된 패드 영역(PDA)을 포함할 수 있다. 표시 기판(100)의 표시 영역(DPA)에는 복수의 화소(PX)들이 배치되고, 광을 방출하거나 화면을 표시할 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)의 바깥쪽 영역으로서, 표시 영역(DPA)을 둘러쌀 수 있다. 비표시 영역(NDA)에는 표시 기판(100)에 포함된 복수의 배선들이 배치될 수 있다.
패드 영역(PDA)은 표시 기판(100)의 일 측에 배치되어 적어도 하나의 회로 보드(500)가 배치될 수 있다. 패드 영역(PDA)에는 표시 영역(DPA)에 배치되는 화소(PX)들이 배치되지 않는 영역이고, 회로 보드(500) 상에 배치된 구동부(미도시)와 전기적으로 연결되는 패드 전극들이 배치될 수 있다.
표시 기판(100)은 회로 기판(110), 표시층(150) 및 오버코트층(OC)을 포함할 수 있다. 회로 기판(110)은 표시 기판(100)의 복수의 화소(PX)들에 접속되는 배선들 및 회로 소자들을 포함하고, 표시층(150)은 복수의 화소(PX)들에 배치되어 광을 방출하는 표시 소자들을 포함할 수 있다. 오버코트층(OC)은 표시층(150) 상에 배치되어 표시층(150)을 덮어 보호할 수 있다. 표시 기판(100)에 포함된 복수의 화소(PX)들의 구조에 대한 자세한 설명은 다른 도면들을 더 참조하여 후술하기로 한다.
광학층(300)은 표시 기판(100) 상에 배치될 수 있다. 예를 들어, 광학층(300)은 적어도 표시 기판(100)의 표시 영역(DPA)을 커버하도록 배치되며, 표시 기판(100)의 오버코트층(OC) 상에 직접 배치될 수 있다. 광학층(300)은 투명 접착 필름(Optically Clear Adhesive, OCA 필름) 또는 투명 접착 레진(Optically Clear Resin, OCR)을 통해 표시 기판(100) 상에 부착될 수 있다. 일 실시예에서, 광학층(300)은 선 편광판 및 λ/4 판(Quarter-Wave Plate)과 같은 위상 지연 필름을 포함할 수 있다. 위상 지연 필름 및 선 편광판은 표시 기판(100)의 오버코트층(OC) 상에 순차적으로 적층될 수 있다.
회로 보드(500)는 표시 기판(100)의 패드 영역(PDA) 상에 배치될 수 있다. 예를 들어, 회로 보드(500)는 일 면이 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 통해 표시 기판(100)의 패드 영역(PDA)에 부착될 수 있으며, 회로 보드(500)의 리드 라인들은 표시 기판(100)의 패드 영역(PDA)에 배치된 패드들에 전기적으로 연결될 수 있다. 몇몇 실시예에서, 회로 보드(500)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다. 도면에서는 표시 장치(10)가 표시 영역(DPA)의 하측에 배치된 패드 영역(DPA)에 3개의 회로 보드(500)들이 배치된 것을 예시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)에 포함된 회로 보드(500)들의 개수 및 이들의 배치는 도 2와 달리 다양하게 변형될 수 있다.
회로 보드(500)는 일측이 표시 기판(100)의 일 면으로서 표시층(150)이 배치된 회로 기판(110)의 상면에 부착되고, 타 측이 표시 기판(100)의 일 면의 반대편 타 면인 배면으로 벤딩(Bending)되어 상기 배면에 부착될 수 있다. 회로 보드(500)는 표시 기판(100)의 상면에 부착된 제1 부분(P1), 표시 기판(100)의 배면에 부착된 제2 부분(P2), 및 표시 기판(100)의 상면에서 하면을 향해 벤딩된 제3 부분(P3)을 포함할 수 있다. 회로 보드(500)의 제1 부분(P1)과 제2 부분(P2)은 표시 기판(100) 중 패드 영역(PDA)에만 중첩하도록 배치될 수 있다. 회로 보드(500)의 제1 부분(P1)은 표시 기판(100)의 상면에 배치되어 표시층(150) 및 오버코트층(OC)과 이격되도록 배치되고, 제2 부분(P2)은 표시층(150) 및 오버코트층(OC)과 두께 방향인 제3 방향(DR3)으로 비중첩하도록 배치될 수 있다. 다만, 몇몇 실시예에서 회로 보드(500)의 제2 부분(P2)은 표시 기판(100)의 배면에서 표시 영역(DPA)의 내측으로 더 연장되어 표시층(150)과 부분적으로 중첩하도록 배치될 수도 있다.
제1 실링재(700)는 표시 장치(10)의 패드 영역(PDA)에서 표시 기판(100) 상에 배치될 수 있다. 제1 실링재(700)는 패드 영역(PDA)에 배치된 회로 보드(500)들을 덮으며 표시 기판(100)의 회로 기판(110)과 부분적으로 접촉할 수 있다. 제1 실링재(700)는 회로 기판(110)의 상면 중 표시층(150) 및 회로 보드(500)들이 배치되지 않은 부분 상에도 배치되어 회로 기판(110)의 상면 일부와 직접 접촉할 수 있다. 제1 실링재(700)는 제1 방향(DR1)으로 측정된 폭이 패드 영역(PDA)보다 크게 형성되어 일 측이 표시 기판(100)의 일 측으로부터 돌출될 수 있다. 또한, 제1 실링재(700)는 제2 방향(DR2)으로 측정된 폭이 표시 기판(100)의 제2 방향(DR2)의 폭과 동일하여 패드 영역(PDA)을 완전하게 덮을 수 있다.
제1 실링재(700)는 회로 기판(110) 상에 배치된 표시층(150), 오버코트층(OC) 및 광학층(300)의 측면과도 접촉할 수 있다. 제1 실링재(700)는 회로 기판(110)과 표시층(150) 및 그 상에 배치되는 층들과 직접 접촉하면서 이들의 박리를 방지할 수 있고, 표시층(150)의 노출된 측면을 덮도록 배치되어 외기가 표시층(150)으로 투습되는 것을 방지할 수 있다.
일 실시예에 따르면, 제1 실링재(700)는 표시 기판(100) 상에 배치된 부분은 회로 보드(500)의 제1 부분(P1) 상에 직접 배치되고, 표시 기판(100)으로부터 일 측으로 돌출된 부분은 회로 보드(500)의 벤딩된 제3 부분(P3) 중 일부를 덮을 수 있다. 제1 실링재(700)는 표시 기판(100) 상에 배치된 부분과 그로부터 돌출된 부분을 포함하여 회로 보드(500)들의 외부를 커버할 수 있다. 제1 실링재(700)는 단면도 상 표시 기판(100)의 패드 영역(PDA)을 덮는 부분과 그로부터 돌출되어 하측으로 연장된 부분을 포함한 형상을 가질 수 있다. 제1 실링재(700)는 표시 기판(100)의 패드 영역(PDA)에서 하측으로 벤딩된 회로 보드(500)들의 제3 부분(P3)도 보호할 수 있다.
또한, 일 실시예에 따르면, 제1 실링재(700)는 외면이 평탄하게 형성될 수 있다. 제1 실링재(700)는 적어도 광학층(300)의 상면과 동일한 방향으로 향하는 일 면, 및 회로 보드(500)의 제3 부분(P3)을 덮는 부분의 외면이 평탄하게 형성될 수 있다. 몇몇 실시예에서, 제1 실링재(700)의 상면은 광학층(300)의 상면과 평행하게 형성되고, 이들의 상면은 동일 면 상에 놓일 수 있다. 제1 실링재(700)의 제1 방향(DR1)의 일 측 제1 측면은 표시 기판(100)의 하측 측면과 평행할 수 있고, 제1 방향(DR1)의 타 측 제2 측면은 표시 기판(100)의 표시층(150), 오버코트층(OC), 및 광학층(300)의 형상에 따라 부분적으로 단차진 형상을 가질 수 있다. 표시 장치(10)가 제1 실링재(700) 상에 다른 층이 더 배치되는 실시예에서, 상기 다른 층은 제1 실링재(700)의 평탄한 면 상에 안정적으로 배치될 수 있다. 또한, 제1 실링재(700)는 표시 기판(100)의 패드 영역(PDA)에 배치된 회로 보드(500)들에 의한 단차를 보상할 수 있어 표시 장치(10)의 외부에서 회로 보드(500)에 의한 단차가 시인되는 것을 방지할 수 있다.
표시 장치(10)는 표시 기판(100)의 표시층(150), 오버코트층(OC) 및 광학층(300)의 전체 두께인 제1 두께(H1)가 제1 실링재(700) 중 표시 기판(100) 상에 직접 배치된 부분의 제2 두께(H2)와 같거나 더 클 수 있다. 도면에서는 제1 두께(H1)와 제2 두께(H2)가 서로 동일한 것이 예시되어 있다. 제1 실링재(700)의 상면이 광학층(300)의 상면과 동일 면 상에 놓이도록 형성됨에 따라, 제1 두께(H1)와 제2 두께(H2)가 서로 동일할 수 있다. 그에 따라, 표시 장치(10)는 표시 기판(100)의 표시층(150), 오버코트층(OC) 및 광학층(300)과 제1 실링재(700) 사이의 경계부가 외부에서 시인되는 것이 방지될 수 있다. 다만, 이에 제한되지 않으며, 제1 실링재(700)의 제2 두께(H2)는 표시 장치(10)에 더 배치되는 다른 부재에 따라 달라질 수도 있다.
제1 실링재(700)가 회로 보드(500)들을 덮으며 회로 보드(500)의 제3 부분(P3)까지 보호하도록 배치됨에 따라, 부분적으로 두께가 다른 형상을 가질 수 있다. 예시적인 실시예에서, 제1 실링재(700)는 표시 기판(100) 상에 직접 배치된 부분인 제2 두께(H2)가 회로 보드(500)의 제1 부분(P1) 상에 직접 배치된 부분인 제3 두께(H3)보다 클 수 있다. 또한, 제1 실링재(700)는 제2 두께(H2)가 표시 기판(100)의 하측에서 돌출되어 회로 보드(500)의 제3 부분(P3) 외측을 덮는 부분의 제4 두께(H4)보다 작을 수 있다. 제1 실링재(700)는 하부의 회로 보드(500)들에 의한 단차를 보상하며 표시 기판(100) 상에 배치된 부분의 상면이 평탄할 수 있다. 그에 따라 제1 실링재(700)의 제2 두께(H2)와 제3 두께(H3)는 서로 다를 수 있다. 또한, 제1 실링재(700)가 회로 보드(500)의 벤딩된 제3 부분(P3)을 커버할 수 있도록 제4 두께(H4)는 제2 두께(H2)보다 클 수 있다. 제1 실링재(700)는 제1 방향(DR1) 일 측이 표시 기판(100)의 하측 측변과 이격되어 위치할 수 있고, 상기 일 측은 다른 부분들보다 큰 두께(H4)를 가질 수 있다.
다만, 제1 실링재(700)는 회로 보드(500)와 표시 기판(100)의 사이에는 배치되지 않을 수 있다. 제1 실링재(700)는 회로 보드(500)의 외측에만 배치되면서 제1 부분(P1) 및 제3 부분(P3)의 외측에 배치되되, 회로 보드(500)의 제3 부분(P3)과 표시 기판(100)의 하측 측면 사이에는 배치되지 않을 수 있다. 회로 보드(500)는 표시 기판(100)의 상면으로부터 하면으로 벤딩되면서 제3 부분(P3)이 표시 기판(100)의 제1 방향(DR1) 하측 측변과 이격될 수 있다. 제1 실링재(700)가 회로 보드(500)의 외면을 덮더라도, 회로 보드(500)의 표시 기판(100) 사이의 공간은 채우지 않을 수 있다.
이러한 제1 실링재(700)의 구조 및 배치는 표시 장치(10)의 제조 공정에서 사용되는 몰드(도 7의 '1000')의 구조와 관련될 수 있다. 표시 장치(10)는 몰드(1000) 내에 광학층(300) 및 회로 보드(500)가 배치된 표시 기판(100)을 준비하고, 몰드(1000) 내에 제1 실링재(700)를 이루는 재료를 주입하는 공정으로 제조될 수 있다. 여기서, 광학층(300) 및 회로 보드(500)가 배치된 표시 기판(100)의 배치에 따라 제1 실링재(700)가 표시 기판(100)의 상면을 덮으며 회로 보드(500)의 제3 부분(P3)을 커버하도록 형성될 수 있다.
도 7 내지 도 9는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다. 도 7 내지 도 9에서는 제1 실링재(700)의 형성 공정을 설명하기 위한 도면들이 도시되어 있다.
먼저, 도 7을 참조하면, 표시 장치(10)는 몰드(1000)를 이용하여 제1 실링재(700)를 형성하는 공정이 수행될 수 있다. 몰드(1000)는 본체부(1100), 이형지(1300), 및 보호층(1500)을 포함할 수 있다.
본체부(1100)는 하면 및 하면의 외측에 배치된 측벽들을 포함할 수 있다. 본체부(1100)는 내측에 표시 장치(10)를 수용할 수 있는 공간을 형성하는 구조를 가질 수 있다. 특히, 본체부(1100)는 하면과 측벽들을 포함하여 표시 장치(10)의 제1 실링재(700)를 이루는 재료가 배치되는 공간을 형성할 수 있다. 본체부(1100)가 형성하는 공간의 형상에 따라 표시 장치(10)의 제1 실링재(700)가 갖는 구조가 결정될 수 있다. 일 실시예에서, 본체부(1100)는 유리, 석영, 또는 고분자 수지 등의 물질로 이루어질 수 있다. 바람직하게는 본체부(1100)가 유리와 같은 평탄도가 높은 재료로 이루어져 표시 장치(10)의 제1 실링재(700)가 상면 및 측면이 평탄하게 형성될 수 있다.
또한, 본체부(1100)는 하면 일부가 함몰되어 단차질 수 있다. 본체부(1100)는 일정 높이를 갖는 측벽들의 상면을 기준으로, 본체부(1100) 내부의 공간이 위치에 따라 서로 다른 깊이 또는 높이를 가질 수 있다. 본체부(1100)의 하면 중 높이가 낮은 부분은 표시 장치(10)의 광학층(300)과 맞닿는 부분이고, 본체부(1100)의 하면 중 높이가 높은 부분은 표시 기판(100)의 패드 영역(PDA)과 대향하는 부분으로 제1 실링재(700)의 재료가 주입되는 부분일 수 있다. 제1 실링재(700)의 형상은 본체부(1100) 중 하면의 높이가 높은 부분과 측벽들이 형성하는 공간의 구조에 따라 달라질 수 있다. 도면에서는 본체부(1100)가 하면과 측벽들이 이루는 각도가 수직인 구조가 예시되어 있으나, 이에 제한되지 않는다.
이형지(1300)는 본체부(1100)의 내측 측변에 배치될 수 있다. 이형지(1300)는 표시 장치(10)의 제조 공정이 완료된 이후에 본체부(1100) 내에 배치된 표시 장치(10)가 본체부(1100)로부터 원활하게 분리되는 것을 도울 수 있다. 일 예로, 이형지(1300)는 불소(F)를 포함하는 재료로 이루어질 수 있다. 이형지(1300)는 별도의 층으로 이루어져 본체부(1100)의 내측에 부착될 수 있으나, 이에 제한되지 않고 본체부(1100)의 내측 측벽에 불소계 전구체들이 증착되어 형성될 수도 있다.
보호층(1500)은 본체부(1100)의 하면에서 이형지(1300) 상에 배치될 수 있다. 보호층(1500)은 단차가 형성된 본체부(1100)의 하면 중, 높이가 낮은 부분에 배치되고, 하면 중 높이가 높은 부분에는 배치되지 않을 수 있다. 보호층(1500)은 본체부(1100)의 하면에 의한 단차를 보상하면서, 제1 실링재(700)를 이루는 재료가 원하지 않는 영역으로 흐르는 것을 방지할 수 있다. 후술할 바와 같이, 보호층(1500)은 표시 장치(10) 중 광학층(300)에 대응하여 배치될 수 있는데, 보호층(1500)이 광학층(300)과 직접 접촉하면서 이를 고정할 수 있고, 제1 실링재(700)를 이루는 재료가 광학층(300)의 일 면 상으로 흐르는 것을 방지할 수 있다. 일 실시예에서, 보호층(1500)은 점착 성분을 포함할 수 있다. 예를 들어, 보호층(1500)은 UV 테이프, 또는 양면 테이프 중 어느 하나일 수 있다. 보호층(1500)은 본체부(1100) 내에 준비되는 표시 장치(10)를 고정하면서, 제1 실링재(700)를 이루는 재료를 일정 공간 내에 위치하도록 가이드할 수 있다.
표시 장치(10)의 제조 공정에서 사용되는 몰드(1000)가 준비되면, 표시 기판(100)을 준비하고 표시 기판(100) 상에 광학층(300)과 회로 보드(500)를 배치한다. 표시 기판(100)은 상술한 바와 같이 회로 기판(110), 표시층(150) 및 오버코트층(OC)을 포함한다. 표시 기판(100)은 제1 기판(도 12의 'SUB') 상에 복수의 층들이 순차적으로 배치되며, 이들은 제1 기판(SUB) 상에서 연속적인 공정으로 형성될 수 있다. 표시 기판(100)이 준비되면 표시 기판(100)의 표시 영역(DPA) 상에는 광학층(300)을 배치하고, 패드 영역(PDA)에는 회로 보드(500)를 배치한다. 광학층(300)은 표시 기판(100)의 오버코트층(OC) 상에 배치되고, 회로 보드(500)는 표시 기판(100)의 패드 영역(PDA)에 일 측이 부착되고, 타 측은 표시 기판(100)의 하면에 부착될 수 있다.
이어, 도 8을 참조하면, 광학층(300) 및 회로 보드(500)가 배치된 표시 기판(100)을 몰드(1000) 내에 배치한다. 광학층(300) 및 회로 보드(500)가 배치된 표시 기판(100)은 광학층(300)의 상면이 몰드(1000)의 본체부(1100) 하면을 향하도록 배치될 수 있다. 즉, 표시 기판(100)은 몰드(1000) 내에 뒤집힌 상태로 준비될 수 있다. 광학층(300)은 상면이 몰드(1000)의 보호층(1500) 상면과 접촉하여 고정될 수 있다. 표시 기판(100)은 상면이 본체부(1100)의 하면 상에 배치된 이형지(1300)를 향하고 하면이 상부를 향하도록 배치될 수 있다.
표시 기판(100)은 광학층(300)이 배치되지 않은 부분이 본체부(1100) 내에 배치된 이형지(1300)와 이격된 상태로 본체부(1100) 내에 배치될 수 있다. 본체부(1100) 중 보호층(1500)이 배치되지 않은 부분은 표시 기판(100)과 이격되고 그 사이에는 공간이 형성될 수 있다.
또한, 몰드(1000)의 본체부(1100)는 측벽의 높이가 표시 장치(10)의 표시 기판(100), 및 광학층(300)의 전체 두께보다 클 수 있다. 본체부(1100) 내에 광학층(300) 및 회로 보드(500)가 배치된 표시 기판(100)이 준비되면, 표시 기판(100)의 일 측을 감싸도록 배치된 회로 보드(500)는 외측면이 본체부(1100)의 측벽 상에 배치된 이형지(1300)와 대향할 수 있다. 회로 보드(500)는 이형지(1300)와 이격되도록 배치되고, 이들 사이에는 제1 실링재(700)를 이루는 재료가 주입될 수 있다.
다음으로 도 9를 참조하면, 표시 기판(100)과 본체부(1100) 사이의 공간에 제1 실링재(700)를 이루는 재료를 주입한다. 제1 실링재(700)는 점도를 갖는 제1 수지 조성물(CR)로 이루어지고, 제1 수지 조성물(CR)이 경화되어 제1 실링재(700)를 형성할 수 있다. 일 예로, 제1 실링재(700)는 에폭시계 수지 조성물, 아크릴계 수지 조성물, 및 우레탄계 수지 조성물과 같은 유기 물질을 포함하거나, 또는 실리콘계 수지 조성물과 같은 무기 물질을 포함할 수 있다. 제1 수지 조성물(CR)은 후속 공정에서 경화되어 제1 실링재(700)를 형성할 수 있다. 제1 실링재(700)는 상술한 재료들을 포함하여 투명한 물질로 이루어질 수 있다.
경화되기 전 점도를 갖는 제1 수지 조성물(CR)은 잉크젯 헤드(Head)를 이용한 프린팅 공정으로 본체부(1100) 내에 주입될 수 있다. 제1 수지 조성물(CR)은 본체부(1100)와 표시 기판(100) 사이의 공간 내에 주입되어 상기 공간을 채울 수 있다. 제1 수지 조성물(CR)은 표시 기판(100) 중 광학층(300)이 배치된 상면과 본체부(1100) 또는 이형지(1300) 사이를 충진하면서 표시 기판(100), 광학층(300) 및 회로 보드(500)와 직접 접촉할 수 있다.
또한, 제1 수지 조성물(CR)은 표시 기판(100)의 일 측에 배치된 회로 보드(500)의 벤딩된 부분과 본체부(1100) 사이의 영역을 채우도록 주입될 수 있다. 제1 수지 조성물(CR)이 유동성을 갖고 흐르는 재료로 이루어짐에 따라, 회로 보드(500)와 이형지(1300)가 이격된 공간에 제1 수지 조성물(CR)이 주입되더라도 표시 기판(100)의 상면과 본체부(1100)의 하면 사이의 공간이 다 채워질 수 있다.
다만, 일 실시예에 따르면, 제1 수지 조성물(CR)은 회로 보드(500)와 표시 기판(100) 사이의 공간은 채우지 않을 수 있다. 제1 수지 조성물(CR)은 유동성을 갖고 흐를 수 있는 재료로 이루어지되, 회로 보드(500)와 표시 기판(100) 사이의 공간으로는 흐르지 않을 정도의 점도를 가질 수 있다. 후속 공정에서 제1 수지 조성물(CR)이 경화되어 제1 실링재(700)를 형성하면, 제1 실링재(700)는 회로 보드(500)의 상면 및 벤딩된 부분의 외면은 커버하되, 회로 보드(500)와 표시 기판(100) 사이는 커버하지 않을 수 있다. 예시적인 실시예에서, 제1 수지 조성물(CR), 또는 경화되지 전의 제1 실링재(700)는 점도가 10 내지 1000cps, 예를 들어 100cps 내외의 범위를 가질 수 있다. 상기 범위의 점도를 갖는 제1 수지 조성물(CR)은 표시 기판(100)과 본체부(1100) 또는 이형지(1300) 사이, 및 회로 보드(500)와 이형지(1300) 사이는 채우되, 회로 보드(500)와 표시 기판(100) 사이는 채우지 않을 수 있다.
이어, 도면으로 도시하지 않았으나, 제1 수지 조성물(CR)을 경화하여 제1 실링재(700)를 형성하여 제1 실링재(700)를 포함한 표시 장치(10)를 제조하고, 이를 몰드(1000)로부터 분리한다. 표시 장치(10)는 본체부(1100) 내에 배치된 이형지(1300) 상에 배치되므로, 본체부(1100)로부터 용이하게 분리될 수 있다. 제1 수지 조성물(CR)이 표시 기판(100)과 이형지(1300) 사이, 및 회로 보드(500)와 이형지(1300) 사이에 주입되므로, 제1 실링재(700)는 표시 기판(100) 중 패드 영역(PDA)의 상부와 회로 보드(500) 중 외면 중 벤딩된 부분(제3 부분(P3))의 외면을 덮도록 배치될 수 있다. 또한, 표시 기판(100)이 본체부(1100) 내에 뒤집힌 상태로 배치되므로, 제1 실링재(700)의 상면과 측변은 본체부(1100)의 하면 및 측벽에 따라 평탄하게 형성될 수 있다.
일 실시예에 따른 표시 장치(10)는 회로 보드(500)를 안전하게 보호할 수 있으면서 평탄한 면을 갖는 제1 실링재(700)를 포함하여 외부에서 하부 단차에 의한 굴곡이 시인되는 것을 방지할 수 있다. 또한, 표시 장치(10)는 제1 실링재(700) 상에 배치되는 다른 층과 광학층(300) 사이의 경계가 외부에서 시인되는 것을 방지할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 표시 기판(100)의 구조에 대하여 자세하게 설명하기로 한다.
도 10은 일 실시예에 따른 표시 장치의 표시 기판에 포함된 복수의 배선들의 배치를 나타내는 평면도이다.
도 10을 참조하면, 표시 장치(10)의 표시 기판(100)은 복수의 배선들을 포함할 수 있다. 표시 기판(100)은 복수의 스캔 라인(SL1, SL2, SL3)들, 복수의 데이터 라인(DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL1, VL2, VL3, VL4)들을 포함할 수 있다. 도면에 도시되지 않았으나, 표시 기판(100)은 다른 배선들이 더 배치될 수 있다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접하게 이웃한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 일 실시예에서, 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제3 스캔 라인(SL3)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 복수의 스캔 라인(SL1, SL2, SL3)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL1, DTL2, DTL3)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL1, DTL2, DTL3)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL1, DTL2, DTL3)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL1, DTL2, DTL3)들과 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번적으로 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 전압 배선(VL3) 및 제4 전압 배선(VL4)과 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL1, DTL2, DTL3)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 기판(100)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 11은 일 실시예에 따른 표시 장치의 표시 기판에 포함된 일 서브 화소의 등가 회로도이다.
도 11을 참조하면, 일 실시예에 따른 표시 기판(100)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL1, DTL2, DTL3)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL1, DTL2, DTL3)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 11에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 12는 일 실시예에 따른 표시 장치의 표시 기판에 포함된 일 화소를 가로지르는 단면도이다. 도 13은 일 실시예에 따른 표시 기판에 포함된 표시층의 일 화소를 나타내는 평면도이다.
도 12는 표시 기판(100)의 일 화소(PX)를 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있고, 도 13은 표시 기판(100)의 일 화소(PX)에 배치된 표시층(150)의 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 하부 뱅크층(LBN), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 12 및 도 13을 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 기판(100)은 회로 기판(110), 표시층(150) 및 오버코트층(OC)을 포함할 수 있다. 회로 기판(110)은 제1 기판(SUB)을 포함하여 제1 기판(SUB) 상에 배치된 회로층(CCL) 및 비아층(VIA)을 포함하고, 표시층(150)은 회로 기판(110)의 비아층(VIA) 상에 배치되고 오버코트층(OC)은 표시층(150) 상에 배치된다. 표시층(150)은 복수의 전극(RME; RME1, RME2)들과 발광 소자(ED)들을 포함하는 발광부와, 발광부 상에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL; CFL1, CFL2, CFL3)을 포함할 수 있다. 회로 기판(110)의 회로층(CCL), 및 비아층(VIA)과 표시층(150)은 각각 제1 기판(SUB) 상에서 순차적으로 배치될 수 있다.
표시 기판(100)의 복수의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 각 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 13과 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
회로층(CCL)의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다.
하부 뱅크층(LBN)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 하부 뱅크층(LBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 하부 뱅크층(LBN)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 하부 뱅크층(LBN)의 폭에 따라 달라질 수 있다.
하부 뱅크층(LBN)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 하부 뱅크층(LBN)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 하부 뱅크층(LBN)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 14는 도 13의 N1-N1'선을 따라 자른 단면도이다. 도 15는 도 13의 N2-N2'선을 따라 자른 단면도이다. 도 14는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)을 가로지르는 단면을 도시하고 있고, 도 15는 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)를 가로지르는 단면을 도시하고 있다.
도 12 및 도 13에 결부하여 도 14 및 도 15를 참조하면, 표시 기판(100)은 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 기판(100)의 회로 기판(110)과 표시층(150)을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)와 하나의 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
비아층(VIA) 상에는 표시층(150)으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME; RME1, RME2)들과 하부 뱅크층(LBN), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 하부 뱅크층(LBN)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 하부 뱅크층(LBN) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 하부 뱅크층(LBN)과 일체화되거나, 하부 뱅크층(LBN)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 하부 뱅크층(LBN)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 하부 뱅크층(LBN) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME; RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않고 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 하부 뱅크층(LBN)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 하부 뱅크층(LBN)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 하부 뱅크층(LBN)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 하부 뱅크층(LBN)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 하부 뱅크층(LBN)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 하부 뱅크층(LBN)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
하부 뱅크층(LBN)은 제1 절연층(PAS1) 상에 배치될 수 있다. 하부 뱅크층(LBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 하부 뱅크층(LBN)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 하부 뱅크층(LBN)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 하부 뱅크층(LBN)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
하부 뱅크층(LBN)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 하부 뱅크층(LBN)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 하부 뱅크층(LBN)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 하부 뱅크층(LBN)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 하부 뱅크층(LBN) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 하부 뱅크층(LBN) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.
복수의 연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 하부 뱅크층(LBN)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 하부 뱅크층(LBN)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉하며, 전극(RME)들, 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2)의 측면 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제4 절연층(PAS4)은 제3 절연층(PAS3), 연결 전극(CNE1, CNE2)들 및 하부 뱅크층(LBN) 상에 배치될 수 있다. 제4 절연층(PAS4)은 제1 기판(SUB) 상에 배치된 층들을 보호할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1), 제3 절연층(PAS3), 및 제4 절연층(PAS4)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)을 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
제4 절연층(PAS4) 상에는 제1 뱅크(BNL1), 컬러 제어 구조물(TPL, WCL1, WCL2), 차광 부재(BM) 및 컬러 필터층(CFL1, CFL2, CFL3)이 배치될 수 있다. 또한, 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3) 사이에는 복수의 캡핑층(CPL1, CPL2), 저굴절층(LRL) 및 평탄화층(PNL)이 배치되고, 컬러 필터층(CFL1, CFL2, CFL3) 상에는 오버코트층(OC)이 배치될 수 있다.
표시 기판(100)은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 복수의 투광 영역(TA1, TA2, TA3)과, 투광 영역(TA1, TA2, TA3)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA1, TA2, TA3) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)은 차광 부재(BM)에 의해 구분될 수 있다.
제1 뱅크(BNL1)는 제4 절연층(PAS4) 상에서 하부 뱅크층(LBN)과 중첩하도록 배치될 수 있다. 제1 뱅크(BNL1)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제1 뱅크(BNL1)는 발광 영역(EMA) 또는 발광 소자(ED)들이 배치된 부분을 둘러쌀 수 있다. 제1 뱅크(BNL1)는 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 영역을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제4 절연층(PAS4) 상에서 제1 뱅크(BNL1)가 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제1 뱅크(BNL1)가 둘러싸는 투광 영역(TA1, TA2, TA3)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 투광 영역(TA1)에 대응하여 제1 서브 화소(SPX1)에 배치된 제1 파장 변환층(WCL1), 제2 투광 영역(TA2)에 대응하여 제2 서브 화소(SPX2)에 배치된 제2 파장 변환층(WCL2) 및 제3 투광 영역(TA3)에 대응하여 제3 서브 화소(SPX3)에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 잉크젯 프린팅 공정, 또는 포토 레지스트 공정을 통해 형성될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 이들을 이루는 재료가 제1 뱅크(BNL1)가 둘러싸는 영역 내에 분사 또는 도포된 후, 건조 또는 노광 및 현상 공정을 통해 형성될 수 있다. 일 예로, 컬러 제어 구조물(TPL, WCL1, WCL2)이 잉크젯 프린팅 공정으로 형성되는 실시예에서, 도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 중심부보다 높을 수 있다. 다만, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)이 포토 레지스트 공정으로 형성되는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 평탄하게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 제1 뱅크(BNL1)의 상면과 평행하거나, 도면과 달리 컬러 제어 구조물(TPL, WCL1, WCL2)의 중심부가 더 높게 형성될 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제1 캡핑층(CPL1)은 복수의 컬러 제어 구조물(TPL, WCL1, WCL2)들 및 제1 뱅크(BNL1) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질을 포함할 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치될 수 있다. 저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 제1 뱅크(BNL1)에 의해 형성된 단차를 보상할 수 있다.
제2 캡핑층(CPL2)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 유사하게 무기물 절연 물질을 포함할 수 있다.
평탄화층(PNL)은 제2 캡핑층(CPL2) 상에서 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 걸쳐 배치될 수 있다. 평탄화층(PNL)은 표시 영역(DPA)에서 컬러 제어 구조물(TPL, WCL1, WCL2)들과 중첩하며, 비표시 영역(NDA)에도 배치될 수 있다.
평탄화층(PNL)은 복수의 캡핑층(CPL1, CPL2)들 및 저굴절층(LRL)에 더하여, 제1 기판(SUB) 상에 배치된 부재들을 보호하며, 이들에 의해 생기는 단차를 부분적으로 보상할 수 있다. 특히, 평탄화층(PNL)은 표시 영역(DPA)에서 그 하부의 컬러 제어 구조물(TPL, WCL1, WCL2)들과 제1 뱅크(BNL1)에 의해 형성되는 단차를 보상하여, 그 상에 배치되는 차광 부재(BM)들과 컬러 필터층(CFL1, CFL2, CFL3)들은 평탄한 면 상에 형성될 수 있다.
차광 부재(BM)는 평탄화층(PNL) 상에 배치될 수 있다. 차광 부재(BM)는 평탄화층(PNL)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 표시 장치(10)에서 차광 부재(BM)는 평면도 상 하부 뱅크층(LBN)들 및 제1 뱅크(BNL1)에 더하여 각 서브 화소(SPXn)의 서브 영역(SA)들을 덮도록 배치될 수 있다. 차광 부재(BM)가 배치되지 않은 영역은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 투광 영역(TA1, TA2, TA3)이고, 차광 부재(BM)가 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
차광 부재(BM)는 광을 흡수할 수 있는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어지고, 가시광 파장을 모두 흡수할 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 차광 부재(BM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 차광 부재(BM)는 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 차광 부재(BM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다.
복수의 컬러 필터층(CFL1, CFL2, CFL3)은 평탄화층(PNL)의 일 면 상에 배치될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 각각 평탄화층(PNL) 상에서 차광 부재(BM)가 개구하는 영역에 대응되어 배치될 수 있다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 차광 부재(BM) 상에 배치되어 차광 부재(BM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 복수의 투광 영역(TA1, TA2, TA3) 또는 복수의 발광 영역(EMA)에 배치된 선형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 투광 영역(TA1, TA2, TA3)에 대응하여 배치되고 섬형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL1, CFL2, CFL3)이 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
오버코트층(OC)은 컬러 필터층(CFL1, CFL2, CFL3) 및 차광 부재(BM) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 기판(100)이 발광 소자(ED)들의 상부에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 제4 절연층(PAS4)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL), 제2 캡핑층(CPL2) 및 평탄화층(PNL)을 통과하여 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 제4 절연층(PAS4), 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2), 평탄화층(PNL) 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 제4 절연층(PAS4)을 통과하여 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL), 제2 캡핑층(CPL2) 및 평탄화층(PNL)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
도 16은 일 실시예에 따른 발광 소자의 개략도이다.
도 16을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 17은 다른 실시예에 따른 표시 장치의 단면도이다. 도 18은 도 17의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 17 및 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제1 실링재(700_1)가 함몰부(GP)를 포함할 수 있다. 본 실시예는 제1 실링재(700_1)의 일부분이 다른 구조를 갖는 점에서 도 5의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_1)는 광학층(300)과 회로 보드(500)가 배치된 표시 기판(100)을 뒤집힌 상태로 몰드(1000) 내에 배치한 뒤, 몰드(1000)의 본체부(1100)와 표시 기판(100) 사이에 제1 수지 조성물(CR)을 주입하는 공정을 통해 제1 실링재(700_1)가 형성할 수 있다. 제1 실링재(700_1)가 유동성을 갖는 재료로 이루어지므로, 이형지(1300)의 재료에 따라 유동성을 갖는 제1 수지 조성물(CR)의 계면 형상이 달라질 수 있다. 예를 들어, 제1 수지 조성물(CR)과 이형지(1300) 사이의 인력, 또는 제1 수지 조성물(CR)의 이형지(1300)에 대한 부착력이 제1 수지 조성물(CR)의 응집력보다 클 경우, 모세관 현상에 의해 제1 수지 조성물(CR)은 이형지(1300)의 표면을 따라 이동할 수 있다. 특히, 도 18에 도시된 바와 같이, 회로 보드(500)와 본체부(1100)의 측벽 상에 배치된 이형지(1300) 사이에 위치한 제1 수지 조성물(CR)은 중심부보다 이형지(1300) 표면과 맞닿는 부분의 높이가 더 높을 수 있다.
그에 따라, 일 실시예에 따른 표시 장치(10_1)는 제1 실링재(700_1) 중 회로 보드(500)의 제3 부분(P3)을 덮는 부분의 하면에 형성된 함몰부(GP)를 포함할 수 있다. 제1 실링재(700_1)는 하부에 배치된 회로 보드(500)들에 의한 단차를 보상하며 회로 보드(500)의 제3 부분(P3)을 커버하도록 배치되어 위치에 따라 서로 다른 두께를 가질 수 있다(도 5의 'H2', 'H3', 'H4'). 이에 더하여, 제1 실링재(700_1)는 그 재료의 종류에 따라 제조 공정 중에 발생할 수 있는 모세관 현상으로 인하여 일부분의 표면이 함몰된 함몰부(GP)를 포함할 수 있다. 제1 실링재(700_1) 중 회로 보드(500)의 제3 부분(P3)을 커버하는 부분은 하면 중 일부가 함몰된 함몰부(GP)가 형성되고, 함몰부(GP)가 형성된 부분이 주변보다 작은 두께를 가질 수 있다.
다만, 이에 제한되지 않는다. 제1 실링재(700_1)의 함몰부(GP)는 반드시 제1 실링재(700_1)의 하면이 함몰된 형상을 갖도록 형성되지 않을 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 단면도이다. 도 20은 도 19의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 실링재(700_2)가 돌출부(GP)를 포함할 수 있다. 도 19의 실시예는 제1 실링재(700_2) 중 회로 보드(500)의 제3 부분(P3)을 커버하는 부분의 하면이 부분적으로 돌출된 돌출부(GP)를 더 포함하는 점에서 도 17의 실시예와 차이가 있다.
상술한 바와 같이, 제1 수지 조성물(CR)은 모세관 현상에 의하여 이형지(1300)의 표면을 따라 이동할 수 있다. 도 17 및 도 18의 실시예와 반대로, 제1 수지 조성물(CR)의 응집력이 이형지(1300)와의 부착력보다 클 경우, 회로 보드(500)와 본체부(1100)의 측벽 상에 배치된 이형지(1300) 사이에 위치한 제1 수지 조성물(CR)은 중심부보다 이형지(1300) 표면과 맞닿는 부분의 높이가 더 낮을 수 있다.
그에 따라, 일 실시예에 따른 표시 장치(10_2)는 제1 실링재(700_2) 중 회로 보드(500)의 제3 부분(P3)을 덮는 부분의 하면에 형성된 돌출부(GP)를 포함할 수 있다. 제1 실링재(700_2) 중 회로 보드(500)의 제3 부분(P3)을 커버하는 부분은 하면 중 일부가 돌출된 돌출부(GP)가 형성되고, 돌출부(GP)가 형성된 부분이 주변보다 큰 두께를 가질 수 있다.
한편, 표시 장치(10)는 제1 실링재(700)의 재료에 따라 제1 실링재(700) 및 그 하부의 회로 보드(500)가 외부에서 시인될 수도 있다. 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA) 이외의 영역이 외부에서 시인되는 것을 방지하기 위해, 제1 실링재(700) 상에 배치되는 다른 층들 또는 부재들을 더 포함할 수 있다.
도 21 및 도 22는 다른 실시예에 따른 표시 장치의 단면도들이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 실링재(700_3) 상에 배치된 인쇄층(PL)을 더 포함할 수 있다. 표시 장치(10_3)는 인쇄층(PL)을 더 포함하여 비표시 영역(NDA) 중 패드 영역(PDA)에 배치된 제1 실링재(700_3) 및 그 하부의 회로 보드(500)들이 외부에서 시인되는 것을 방지할 수 있다. 본 실시예는 표시 장치(10_3)가 인쇄층(PL)을 더 포함하는 점에서 도 17의 실시예와 차이가 있다.
인쇄층(PL)은 제1 실링재(700_3)의 상면 상에 직접 배치될 수 있다. 예를 들어, 인쇄층(PL)은 제1 실링재(700_3) 중 표시 기판(100) 상에 배치된 부분과 회로 보드(500)들의 제3 부분(P3)을 커버하는 부분의 상면에 배치될 수 있다. 인쇄층(PL)은 표시 장치(10_3)의 제조 공정에서 제1 실링재(700_3)를 형성한 이후, 제1 실링재(700_3) 상에 인쇄층(PL)의 재료를 프린팅하여 형성될 수 있다. 인쇄층(PL)은 광의 투과를 차단하는 재료를 포함할 수 있고, 표시 장치(10_3)의 표시 영역(DPA) 이외의 영역이 외부에서 시인되는 것을 방지할 수 있다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제1 실링재(700_4) 상에 배치된 접착층(ADL), 및 보호 필름층(DF)을 더 포함할 수 있다. 본 실시예는 제1 실링재(700_4) 상에 배치된 인쇄층(PL)이 생략되고, 보호 필름층(DF)이 접착층(ADL)을 통해 제1 실링재(700_4)와 부착된 점에서 차이가 있다. 도 21의 실시예와 달리, 표시 장치(10_4)는 광을 차단하는 재료를 포함하는 보호 필름층(DF)이 접착층(ADL)을 통해 제1 실링재(700_4) 상에 부착하는 공정으로 제조될 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 단면도이다. 도 24는 도 23의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 23 및 도 24를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 보호 필름층(DF)이 제1 실링재(700_5) 상에 직접 배치되고, 보호 필름층(DF)의 상면이 광학층(300)의 상면과 동일한 면 상에 놓일 수 있다.
도 21 및 도 22의 실시예는 제1 실링재(700_3, 700_4)를 형성하고 몰드(1000)에서 표시 장치(10_3, 10_4)를 분리한 이후에 인쇄층(PL) 또는 보호 필름층(DF)이 배치될 수 있다. 그에 따라 인쇄층(PL) 또는 보호 필름층(DF)은 제1 실링재(700_3, 700_4) 상에 돌출되도록 배치될 수 있다. 상술한 바와 같이, 제1 실링재(700_3, 700_4)의 상면은 광학층(300)의 상면과 동일 면 상에 놓일 수 있다. 제1 실링재(700_3, 700_4) 상에 배치되는 인쇄층(PL) 또는 보호 필름층(DF)은 상면이 광학층(300)의 상면보다 높게 위치할 수 있고, 광학층(300)과 인쇄층(PL) 또는 보호 필름층(DF) 사이에 단차가 형성될 수 있다.
반면, 도 23의 실시예는 표시 장치(10_5)의 제조 공정에서 본체부(1100)의 내부에 보호 필름층(DF)을 배치한 뒤에 제1 실링재(700_5)가 형성될 수 있다. 제1 수지 조성물(CR)을 주입하기 전, 보호 필름층(DF)은 본체부(1100)의 하면 상에 배치될 수 있다. 보호 필름층(DF)은 본체부(1100)의 하면 중 보호층(1500)이 배치되지 않은 부분으로서 표시 기판(100)의 패드 영역(PDA)과 대향하는 부분에서 이형지(1300) 상에 직접 배치될 수 있다. 이어 제1 수지 조성물(CR)이 본체부(1100) 내에 주입되면, 제1 수지 조성물(CR)은 보호 필름층(DF)과 표시 기판(100)의 패드 영역(PDA) 사이에 위치할 수 있다. 제1 수지 조성물(CR)이 경화되어 제1 실링재(700_5)가 형성되면, 보호 필름층(DF)과 표시 기판(100)은 각각 제1 실링재(700_5)와 접착될 수 있다.
표시 장치(10_5)의 제조 공정에서 보호 필름층(DF)이 제1 실링재(700_5)와 함께 형성됨에 따라, 광학층(300)의 상면은 보호 필름층(DF)의 상면과 동일 면 상에 놓일 수 있고, 광학층(300)과 보호 필름층(DF) 사이의 단차가 형성되지 않을 수 있다. 표시 장치(10_5)는 보호 필름층(DF)을 더 포함하여 표시 영역(DPA) 이외의 영역이 외부에서 시인되는 것과 보호 필름층(DF)과 광학층(300) 사이의 단차가 시인되는 것을 방지할 수 있다.
도 25는 다른 실시예에 따른 표시 장치의 단면도이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제1 실링재(700_6)가 광 차단 재료를 더 포함할 수 있다. 본 실시예는 제1 실링재(700_6)의 재료가 다른 점에서 도 17의 실시예와 차이가 있다.
표시 장치(10_6)는 표시 영역(DPA) 이외의 영역이 외부에서 시인되는 것을 방지하는 부재들을 더 포함할 수 있다. 다만, 제1 실링재(700_6)가 투명한 재질로 이루어지지 않고 광의 투과를 차단하는 재료를 포함하여, 표시 영역(DPA) 이외의 영역으로서 회로 보드(500)들이 외부에서 시인되는 것을 방지할 수 있다. 이하, 중복된 내용은 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
도 26은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제1 실링재(700_7) 상에 배치된 프레임(FRM)을 더 포함할 수 있다. 프레임(FRM)은 제1 실링재(700_7)의 상면 및 측면을 커버하도록 배치될 수 있다. 본 실시예는 보호 필름층(DF)이 프레임(FRM)으로 대체된 점에서 도 22의 실시예와 차이가 있다. 프레임(FRM)은 제1 실링재(700_7) 상면에 직접 배치된 접착층(ADL)을 통해 제1 실링재(700_7)에 부착되고, 제1 실링재(700_7) 중 회로 보드(500)의 벤딩된 부분을 커버하는 부분의 측면 상에도 배치될 수 있다. 프레임(FRM)은 제2 방향(DR2) 및 제3 방향(DR3)으로 연장된 부분을 포함하는 구조를 갖고, 제1 실링재(700_7)의 외면을 완전하게 커버할 수 있다. 표시 장치(10_7)는 프레임(FRM)을 더 포함하여 제1 실링재(700_7) 및 회로 보드(500)들이 상면 및 하측 측면에서 시인되는 것을 방지할 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 단면도이다. 도 28은 도 27의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 27 및 도 28을 참조하면, 일 실시예에 따른 표시 장치(10_8)는 프레임(FRM)이 제1 실링재(700_8) 상에 직접 배치되고, 프레임(FRM)의 상면이 광학층(300)의 상면과 동일 면 상에 놓일 수 있다. 본 실시예는 제1 실링재(700_8)를 형성하기 전에 몰드(1000) 내에 프레임(FRM)을 먼저 배치하는 공정으로 제조될 수 있다. 도 24의 실시예와 유사하게, 제1 수지 조성물(CR)이 프레임(FRM)이 배치된 몰드(1000) 내에 주입됨에 따라, 프레임(FRM) 및 표시 기판(100)이 제1 실링재(700_8)에 의해 각각 부착될 수 있다. 또한, 프레임(FRM)의 상면과 광학층(300) 상면이 단차가 형성되지 않으므로, 상기 단차가 외부에서 시인되는 것이 방지될 수 있다.
도 29는 다른 실시예에 따른 표시 장치의 단면도이다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10_9)는 프레임(FRM)이 체결부(VT)에 의해 고정될 수 있다. 도면으로 명시적으로 도시되지 않았으나, 표시 장치(10_9)의 프레임(FRM)은 표시 기판(100)을 감싸는 별도의 부재와 체결부(VT)를 통해 상호 결착될 수 있다. 표시 장치(10_9)는 접착층(ADL)을 사용하지 않고, 제조 공정 중에 프레임(FRM)을 몰드(1000) 내에 배치하지 않더라도, 제1 실링재(700_9)의 외면을 덮는 프레임(FRM)을 포함할 수 있다.
도 30 및 도 31은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
도 30 및 도 31을 참조하면, 일 실시예에 따른 표시 장치(10_10, 10_11)는 제1 실링재(700_10, 700_11)의 코너부가 직각이 아닌 형상을 가질 수 있다. 도 30의 표시 장치(10_10)는 제1 실링재(700_10)의 상면과 제1 방향(DR1)의 일 측 측변으로서 회로 보드(500)의 벤딩된 부분을 덮는 부분의 측변이 만나는 부분이 곡률지게 형성될 수 있다. 도 31의 표시 장치(10_11)는 제1 실링재(700_10)의 상면과 제1 방향(DR1)의 일 측 측변이 만나는 부분이 대각선 방향으로 경사지게 형성될 수 있다.
표시 장치(10_10, 10_11)의 제1 실링재(700_10, 700_11)의 형상은 표시 장치(10_10, 10_11)가 사용되는 제품의 형상에 대응하여 달라질 수 있다. 도 30 및 도 31에 도시된 바와 같이, 제1 실링재(700_10, 700_11)의 코너부가 경사지거나 곡률지게 형성되더라도, 제1 실링재(700_10, 700_11)는 회로 보드(500)들을 덮으며 보호할 수 있다.
본 실시예에 따른 표시 장치(10_10, 10_11)들은 제1 실링재(700_10, 700_11)의 코너부가 직각의 형상을 갖도록 제조된 뒤, 상기 코너부를 성형하는 공정을 통해 제조될 수 있다. 다만, 이에 제한되지 않는다. 상술한 바와 같이 표시 장치(10_10, 10_11)의 제1 실링재(700_10, 700_11)는 제1 수지 조성물(CR)이 경화되어 형성됨에 따라 제1 수지 조성물(CR)이 주입되는 몰드(1000)의 형상에 대응하여 제1 실링재(700_10, 700_11)의 구조가 달라질 수 있다.
도 32는 도 31의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 32를 참조하면, 일 실시예에 따르면, 표시 장치(10_11)의 제조하는 데에 사용되는 몰드(1000_11)는 본체부(1100_11)의 하면과 측벽이 만나는 코너부가 경사지게 형성될 수 있다. 본체부(1100_11)의 하면 중 제1 수지 조성물(CR)이 주입되는 부분의 구조가 달라지면, 제조된 표시 장치(10_11)의 제1 실링재(700_11)의 형상이 달라질 수 있다. 도면에서는 본체부(1100_11)의 하면과 측벽이 만나는 코너부가 경사진 형상을 갖는 경우를 예시하고 있으나, 이에 제한되지 않는다. 몰드(1000_11)는 표시 장치(10_11)의 제1 실링재(700_11)가 갖는 구조에 대응하여 본체부(1100_11)의 형상이 달라질 수 있다.
도 33은 다른 실시예에 따른 표시 장치의 단면도이다.
도 33을 참조하면, 일 실시예에 따른 표시 장치(10_12)는 제1 실링재(700_12) 중 표시 기판(100) 상에 직접 배치된 부분의 두께(H2)가 표시층(150), 오버코트층(OC) 및 광학층(300) 전체의 두께(H1)보다 작을 수 있다. 본 실시예는 제1 실링재(700_12)의 두께가 상대적으로 얇은 점에서 도 17의 실시예와 차이가 있다. 제1 실링재(700_12)의 구조는 몰드(1000)의 본체부(1100) 형상에 대응하여 달라질 수 있다. 도 33의 실시예와 같이, 제1 실링재(700_12)가 더 얇은 두께를 가질 필요가 있는 경우, 본체부(1100)의 하면에 형성된 단차를 더 크게 형성하여 제1 실링재(700_12)의 두께를 조절할 수 있다. 표시 장치(10_12)는 제1 실링재(700_12)의 상면이 광학층(300)의 상면과 동일 면 상에 놓이지 않을 수 있다. 다만, 제1 실링재(700_12) 상에 다른 층들이 더 배치되면 표시 장치(10_12)의 전면에서 단차가 형성되지 않을 수 있고, 외관 불량이 방지될 수 있다.
도 34는 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 35는 도 34의 표시 장치의 일 부분을 하부에서 바라본 평면도이다.
도 34 및 도 35를 참조하면, 표시 장치(10_13)는 제1 실링재(700)에 더하여 제2 실링재(900)를 포함할 수 있다. 제1 실링재(700)가 회로 보드(500) 상에 배치되는 반면, 제2 실링재(900)는 회로 보드(500)와 표시 기판(100) 사이에 배치될 수 있다. 제1 실링재(700)는 회로 보드(500)의 제1 부분(P1) 및 제3 부분(P3)의 외면을 보호하는 반면, 제2 실링재(900)는 회로 보드(500)의 내측 측면을 보호할 수 있다.
제2 실링재(900)는 표시 기판(100) 중 제1 방향(DR1)의 일 측으로 하측 측변과 회로 보드(500)의 벤딩된 제3 부분(P3) 사이에 배치될 수 있다. 제2 실링재(900)는 표시 기판(100) 및 회로 보드(500)와 각각 접촉하도록 배치되며, 표시 기판(100)의 하측 측변에서 회로 보드(500)를 고정할 수 있다.
상술한 바와 같이, 제1 실링재(700)와 회로 보드(500)와 표시 기판(100) 사이에 배치되지 않으므로, 제2 실링재(900)와 제1 실링재(700)는 서로 연결되지 않을 수 있다. 표시 장치(10_13)의 제조 공정에서 제2 실링재(900)는 표시 기판(100) 상에 회로 보드(500)를 부착한 뒤에 이를 몰드(1000) 내에 준비하기 전에 형성될 수 있다. 표시 기판(100)이 몰드(1000) 내에 준비되고 제1 수지 조성물(CR) 주입되면, 제1 수지 조성물(CR)은 회로 보드(500)와 표시 기판(100) 사이로 거의 흐르지 않을 수 있다. 그에 따라, 표시 장치(10_13)는 제1 실링재(700)와 제2 실링재(900)가 서로 이격될 수 있다. 몇몇 실시예에서, 제1 수지 조성물(CR)이 회로 보드(500)와 표시 기판(100) 사이로 흐르더라도, 제2 실링재(900)와 제1 실링재(700)는 서로 일체화되지 않을 수 있다. 제1 실링재(700)와 제2 실링재(900)가 서로 접하는 실시예에서, 제1 실링재(700)와 제2 실링재(900) 사이에는 물리적 계면이 존재할 수 있다.
도 36 내지 도 38은 도 34의 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 36을 참조하면, 표시 장치(10_13)의 제조 공정에서 표시 기판(100)의 일 면 상에 광학층(300)과 회로 보드(500)를 배치한 뒤, 표시 기판(100)의 일 측 측변과 회로 보드(500) 사이에 제2 수지 조성물(CFR)을 주입한다. 제2 수지 조성물(CFR)은 표시 기판(100)과 회로 보드(500)의 계면에 주입되고, 이후 경화되어 표시 기판(100)과 회로 보드(500)를 서로 고정하는 제2 실링재(900)를 형성할 수 있다. 예시적인 실시예에서, 제2 수지 조성물(CFR)은 제1 수지 조성물(CR)과 유사하게 에폭시계 수지 조성물, 아크릴계 수지 조성물, 및 우레탄계 수지 조성물과 같은 유기 물질을 포함하거나, 또는 실리콘계 수지 조성물과 같은 무기 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 수지 조성물(CR)과 제2 수지 조성물(CFR)은 서로 다른 재료를 포함할 수 있고, 제1 실링재(700)와 제2 실링재(900)는 서로 다른 재료를 포함할 수 있다. 다만, 이에 제한되지 않고, 제1 실링재(700)와 제2 실링재(900)는 서로 동일한 재료를 포함할 수 있다.
다음으로, 도 37 및 도 38을 참조하면, 제2 수지 조성물(CFR)을 경화하여 제2 실링재(900)를 형성하고 회로 보드(500)를 표시 기판(100)의 하면에 부착한다. 회로 보드(500)가 표시 기판(100)의 일 면과 타 면에 각각 부착되면서, 제2 실링재(900)는 회로 보드(500)와 표시 기판(100) 사이에 배치될 수 있다. 이어, 광학층(300)과 회로 보드(500)가 배치된 표시 기판(100)을 몰드(1000)의 본체부(1100) 내에 배치하고, 본체부(1100) 내에 제1 수지 조성물(CR)을 주입한다. 이후의 공정에 대한 설명은 상술한 바와 동일하다.
도 39는 다른 실시예에 따른 표시 장치의 단면도이다. 도 40은 도 39의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다. 도 39는 표시 장치(11)를 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 39 및 도 40을 참조하면, 일 실시예에 따른 표시 장치(10)는 광학층(300)의 제2 방향(DR2)으로 측정된 폭이 표시 기판(100)의 폭보다 크고, 제1 실링재(700)가 표시 기판(100)의 제2 방향(DR2) 양 측에도 배치될 수 있다. 광학층(300)은 표시 기판(100)의 제2 방향(DR2) 양 측으로부터 돌출되도록 형성될 수 있고, 광학층(300)과 표시 기판(100) 사이의 단차는 제1 실링재(700)에 의해 보상될 수 있다. 또한, 도면으로 도시하지 않았으나, 광학층(300)은 표시 기판(100)의 제1 방향(DR1) 양 측 중 패드 영역(PDA)이 배치되지 않은 반대편 일 측으로부터 돌출될 수 있고, 제1 실링재(700)는 광학층(300)이 돌출된 부분의 하부에 배치될 수 있다.
이상에서 설명한 실시예들은 광학층(300)의 제2 방향(DR2) 양 측면, 및 제1 방향(DR1) 일 측이 표시 기판(100)의 측변들과 나란하게 형성될 수 있다. 그에 따라 광학층(300)의 측변들과 표시 기판(100)의 측변들 사이에서 단차가 형성되지 않으므로, 제1 실링재(700)가 배치되지 않을 수 있다. 반면, 본 실시예는 광학층(300)의 측변들과 표시 기판(100)의 측변들 사이에 단차가 형성될 수 있고, 회로 보드(500)들을 덮는 제1 실링재(700)는 광학층(300)의 표시 기판(100)으로부터 돌출된 측변들의 하부에도 배치될 수 있다.
도 40에 도시된 바와 같이, 광학층(300)이 배치된 표시 기판(100)이 몰드(1000) 내에 뒤집힌 상태로 배치되면, 표시 기판(100)의 측변들과 이형지(1300) 사이에 공간이 형성될 수 있다. 상기 공간 내에 제1 수지 조성물(CR)을 주입하고 이를 경화하면, 표시 기판(100)의 측변들을 둘러싸는 제1 실링재(700)가 형성될 수 있다. 본 실시예는 광학층(300)의 크기에 대응하여 표시 기판(100)과 광학층(300) 사이에 제1 실링재(700)가 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 기판 110: 회로 기판
150: 표시층
300: 광학층 500: 회로 보드
700: 제1 실링재 900: 제2 실링재
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BP1, BP2: 뱅크 패턴
ED: 발광 소자
CNE: 연결 전극
BNL1: 제1 뱅크
TPL: 투광층 WCL1, WCL2: 파장 변환층
BM: 차광 부재 CFL1, CFL2, CFL3: 컬러 필터층
OC: 오버코트층

Claims (20)

  1. 표시 영역 및 상기 표시 영역의 일 측에 배치된 패드 영역을 포함하는 표시 기판;
    상기 표시 기판의 상기 표시 영역 상에 배치된 광학층;
    상기 표시 기판의 상기 패드 영역 상에 배치된 회로 보드; 및
    상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 회로 보드를 덮는 제1 실링재를 포함하고,
    상기 회로 보드는 상기 표시 기판 중 상기 광학층이 배치된 일 면 상에 부착된 제1 부분, 상기 일 면 상에서 하측으로 벤딩되어 상기 표시 기판의 타 면에 부착된 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에서 벤딩된 제3 부분을 포함하고,
    상기 제1 실링재는 상기 제1 부분 및 상기 제3 부분 중 일부를 덮도록 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 실링재는 상기 표시 기판의 일 측 측변과 상기 회로 보드의 상기 제3 부분 사이에는 배치되지 않는 표시 장치.
  3. 제2 항에 있어서,
    상기 표시 기판의 일 측 측변과 상기 회로 보드의 상기 제3 부분 사이에 배치된 제2 실링재를 더 포함하고,
    상기 제2 실링재는 상기 표시 기판의 상기 일 측 측변과 상기 회로 보드의 내측면에 각각 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 실링재와 상기 제2 실링재는 서로 일체화되지 않는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 실링재는 상면, 및 상기 제3 부분을 덮는 부분의 측면이 각각 평탄한 면을 형성하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 실링재는 상기 표시 기판 상에 배치된 부분의 두께가 상기 회로 보드의 상기 제3 부분을 덮는 부분의 두께보다 작은 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 실링재의 상기 상면은 상기 광학층의 상면과 동일 면 상에 놓이는 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 실링재는 상기 제3 부분을 덮는 부분의 하면에 형성된 함몰부를 포함하는 표시 장치.
  9. 제5 항에 있어서,
    상기 제1 실링재의 상기 상면 상에 배치된 보호 필름층을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 실링재의 상기 상면과 상기 보호 필름층 사이에 배치된 접착층을 더 포함하는 표시 장치.
  11. 제9 항에 있어서,
    상기 보호 필름층의 상면과 상기 광학층의 상면과 동일 면 상에 놓이는 표시 장치.
  12. 제5 항에 있어서,
    상기 제1 실링재의 상기 상면, 및 상기 제3 부분을 덮는 부분의 측면 상에 배치된 프레임을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 실링재의 상기 상면과 상기 프레임 사이에 배치된 접착층을 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 표시 기판은 회로 기판, 상기 회로 기판의 상기 표시 영역 상에 배치된 표시층, 및 상기 표시층 상에 배치된 오버코트층을 포함하고,
    상기 광학층은 상기 오버코트층 상에 직접 배치되며,
    상기 제1 실링재는 상기 표시층, 상기 오버코트층, 및 상기 광학층의 일 측 측면과 직접 접촉하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 실링재는 상기 패드 영역에서 적어도 일부분이 상기 회로 기판 상에 직접 배치되고,
    상기 제1 실링재의 상기 회로 기판 상에 직접 배치된 부분의 두께는 상기 표시층, 상기 오버코트층, 및 상기 광학층의 두께의 합과 같거나 더 작은 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 실링재는 광 차단 재료를 포함하는 표시 장치.
  17. 표시 영역 및 상기 표시 영역의 제1 방향 일 측에 배치된 패드 영역을 포함하는 표시 기판;
    상기 표시 기판의 상기 표시 영역 상에 배치된 광학층;
    상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 광학층과 상기 제1 방향으로 이격된 복수의 회로 보드들; 및
    상기 표시 기판의 상기 패드 영역 상에 배치되어 상기 회로 보드들을 덮는 제1 실링재를 포함하고,
    상기 회로 보드는 상기 표시 기판 중 상기 광학층이 배치된 일 면 상에 부착된 제1 부분, 상기 일 면 상에서 하측으로 벤딩되어 상기 표시 기판의 타 면에 부착된 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에서 벤딩된 제3 부분을 포함하고,
    상기 제1 실링재는 상기 표시 기판의 상기 제1 방향 일 측으로부터 돌출되어 상기 회로 보드의 상기 제1 부분 및 상기 제3 부분 중 일부를 덮도록 배치되되, 상기 회로 보드와 상기 표시 기판 사이에는 배치되지 않는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 실링재는 상기 제1 방향과 교차하는 제2 방향으로 측정된 폭이 상기 표시 기판의 상기 제2 방향으로 측정된 폭과 동일한 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 실링재는 상면 및 상기 제1 방향의 상기 일 측 측변이 평탄한 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 실링재는 상기 표시 기판의 상기 타 면 상에 배치되지 않는 표시 장치.
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