KR20220146725A - 표시 장치 - Google Patents

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KR20220146725A
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박기훈
안정현
임현덕
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되고 상기 제1 뱅크들 사이에 배치된 제1 부분을 포함하는 제1 전극, 상기 제1 방향으로 연장되고 상기 제1 뱅크들 사이에서 상기 제1 부분과 상기 제2 방향으로 이격되어 배치된 제2 부분을 포함하는 제2 전극, 상기 제1 전극의 상기 제1 부분과 이격되어 상기 제1 뱅크 중 어느 하나 상에 배치된 제1 더미 패턴, 및 상기 제2 전극의 상기 제2 부분과 이격되어 상기 제1 뱅크 중 다른 어느 하나 상에 배치된 제2 더미 패턴 및 상기 제1 뱅크들 사이에 배치되고, 적어도 일 단부가 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분 중 어느 하나 상에 배치된 복수의 발광 소자들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드, 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 복수의 전극들 및 더미 패턴들을 포함하는 구조로, 발광 소자들의 정렬도 및 출광 효율이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되고 상기 제1 뱅크들 사이에 배치된 제1 부분을 포함하는 제1 전극, 상기 제1 방향으로 연장되고 상기 제1 뱅크들 사이에서 상기 제1 부분과 상기 제2 방향으로 이격되어 배치된 제2 부분을 포함하는 제2 전극, 상기 제1 전극의 상기 제1 부분과 이격되어 상기 제1 뱅크 중 어느 하나 상에 배치된 제1 더미 패턴, 및 상기 제2 전극의 상기 제2 부분과 이격되어 상기 제1 뱅크 중 다른 어느 하나 상에 배치된 제2 더미 패턴 및 상기 제1 뱅크들 사이에 배치되고, 적어도 일 단부가 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분 중 어느 하나 상에 배치된 복수의 발광 소자들을 포함한다.
상기 제1 전극과 상기 제2 전극 사이의 제1 간격은 상기 제1 뱅크들 사이의 제2 간격보다 작고, 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분의 제1 폭은 상기 제1 간격보다 작을 수 있다.
상기 제1 더미 패턴 및 상기 제2 더미 패턴의 폭은 상기 제1 폭보다 클 수 있다.
상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 뱅크의 외측변들을 기준으로 상기 제1 더미 패턴 및 상기 제2 더미 패턴과 일정한 간격으로 이격될 수 있다.
상기 제1 전극은 상기 제1 방향으로 연장되며 상기 제1 부분과 연결되고 상기 제1 뱅크 중 어느 하나의 상기 제1 방향의 일 측에 배치된 제3 부분을 더 포함하고, 상기 제2 전극은 상기 제1 방향으로 연장되며 상기 제2 부분과 연결되고 다른 상기 제1 뱅크의 상기 제1 방향의 일 측에 배치된 제4 부분을 더 포함하며, 상기 제3 부분 및 상기 제4 부분의 제2 폭은 상기 제1 더미 패턴 및 상기 제2 더미 패턴의 폭보다 클 수 있다.
상기 제3 부분의 양 측들 중 상기 제4 부분과 대향하는 일 측은 상기 제1 부분의 양 측들 중 상기 제2 부분과 대향하는 일 측과 상기 제1 방향으로 나란하고, 상기 제4 부분의 양 측들 중 상기 제3 부분과 대향하는 일 측은 상기 제2 부분의 양 측들 중 상기 제1 부분과 대향하는 일 측과 상기 제1 방향으로 나란할 수 있다.
상기 제3 부분의 상기 일 측의 반대편 타 측은 상기 제1 더미 패턴의 양 측들 중 상기 제1 부분과 대향하는 일 측의 반대편 타 측과 상기 제1 방향으로 나란하게 이격되고, 상기 제4 부분의 상기 일 측의 반대편 타 측은 상기 제2 더미 패턴의 양 측들 중 상기 제2 부분과 대향하는 일 측의 반대편 타 측과 상기 제1 방향으로 나란하게 이격될 수 있다.
상기 제1 부분의 상기 일 측의 반대편 타 측은 상기 제1 더미 패턴과 이격되고, 상기 제2 부분의 상기 일 측의 반대편 타 측은 상기 제2 더미 패턴과 이격될 수 있다.
상기 제1 전극, 상기 제2 전극, 상기 제1 더미 패턴 및 상기 제2 더미 패턴 상에 배치된 제1 절연층, 상기 제1 전극 및 상기 제1 더미 패턴 상에 배치되며 상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극, 및 상기 제2 전극 및 상기 제2 더미 패턴 상에 배치되며 상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 직접 접촉하되 상기 제1 더미 패턴과 접촉하지 않고, 상기 제2 연결 전극은 상기 제1 절연층을 관통하는 제2 컨택부를 통해 상기 제2 전극과 직접 접촉하되 상기 제2 더미 패턴과 접촉하지 않을 수 있다.
상기 제1 뱅크들은 복수의 제1 서브 뱅크들, 및 상기 제1 서브 뱅크들 사이에 배치된 제2 서브 뱅크를 포함하고, 상기 제1 전극은 상기 제1 부분이 어느 한 상기 제1 서브 뱅크 및 상기 제2 서브 뱅크 사이에 배치되고, 상기 제2 전극은 상기 제2 부분이 다른 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치되며, 상기 제1 전극 및 상기 제2 전극 사이에 배치되고 어느 한 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 제5 부분을 포함하는 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격되고 다른 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 제6 부분을 포함하는 제4 전극을 더 포함할 수 있다.
상기 제4 전극의 상기 제6 부분과 이격되어 상기 다른 제1 서브 뱅크 상에 배치된 제3 더미 패턴을 더 포함하고, 상기 제2 더미 패턴은 상기 제2 전극의 상기 제2 부분과 상기 제3 전극의 상기 제5 부분 사이에서 상기 제2 서브 뱅크 상에 배치되며, 상기 제2 더미 패턴의 폭은 상기 제1 더미 패턴 및 상기 제3 더미 패턴의 폭보다 클 수 있다.
상기 제3 전극의 상기 제5 부분과 이격되어 상기 제2 서브 뱅크 상에 배치된 제3 더미 패턴, 및 상기 제4 전극의 상기 제6 부분과 이격되어 상기 다른 제1 서브 뱅크 상에 배치된 제4 더미 패턴을 더 포함하고, 상기 제2 더미 패턴 및 상기 제3 더미 패턴은 상기 제2 서브 뱅크 상에서 서로 이격될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 복수의 제1 뱅크들, 상기 제1 뱅크들 사이에 배치된 제1 부분을 포함하는 제1 전극, 및 상기 제1 뱅크들 사이에 배치되고 상기 제1 부분과 이격된 제2 부분을 포함하는 제2 전극, 상기 제1 뱅크들 상에 각각 배치되며, 상기 제1 전극 및 상기 제2 전극과 이격된 복수의 더미 패턴들, 상기 제1 뱅크들, 상기 제1 전극, 상기 제2 전극 및 상기 더미 패턴들 상에 배치된 제1 절연층 및 상기 제1 절연층 상에서 상기 제1 뱅크들 사이에 배치되고, 적어도 일 단부가 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분 중 어느 하나 상에 배치된 복수의 발광 소자들을 포함한다.
상기 제1 전극과 상기 제2 전극은 각각 상기 제1 뱅크들과 이격되어 배치되고, 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분의 폭은 각각 상기 제1 부분과 상기 제2 부분 사이의 간격보다 작을 수 있다.
상기 더미 패턴들은 상기 제1 부분과 인접한 상기 제1 뱅크 상에 배치된 제1 더미 패턴, 및 상기 제2 부분과 인접한 상기 제1 뱅크 상에 배치된 제2 더미 패턴을 포함하고, 상기 제1 더미 패턴과 상기 제2 더미 패턴 사이의 간격은 상기 제1 뱅크들 사이의 간격보다 클 수 있다.
상기 제1 더미 패턴의 폭은 상기 제1 부분보다 크고, 상기 제2 더미 패턴의 폭은 상기 제2 부분보다 클 수 있다.
상기 제1 전극 및 상기 제1 더미 패턴 상에 배치되며 상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극, 및 상기 제2 전극과 상기 제2 더미 패턴 상에 배치되며 상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함하고, 상기 제1 연결 전극과 상기 제2 연결 전극은 각각 상기 제1 더미 패턴 및 상기 제2 더미 패턴과 직접 접촉하지 않을 수 있다.
상기 제1 뱅크들은 복수의 제1 서브 뱅크들, 및 상기 제1 서브 뱅크들 사이에 배치된 제2 서브 뱅크를 포함하고, 상기 제1 전극의 상기 제1 부분은 상기 제1 서브 뱅크 중 어느 하나와 상기 제2 서브 뱅크 사이에 배치되고, 상기 제2 전극의 상기 제2 부분은 상기 제2 서브 뱅크 및 다른 상기 제1 서브 뱅크 사이에 배치되며, 상기 제1 부분과 이격되고 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 부분을 포함하는 제3 전극, 및 상기 제2 부분과 이격되고 다른 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 부분을 포함하는 제4 전극을 더 포함할 수 있다.
상기 더미 패턴은 상기 제1 전극과 이격되어 상기 제1 서브 뱅크 중 어느 하나 상에 배치된 제1 더미 패턴, 상기 제2 전극과 이격되어 상기 제2 서브 뱅크 상에 배치된 제2 더미 패턴, 상기 제3 전극과 이격되어 상기 제2 서브 뱅크 상에 배치된 제3 더미 패턴, 및 상기 제4 전극과 이격되어 상기 다른 제1 서브 뱅크 상에 배치된 제4 더미 패턴을 더 포함하고, 상기 제2 더미 패턴 및 상기 제3 더미 패턴은 상기 제2 서브 뱅크 상에서 서로 이격될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 제조 공정에서 폭이 달라지는 전극 라인을 활용하여 발광 소자들을 정렬할 수 있고, 발광 소자들의 정렬도를 개선시킬 수 있다. 또한, 표시 장치는 발광 소자들을 발광시키는 전기 신호를 인가하는 전극들과, 발광 소자에서 방출된 광을 반사시키는 더미 패턴을 포함하여 전면 출광 효율이 개선되는 효과가 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치 2의 일 서브 화소의 등가 회로도이다.
도 4는 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 5는 도 2의 제1 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다.
도 6은 도 4의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 7은 도 4의 Q4-Q4'선을 따라 자른 단면도이다.
도 8은 도 4 및 도 5의 Q5-Q5'선을 따라 자른 단면도이다.
도 9는 도 8의 A 부분의 확대도이다.
도 10은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
도 12 내지 도 15는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 개략도들이다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 17은 도 16의 일 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다.
도 18은 도 16의 Q6-Q6'선을 따라 자른 단면도이다.
도 19는 도 16의 Q7-Q7'선을 따라 자른 단면도이다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 21은 도 20의 Q8-Q8'선을 따라 자른 단면도이다.
도 22는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 23은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 24은 도 23의 일 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다.
도 25는 도 23의 Q9-Q9'선을 따라 자른 단면도이다.
도 26은 도 23의 Q10-Q10'선을 따라 자른 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 28은 도 27의 일 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다.
도 29 내지 도 32는 다른 실시예에 따른 표시 장치의 단면을 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2에서는 하나의 화소(PX)에 더하여 이와 제1 방향(DR1)으로 이웃한 다른 화소(PX)의 일부분이 함께 도시되어 있다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도 2에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다. 도 2에 도시된 하나의 화소(PX)는 발광 영역(EMA) 및 발광 영역(EMA)의 제1 방향(DR1) 일 측인 상측에 배치된 서브 영역(SA)이 하나의 서브 화소(SPXn)에 포함되고, 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치된 부분은 제1 방향(DR1)으로 이웃한 다른 서브 화소(SPXn)의 서브 영역(SA)일 수 있다.
서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 제1 분리부(ROP1)에서 서로 분리되어 배치될 수 있다.
제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치 2의 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 소자(ED) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 양 단에 연결된 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 소자(ED)의 일 단에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(ED)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. 도면에서는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)이 구별되어 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 하나의 배선으로 이루어질 수 있고, 이 경우 제2 트랜지스터(T2)와 제3 트랜지스터(T3)은 동일한 스캔 신호에 의해 동시에 턴-온될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 5는 도 2의 제1 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다. 도 6은 도 4의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 7은 도 4의 Q4-Q4'선을 따라 자른 단면도이다. 도 8은 도 4 및 도 5의 Q5-Q5'선을 따라 자른 단면도이다.
도 4는 일 화소(PX)에 포함된 제1 서브 화소(SPX1)로서, 제1 방향(DR1)으로 이웃한 다른 서브 화소(SPXn)의 일부분이 함께 도시되어 있고, 도 5는 제1 서브 화소(SPX1)에 배치된 제1 뱅크(BNL1)들, 전극(RME)들, 발광 소자(ED)들 및 더미 패턴(DP)들의 배치를 도시하고 있다. 도 6은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)들의 양 단부를 가로지르는 단면을 도시하고 있다. 도 7은 제1 서브 화소(SPX1)에서 복수의 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있고, 도 8은 제1 서브 화소(SPX1)에서 제1 뱅크(BNL1)와 전극(RME)들, 및 더미 패턴(DP)들의 배치를 단면으로 도시하고 있다.
도 2에 결부하여 도 4 내지 도 8을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 복수의 도전 패턴(CDP1, CDP2)들을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 서로 분리되어 배치된 것으로 예시되어 있으나, 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1)과도 연결되며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
한편, 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 다른 도전층, 예컨대 제3 도전층과 몇몇 절연층을 사이에 두고 제3 도전층 상에 배치된 제4 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)도 제3 도전층이 아닌 제4 도전층으로 형성될 수 있고, 제1 전압 배선(VL1)은 다른 도전 패턴을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결될 수 있다.
또한, 도면에 도시되지 않았으나, 제2 도전층 및 제3 도전층은 각각 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다. 상기 스토리지 커패시터의 정전 용량 전극들은 각각 서로 다른 층에 배치되어, 이들 사이의 절연층에서 커패시터를 형성할 수 있다. 몇몇 실시예에서, 상기 스토리지 커패시터의 정전 용량 전극들은 각각 제1 트랜지스터(T1)의 게이트 전극(G1) 및 소스 전극(S1)과 일체화되어 형성될 수 있다. 다만, 이에 제한되지 않는다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 제1 뱅크(BNL1)들, 복수의 전극(RME; RME1, RME2)들과 복수의 더미 패턴(DP; DP1, DP2)들, 제2 뱅크(BNL2), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
제1 뱅크(BNL1)들은 비아층(VIA) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 연장된 형상을 갖고 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 발광 영역(EMA)의 중심부에서 제1 방향(DR1)으로 연장되어 제2 뱅크(BNL2)가 둘러싸는 영역, 즉 발광 영역(EMA) 내에 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 다른 제1 뱅크(BNL1)는 상기 제1 뱅크(BNL1)와 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치될 수 있다. 서로 이격된 제1 뱅크(BNL1)들은 각각 동일한 폭을 가질 수 있으나, 이에 제한되지 않고 몇몇 제1 뱅크(BNL1)들은 다른 제1 뱅크(BNL1)들과 다른 폭을 가질 수도 있다. 제1 뱅크(BNL1)는 표시 영역(DPA) 전면에서 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되어 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다. 서로 이격된 제1 뱅크(BNL1)들 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크(BNL1)는 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 상에 배치되는 더미 패턴(DP)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 제1 뱅크(BNL1)는 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장되어 적어도 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치된 전극(RME)들은 다른 서브 화소(SPXn)의 전극(RME)과 서브 영역(SA)의 제1 분리부(ROP1)에서 이격될 수 있다.
일 실시예에서, 표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함한다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치된다.
제1 전극(RME1)과 제2 전극(RME2)은 부분적으로 제1 뱅크(BNL1)와 제1 방향(DR1)으로 나란하게 배치될 수 있다. 또한, 제1 전극(RME1)과 제2 전극(RME2)은 일부분이 제2 방향(DR2)으로 이격된 제1 뱅크(BNL1)들 사이에 배치될 수 있다. 즉, 각 전극(RME)들은 제1 뱅크(BNL1)의 제1 방향(DR1) 양 측에서 제1 방향(DR1)으로 연장되되, 제1 뱅크(BNL1)를 우회하여 배치될 수 있다. 일 실시예에 따르면, 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 뱅크(BNL1)의 제1 방향(DR1) 양 측에 배치된 부분과 제1 뱅크(BNL1)들 사이에 배치된 부분을 포함하여, 제1 뱅크(BNL1)와 이격되어 배치될 수 있다.
제1 전극(RME1)은 제2 방향(DR2)으로 이격된 제1 뱅크(BNL1)들 사이에 배치된 제1 부분(EP1)을 포함하고, 제2 전극(RME2)은 제1 전극(RME1)의 제1 부분(EP1)과 제2 방향(DR2)으로 이격되어 제1 뱅크(BNL1)들 사이에 배치된 제2 부분(EP2)을 포함할 수 있다. 제1 부분(EP1)과 제2 부분(EP2)은 각각 제1 뱅크(BNL1)들과 이격되어 이들 사이에 배치되면서, 서로 이격되어 대향할 수 있다. 후술하는 발광 소자(ED)들은 제1 뱅크(BNL1)들 사이에서 제1 전극(RME1)의 제1 부분(EP1) 및 제2 전극(RME2)의 제2 부분(EP2) 상에 배치될 수 있다.
제1 전극(RME1)은 제1 부분(EP1)과 연결되며 제1 뱅크(BNL1) 중 어느 하나의 제1 방향(DR1) 양 측에 배치된 제3 부분(EP3)을 더 포함하고, 제2 전극(RME2)은 제2 부분(EP2)과 연결되며 다른 제1 뱅크(BNL1)의 제1 방향(DR1) 양 측에 배치된 제4 부분(EP4)을 더 포함할 수 있다. 제3 부분(EP3) 및 제4 부분(EP4)이 서로 대향하는 일 측은 제1 부분(EP1) 및 제2 부분(EP2)이 서로 대향하는 일 측과 제1 방향(DR1)으로 나란할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 일 방향으로 연장된 형상을 갖되, 서로 대향하는 일 측의 반대편 타 측이 각 전극(RME)의 내측으로 함몰될 수 있다. 즉, 제1 전극(RME1)은 좌측에 배치된 제1 뱅크(BNL1)의 우측변을 포함하여 상측변과 하측변 일부와 대향하도록 배치되고, 제2 전극(RME2)은 우측에 배치된 제1 뱅크(BNL2)의 좌측변을 포함하여 상측변과 하측변 일부와 대향하도록 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)의 각 부분(EP1, EP2, EP3, EP4)들은 제1 뱅크(BNL1)를 기준으로 배치된 위치에 따라 구분될 수 있고, 그에 따라 서로 다른 폭을 가질 수 있다. 예를 들어 제1 전극(RME1)의 제1 부분(EP1)과 제2 전극(RME2)의 제2 부분(EP2)의 제1 폭(W1)은 제3 부분(EP3)과 제4 부분(EP4)의 제2 폭(W2)보다 작을 수 있다. 제2 폭(W2)을 갖는 제3 부분(EP3) 및 제4 부분(EP4)이 일 방향으로 연장되다가, 제1 뱅크(BNL1)와 만나는 부분에서 그 폭이 작아지면서 제1 부분(EP1) 및 제2 부분(EP2)으로 배치될 수 있다. 복수의 전극(RME)들은 제1 뱅크(BNL1)의 제1 방향(DR1) 일 측으로부터 제1 방향(DR1) 타 측에 이르기까지 일 방향으로 연장되어 배치되되, 제1 뱅크(BNL1)를 우회하는 구조를 가질 수 있다. 이에 따라, 전극(RME)은 각 부분들이 제1 뱅크(BNL1)의 외측 경계로부터 이격되어 비아층(VIA) 상에 직접 배치되며, 제1 뱅크(BNL1)와 두께 방향으로 비중첩하도록 배치될 수 있다.
복수의 더미 패턴(DP)들은 전극(RME)들이 배치되지 않는 제1 뱅크(BNL1) 상에 배치될 수 있다. 복수의 더미 패턴(DP)들은 제1 뱅크(BNL1)와 유사한 형상을 갖고, 제1 뱅크(BNL1)들 상에서 각각 전극(RME)과 이격되어 배치될 수 있다. 복수의 더미 패턴(DP)은 제1 뱅크(BNL1) 중 어느 하나 상에 배치되어 제1 전극(RME1)과 이격된 제1 더미 패턴(DP1), 및 다른 제1 뱅크(BNL1) 상에 배치되어 제2 전극(RME2)과 이격된 제2 더미 패턴(DP2)을 포함할 수 있다.
제1 더미 패턴(DP1)은 제1 방향(DR1)으로 연장되어 발광 영역(EMA)의 좌측에 배치된 제1 뱅크(BNL1) 상에 배치된다. 제1 더미 패턴(DP1)은 제1 전극(RME1)의 제3 부분(EP3)과 제1 방향(DR1)으로 나란하게 배치되되, 제1 부분(EP1) 및 제3 부분(EP3)과 각각 이격될 수 있다. 제1 더미 패턴(DP1) 중 제2 방향(DR2) 일 측변인 우측변은 평면도 상 제1 부분(EP1)과 이격 대향하고, 제2 방향(DR2) 타 측변인 좌측변은 평면도 상 제3 부분(EP3)의 좌측변과 제1 방향(DR1)으로 나란할 수 있다. 제1 더미 패턴(DP1)은 제1 뱅크(BNL1)의 외측변들을 기준으로 제1 전극(RME1)과 이격되어 배치될 수 있다.
이와 유사하게, 제2 더미 패턴(DP2)은 제1 방향(DR1)으로 연장되어 발광 영역(EMA)의 우측에 배치된 제1 뱅크(BNL1) 상에 배치된다. 제2 더미 패턴(DP2)은 제2 전극(RME2)의 제4 부분(EP4)과 제1 방향(DR1)으로 나란하게 배치되되, 제2 부분(EP2) 및 제4 부분(EP4)과 각각 이격될 수 있다. 제2 더미 패턴(DP2) 중 제2 방향(DR2) 타 측변인 좌측변은 평면도 상 제2 부분(EP2)과 이격 대향하고, 제2 방향(DR2) 일 측변인 우측변은 평면도 상 제4 부분(EP4)의 우측변과 제1 방향(DR1)으로 나란할 수 있다. 제2 더미 패턴(DP2)은 제1 뱅크(BNL1)의 외측변들을 기준으로 제2 전극(RME2)과 이격되어 배치될 수 있다. 그에 딸, 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2) 사이의 간격은 제1 뱅크(BNL1)들 사이의 간격보다 클 수 있다.
복수의 전극(RME)들과 복수의 더미 패턴(DP)들은 하나의 전극 라인으로 형성되었다가 패터닝 공정으로 분리되어 형성된 것일 수 있다. 상기 전극 라인은 제1 방향(DR1)으로 연장되어 제1 뱅크(BNL1)를 부분적으로 덮도록 배치되었다가, 제1 뱅크(BNL1)의 외측변들에 배치된 부분들이 패터닝 공정으로 제거될 수 있다. 그에 따라 상기 전극 라인은 제1 뱅크(BNL1) 상에 배치된 더미 패턴(DP)들과 비아층(VIA) 상에 직접 배치된 전극(RME)으로 분리될 수 있고, 전극(RME)들의 제3 부분(EP3) 및 제4 부분(EP4)의 외측변은 더미 패턴(DP)들의 외측변과 나란할 수 있다.
제1 전극(RME1)의 제3 부분(EP3)과 제2 전극(RME2)의 제4 부분(EP4)은 각각 상기 전극 라인과 동일한 폭을 가질 수 있다. 그에 따라, 제1 전극(RME1)의 제1 부분(EP1) 및 제2 전극(RME2)의 제2 부분(EP2)과 더미 패턴(DP)들은 각각 제3 부분(EP3) 또는 제4 부분(EP4)보다 작은 폭을 가질 수 있다. 예를 들어, 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)은 각각 제2 방향(DR2)으로 측정된 제3 폭(W3)이 각 전극(RME)들의 제2 폭(W2)보다 작되, 제1 뱅크(BNL1) 사이에 배치된 제1 부분(EP1) 및 제2 부분(EP2)의 제1 폭(W1)보다는 클 수 있다.
또한, 복수의 더미 패턴(DP)들은 제2 방향(DR2)으로 측정된 제3 폭(W3)이 제1 뱅크(BNL1)들의 폭보다 작을 수 있다. 다만, 제1 더미 패턴(DP1)과 제2 더미 패턴(DP2)은 각각 적어도 제1 뱅크(BNL1)의 경사진 측면을 덮을 수 있다. 각 더미 패턴(DP)들이 제1 뱅크(BNL1)보다 작은 폭을 가짐으로써, 제1 뱅크(BNL1)들이 서로 대향하는 측면은 부분적으로 덮도록 배치된다.
후술할 바와 같이, 복수의 발광 소자(ED)들은 제1 뱅크(BNL1)들 사이에 배치된다. 발광 소자(ED)들은 양 단부 중 적어도 일 단부가 제1 전극(RME1)의 제1 부분(EP1) 또는 제2 전극(RME2)의 제2 부분(EP2) 상에 배치되거나, 양 단부가 각각 제1 부분(EP1) 및 제2 부분(EP20 상에 배치될 수 있다. 또한, 각 전극(RME)들은 후술하는 연결 전극(CNE; CNE1, CNE2)을 통해 발광 소자(ED)와 전기적으로 연결될 수 있다.
제1 전극(RME1) 및 제2 전극(RME2)은 각각 제2 뱅크(BNL2)와 중첩된 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 도전 패턴(CDP2)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 도전 패턴(CDP2) 및 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 복수의 전극(RME)들은 하부의 제3 도전층 및 발광 소자(ED)와 전기적으로 연결되어 발광 소자(ED)가 발광하기 위한 전기 신호를 전달할 수 있다.
또한, 복수의 전극(RME)들은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(SPXn) 내에 전계를 생성하는 데에 활용될 수 있다. 전극(RME)들, 또는 제조 공정 중 형성되는 전극 라인은 제1 뱅크(BNL1)의 외측부를 경계로 하여 더미 패턴(DP)들을 분리된 후에 발광 소자(ED) 정렬을 위한 신호가 인가될 수 있다. 서로 다른 전극 라인에 전기 신호가 인가되면, 더미 패턴(DP)을 제외하고 제1 뱅크(BNL1)들 사이에 배치된 각 전극(RME)의 제1 부분(EP1) 및 제2 부분(EP2) 상에 전기장이 생성되고, 발광 소자(ED)들은 상기 전기장에 의해 전극(RME)들 상에 정렬될 수 있다. 즉, 전극(RME)들은 발광 소자(ED)들의 정렬을 위한 전기 신호 인가와 발광 소자(ED)들의 발광을 위한 전기 신호 인가에 각각 활용될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 발광 소자(ED)들은 연장된 방향이 각 전극(RME)들이 연장된 방향에 수직 또는 그로부터 기울어진 방향으로 배치될 수 있다. 발광 소자(ED)는 상기 연장된 방향의 양 단부로 광이 방출될 수 있다.
도 9는 도 6의 A 부분의 확대도이다. 도 9는 발광 소자(ED)의 양 단부에서 광(L)이 방출되어 진행하는 것을 나타내는 개략도이다.
도 6에 결부하여 도 9를 더 참조하면, 발광 소자(ED)는 일 방향으로 연장되어 비아층(VIA)의 상면에 평행한 방향으로 배치될 수 있고, 발광 소자(ED)에서 방출된 광들은 비아층(VIA) 상부 방향이 아닌 비아층(VIA)의 상면에 평행한 방향으로 진행하게 된다. 발광 소자(ED)의 양 단부는 각각 제1 뱅크(BNL1)를 향할 수 있고, 방출된 광(L)들은 제1 뱅크(BNL1) 상에 배치된 더미 패턴(DP)을 향해 진행할 수 있다.
일 실시예에 따르면, 더미 패턴(DP)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(ED)에서 방출된 광(L)들을 반사시킬 수 있다. 제1 뱅크(BNL1)는 비아층(VIA)의 상면을 기준으로 돌출된 형상을 가질 수 있고, 더미 패턴(DP)은 제1 뱅크(BNL1)의 상면, 또는 적어도 경사진 측면을 덮도록 배치된다. 발광 소자(ED)에서 비아층(VIA)의 상면에 평행한 방향으로 방출된 광(L)들은 더미 패턴(DP)들이 형성하는 경사진 면에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 더미 패턴(DP)들은 발광 소자(ED)들의 출광 방향에 대응하여 제1 뱅크(BNL1) 상에 배치됨으로써 전면 출광 효율을 향상시킬 수 있다.
상술한 바와 같이, 더미 패턴(DP)들은 전극(RME)들과 동일한 공정에서 형성되므로, 이들은 서로 동일한 재료로 이루어질 수 있다. 일 예로, 더미 패턴(DP)과 전극(RME)들은 반사율이 높은 전도성 재료를 포함할 수 있다. 복수의 전극(RME)들은 발광 소자(ED)들의 발광을 위한 전기 신호를 전달하는 역할을 수행하고, 더미 패턴(DP)들은 제1 뱅크(BNL1) 상에 배치되어 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사하는 역할을 수행할 수 있다.
더미 패턴(DP)도 전도성 물질을 포함할 수 있으나 전극(RME)과 이격되어 형성되고, 후술하는 연결 전극(CNE)과는 제1 절연층(PAS1)을 사이에 두고 배치될 수 있다. 복수의 더미 패턴(DP)들은 제1 뱅크(BNL1) 상에서 전기적으로 절연된 플로팅(Floating) 상태로 배치될 수 있다. 이에 따라, 발광 소자(ED)들의 정렬 시 전기장은 전극(RME)들의 제1 부분(EP1) 및 제2 부분(EP2) 상에 집중적으로 형성될 수 있고, 발광 소자(ED)들 중 제1 뱅크(BNL1)들이 이격된 사이 공간 이외로 이탈하는 발광 소자(ED)들의 개수가 감소할 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 뱅크(BNL1)를 기준으로, 이들 사이에 배치된 부분을 포함하는 전극(RME)들을 활용하여 발광 소자(ED)들을 높은 정렬도로 배치시키면서 이들을 발광시킬 수 있다. 또한, 표시 장치(10)는 제1 뱅크(BNL1) 상에 배치되되 전극(RME)들과 분리된 더미 패턴(DP)들을 포함하여 발광 소자(ED)에서 방출된 광의 전면 출광 효율을 높일 수 있다.
한편, 복수의 전극(RME)들과 제1 뱅크(BNL1)들은 각각 서로 제2 방향(DR2)으로 이격되어 배치된다. 전극(RME)들 사이의 간격, 및 제1 뱅크(BNL1)들 사이의 간격은 발광 소자(ED)들과 전극(RME)들의 전기적 연결, 또는 배치관계를 고려하여 설계될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)과 제2 전극(RME2) 사이의 제1 간격(DT1)은 제1 뱅크(BNL1)들 사이의 제2 간격(DT2)보다 작을 수 있고, 제1 간격(DT1)은 발광 소자(ED)의 길이보다 작을 수 있다. 제1 간격(DT1)이 발광 소자(ED)들의 길이보다 작게 설계됨으로써, 제1 뱅크(BNL1) 사이에 배치되는 발광 소자(ED)들은 대부분 양 단부가 각각 제1 전극(RME1)의 제1 부분(EP1) 및 제2 전극(RME2)의 제2 부분(EP2) 상에 배치될 수 있다.
또한, 제1 전극(RME1)의 제1 부분(EP1)과 제2 전극(RME2)의 제2 부분(EP2)의 제1 폭(W1)은 발광 소자(ED)로부터 더미 패턴(DP)까지의 거리에 관여할 수 있다. 발광 소자(ED)에서 방출된 광(L)이 더미 패턴(DP)에서 반사되지 않고 다른 방향으로 새어나가는 것을 최소화하기 위해, 제1 부분(EP1)과 제2 부분(EP2)의 제1 폭(W1)은 비교적 좁을 수 있다. 일 실시예에서, 제1 부분(EP1)과 제2 부분(EP2)의 제1 폭(W1)은 제1 부분(EP1)과 제2 부분(EP2) 사이의 제1 간격(DT1)보다 작을 수 있다.
한편, 도면에서는 각 서브 화소(SPXn)마다 2개의 전극이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 표시 장치(10)는 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 다른 전극(RME)들을 더 포함할 수 있다. 표시 장치(10)가 더 많은 수의 전극(RME)들을 포함하는 실시예에서, 제1 전극(RME1) 또는 제2 전극(RME2)이 아닌 다른 전극이 제3 도전층과 연결될 수 있다. 또한, 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)의 위치는 도면에 예시된 바에 제한되지 않는다. 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)은 제2 뱅크(BNL2)의 하부가 아닌 다른 영역, 예컨대, 발광 영역(EMA) 또는 서브 영역(SA) 내에 형성될 수도 있다.
상술한 바와 같이, 복수의 전극(RME)들 및 더미 패턴(DP)들은 서로 동일한 재료로서, 이들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들 및 더미 패턴(DP)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 및 몰리브데넘(Mo)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들 및 더미 패턴(DP)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti) 또는 몰리브데넘(Mo)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다. 전극(RME)은 연결 전극(CNE)을 통해 발광 소자(ED)와 전기적으로 연결될 수 있고, 더미 패턴(DP)들은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
이에 제한되지 않고, 각 전극(RME)들 및 더미 패턴(DP)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들 및 더미 패턴(DP)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
다시 도 3 내지 도 7을 참조하면, 제1 절연층(PAS1)은 비아층(VIA), 제1 뱅크(BNL1)들, 복수의 전극(RME) 및 더미 패턴(DP)들 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들과 더미 패턴(DP)들을 전면적으로 덮도록 배치되며, 이들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 연결 전극(CNE)들은 컨택부(CT1, CT2)들을 통해 노출된 전극(RME)과 접촉할 수 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 제2 뱅크(BNL2)가 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
제2 뱅크(BNL2)는 일정 높이를 가질 수 있고, 몇몇 실시예에서, 제2 뱅크(BNL2)는 상면의 높이가 제1 뱅크(BNL1)보다 높을 수 있고, 그 두께는 제1 뱅크(BNL1)와 같거나 더 클 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 제2 뱅크(BNL2)는 다른 서브 화소(SPXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 제1 뱅크(BNL1)들 사이에서, 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 연장된 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 최단 간격보다 길 수 있다. 발광 소자(ED)들은 적어도 일 단부가 서로 다른 전극(RME)들 중 어느 하나 상에 배치되거나, 양 단부가 각각 서로 다른 전극(RME)들 상에 놓이도록 배치될 수 있다. 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 복수의 반도체층을 포함하고, 상기 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. 또한, 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다. 발광 소자(ED)들은 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 예를 들어, 발광 소자(ED)는 제1 전극(RME1)의 제1 부분(EP1) 상에 배치된 부분이 제1 단부이고, 제2 전극(RME2)의 제2 부분(EP2) 상에 배치된 부분은 제2 단부일 수 있다. 표시 장치(10)가 더 많은 수의 전극(RME)들을 포함하는 실시예에서, 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED)들은 제1 단부가 향하는 방향이 서로 다를 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전기적으로 연결될 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)과 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 상에 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)들 상에도 배치될 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 배치되되, 발광 소자(ED)의 양 측과 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 도면에 도시되지 않았으나, 제2 절연층(PAS2)은 서브 영역(SA)에도 부분적으로 배치될 수 있으나, 제1 분리부(ROP1)에서는 전극(RME)들을 형성하는 공정 중 제1 절연층(PAS1)과 함께 제거될 수 있다. 제1 분리부(ROP1)에서는 비아층(VIA)의 상면 일부가 노출될 수도 있고, 비아층(VIA)의 노출된 부분 상에는 후술하는 제3 절연층(PAS3)이 직접 배치될 수 있다.
제2 절연층(PAS2) 상에는 복수의 연결 전극(CNE; CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 연결 전극(CNE)들은 발광 소자(ED)들, 전극(RME) 및 더미 패턴(DP)들 상에 배치된다. 또한, 연결 전극(CNE)들은 부분적으로 제2 절연층(PAS2) 상에 배치되며 다른 연결 전극(CNE)과 제2 절연층(PAS2) 및 제3 절연층(PAS3)에 의해 상호 절연될 수 있다. 복수의 연결 전극(CNE)들은 각각 발광 소자(ED) 및 전극(RME)들과 접촉할 수 있다. 연결 전극(CNE)은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 제1 절연층(PAS1)을 관통하는 컨택부(CT1, CT2)를 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 복수의 연결 전극(CNE1, CNE2)들을 통해 전극(RME)과 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 및 제1 더미 패턴(DP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 뱅크(BNL1) 상에 배치된 부분은 제1 더미 패턴(DP1)과 중첩하고, 그 이외의 부분 중 일부는 제1 전극(RME1)과 중첩할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하며 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 반면, 제1 연결 전극(CNE1)은 제1 더미 패턴(DP1)과 직접 접촉하지 않고, 제1 더미 패턴(DP1)은 플로팅 상태로 배치될 수 있다.
제2 연결 전극(CNE2)도 제1 방향(DR1)으로 연장된 형상을 갖고, 제2 전극(RME2) 및 제2 더미 패턴(DP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제1 뱅크(BNL1) 상에 배치된 부분은 제2 더미 패턴(DP2)과 중첩하고, 그 이외의 부분 중 일부는 제2 전극(RME2)과 중첩할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉하며 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 반면, 제2 연결 전극(CNE2)은 제2 더미 패턴(DP2)과 직접 접촉하지 않고, 제2 더미 패턴(DP2)은 플로팅 상태로 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 전극(RME1) 및 제2 전극(RME2)으로 인가된 전기 신호를 발광 소자(ED)로 전달할 수 있다. 발광 소자(ED)는 상기 전기 신호가 직접 인가될 수 있다. 또한, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 평면도 상 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 직접 접촉하지 않도록 배치되고, 각 연결 전극(CNE)에 인가된 전기 신호는 발광 소자(ED)를 통해 흐를 수 있다.
일 실시예에서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 다른 층에 배치될 수 있다. 제1 연결 전극(CNE1)은 후술하는 제3 절연층(PAS3) 상에 배치되고, 제2 연결 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 이격되어 배치되고, 이에 더하여 제3 절연층(PAS3)에 의해 상호 절연될 수 있다. 다만, 이에 제한되지 않고, 제3 절연층(PAS3)은 생략될 수 있고, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 이 경우, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 일정 간격 이격되어 배치됨으로써, 서로 직접 연결되지 않을 수 있다.
연결 전극(CNE)들은 컨택부(CT1, CT2)들이 배치된 부분에서 그 폭이 부분적으로 큰 형상을 가질 수 있다. 연결 전극(CNE)들은 제1 절연층(PAS1)을 포함하여 제2 절연층(PAS2), 또는 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 일 실시예에서, 복수의 컨택부(CT1, CT2)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 도면에서는 복수의 컨택부(CT1, CT2)들이 서브 영역(SA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않고 복수의 컨택부(CT1, CT2)들은 발광 영역(EMA) 중 발광 소자(ED)들이 배치되지 않는 부분에 형성될 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)들은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 즉, 제3 절연층(PAS3)은 제1 절연층(PAS1), 및 제2 절연층(PAS2)에 더하여 제1 뱅크(BNL1), 및 제2 뱅크(BNL2) 상에도 배치될 수 있다.
한편, 도면으로 도시하지 않았으나, 제1 연결 전극(CNE1) 및 제3 절연층(PAS3) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 표시 장치(10)는 제2 절연층(PAS2)이 유기물 절연성 물질을 포함하는 실시예에서, 제3 절연층(PAS3)은 생략될 수 있다.
도 10은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 10은 다른 실시예에 따른 표시 장치(10) 중 도 8과 동일한 부분의 단면을 도시하고 있다.
도 10을 참조하면, 표시 장치(10)는 제2 절연층(PAS2)이 유기물 절연성 물질을 포함하여 상술한 실시예보다 높은 두께를 갖고, 제3 절연층(PAS3)이 생략될 수 있다. 본 실시예에서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 공정에서 형성되어 실질적으로 동일한 층에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 일 측이 제2 절연층(PAS2)의 양 측면 상에 배치될 수 있다. 표시 장치(10)는 제2 절연층(PAS2)이 유기물 절연성 물질로 이루어짐에 따라 제3 절연층(PAS3)이 생략되고 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 동시에 형성할 수 있어 제조 공정이 단축되는 이점이 있다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
도 11을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
도 12 내지 도 15는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 개략도들이다. 도 12 내지 도 15에서는 표시 장치(10)의 제조 공정 중 일부분을 도시하고 있으며, 이하에서는 각 공정에서 형성되는 층들의 형성 방법을 생략하고 공정들 간의 순서에 대하여 자세히 설명하기로 한다.
먼저, 도 12를 참조하면, 비아층(VIA) 상에 복수의 제1 뱅크(BNL1)들과 제1 뱅크(BNL1)와 중첩하며 제1 방향(DR1)으로 연장된 복수의 전극 라인(RM1, RM2)들을 형성한다. 복수의 전극 라인(RM1, RM2)은 좌측에 배치된 제1 뱅크(BNL1)를 부분적으로 덮으며 제1 방향(DR1)으로 연장된 제1 전극 라인(RM1), 및 우측에 배치된 제1 뱅크(BNL1)를 부분적으로 덮으며 제1 방향(DR1)으로 연장된 제2 전극 라인(RM2)을 포함한다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 발광 소자(ED)들을 정렬하는 데에 활용될 수 있고, 이후 공정에서 부분적으로 분리되어 각각 제1 전극(RME1)과 제1 더미 패턴(DP1), 및 제2 전극(RME2)과 제2 더미 패턴(DP2)을 형성할 수 있다.
제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 복수의 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 복수의 전극(RME)들은 각 서브 화소(SPXn)의 서브 영역(SA)에서 다른 서브 화소(SPXn)의 전극(RME)과 이격되어 배치되는데, 이는 전극 라인(RM1, RM2)들이 발광 소자(ED)들을 정렬한 뒤에 서브 영역(SA)에서 분리되는 공정으로 형성될 수 있다.
다음으로, 도 13을 참조하면, 제1 전극 라인(RM1) 및 제2 전극 라인(RM2) 중 일부분을 패터닝하여 제1 뱅크(BNL1)들 상에 배치된 더미 패턴(DP; DP1, DP2)들을 형성하고, 이들을 덮는 제1 절연층(PAS1)을 형성한 뒤 제1 절연층(PAS1) 상에 배치되는 제2 뱅크(BNL2)를 형성한다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 제1 뱅크(BNL1)를 부분적으로 덮도록 형성되었다가, 제1 뱅크(BNL1)의 외측변에 배치된 부분이 패터닝되어 제거될 수 있다. 패터닝 공정 이후에 제1 뱅크(BNL1)들 상에 배치된 부분은 각각 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)이 될 수 있고, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 제1 뱅크(BNL1)의 외측변을 기준으로 각각 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)과 이격될 수 있다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 비아층(VIA) 상에 배치된 부분만 남을 수 있다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 제1 부분(EP1) 및 제2 부분(EP2)이 제1 뱅크(BNL1)들 사이에 배치되고, 이들은 각각 더미 패턴(DP)들과 대향할 수 있다.
제1 절연층(PAS1)은 전극 라인(RM1, RM2)들을 패터닝하여 더미 패턴(DP)들을 형성하는 공정 이후에 형성될 수 있다. 제1 절연층(PAS1)은 전극 라인(RM1, RM2)들과 더미 패턴(DP)들에 더하여 제1 뱅크(BNL1)들을 덮도록 형성될 수 있다. 이어 제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 형성되며, 제2 뱅크(BNL2)는 일부 영역을 개구하도록 격자형 패턴으로 형성된다. 제2 뱅크(BNL2)가 개구하는 영역은 각각 발광 영역(EMA)과 서브 영역(SA)으로 정의될 수 있다.
다음으로, 도 14 및 도 15를 참조하면, 발광 영역(EMA)에 발광 소자(ED)들을 분사하고, 제1 전극 라인(RM1) 및 제2 전극 라인(RM2)에 전기 신호를 인가하여 발광 소자(ED)들을 정렬시킨다. 일 실시예에서, 복수의 발광 소자(ED)들은 잉크 내에 분산된 상태로 준비되고, 잉크에 분산된 상태로 발광 영역(EMA)에 분사될 수 있다. 제1 전극 라인(RM1)과 제2 전극 라인(RM2)에 전기 신호를 인가하면, 두 전극 라인의 전위 차이에 의한 전기장(EL)이 생성되고, 잉크 내에 분산된 발광 소자(ED)는 전기장(EL)에 의한 힘을 받아 위치 및 배향 방향이 변하면서 제1 전극 라인(RM1)과 제2 전극 라인(RM2) 상에 배치될 수 있다.
제1 뱅크(BNL1)들 사이에는 제1 전극 라인(RM1)의 제1 부분(EP1) 및 제2 전극 라인(RM2)의 제2 부분(EP2)에 의한 전기장(EL)이 생성될 수 있다. 제1 뱅크(BNL1) 상에 배치된 더미 패턴(DP1, DP2)들에는 전기 신호가 인가되지 않으므로, 전기장(EL) 생성되지 않을 수 있다. 발광 소자(ED)들은 제1 뱅크(BNL1) 사이에 집중적으로 생성된 전기장(EL)에 의해 제1 부분(EP1)과 제2 부분(EP2) 상에 정렬될 수 있다.
또한, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 더미 패턴(DP1, DP2)들이 분리되고 남은 부분으로, 각각 제1 부분(EP1) 및 제2 부분(EP2)과 연결된 제3 부분(EP3) 및 제4 부분(EP4)을 포함한다. 제3 부분(EP3) 및 제4 부분(EP4)은 제1 부분(EP1) 및 제2 부분(EP2)보다 큰 폭을 갖는데, 전극 라인(RM1, RM2)들의 위치에 따른 폭 차이는 잉크 내에 분산된 발광 소자(ED)들을 특정 위치에 정렬되도록 유도할 수 있다. 잉크 내에서 전기장(EL)에 의한 힘을 받는 발광 소자(ED)는 폭이 넓은 제3 부분(EP3) 및 제4 부분(EP4) 보다 폭이 좁은 제1 부분(EP1) 및 제2 부분(EP2) 상에 배치되도록 유도될 수 있다. 표시 장치(10)의 제조 공정에서 전기장(EL)이 생성되는 전극 라인(RM1, RM2)이 위치에 따라 다른 폭을 가짐에 따라 대부분의 발광 소자(ED)들을 특정 위치로 정렬시킬 수 있고, 표시 장치(10)는 발광 소자(ED)들의 정렬도가 개선될 수 있다.
이어, 도면으로 도시하지 않았으나, 발광 소자(ED)들을 고정시키는 제2 절연층(PAS2)을 형성하고, 서브 영역(SA)의 제1 분리부(도 4의 'ROP1')에서 전극 라인(RM1, RM2)들을 분리한다. 전극 라인(RM1, RM2)들이 분리되면 서브 영역(SA)들로부터 발광 영역(EMA)에 걸쳐 배치된 복수의 전극(RME1, RME2)들이 형성될 수 있다. 제1 전극(RME1)은 제1 전극 라인(RM1)에서 유래한 전극이고, 제2 전극(RME2)은 제2 전극 라인(RM2)에서 유래한 전극이다. 각 전극(RME1, RME2)들은 전극 라인(RM1, RM2)와 유사하게 제1 뱅크(BNL1)의 외측변을 기준으로 각각 더미 패턴(DP1, DP2)들과 이격될 수 있다.
전극(RME1, RME2)들의 형성 공정이 수행되면, 이후에 제2 연결 전극(CNE2), 제3 절연층(PAS3) 및 제1 연결 전극(CNE1)을 형성하여 표시 장치(10)를 제조할 수 있다.
표시 장치(10)는 발광 소자(ED)를 정렬하는 데에 활용되는 전극 라인(RM1, RM2)을 부분적으로 패터닝하여 더미 패턴(DP)들을 형성함으로써, 위치에 따라 폭이 달라지는 전극 라인(RM1, RM2)이 형성될 수 있다. 그에 따라, 잉크에 분산된 발광 소자(ED)의 정렬 공정에서 전극 라인(RM1, RM2)들 중 폭이 좁은 부분에 발광 소자(ED)들이 집중적으로 정렬될 수 있다. 또한, 전극 라인(RM1, RM2)에서 분리된 더미 패턴(DP1, DP2)들은 발광 소자(ED)에서 방출된 광을 반사시키는 역할을 수행함으로써 표시 장치(10)의 전면 출광 효율이 개선될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 17은 도 16의 일 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다. 도 18은 도 16의 Q6-Q6'선을 따라 자른 단면도이다. 도 19는 도 16의 Q7-Q7'선을 따라 자른 단면도이다.
도 16 내지 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제1 전극(RME1_1)과 제2 전극(RME2_1)에 더하여 제3 전극(RME3_1) 및 제4 전극(RME4_1)을 더 포함할 수 있다. 표시 장치(10_1)는 전극(RME_1)의 개수에 대응하여 더 많은 수의 제1 뱅크(BNL1_1)들, 더미 패턴(DP)들, 발광 소자(ED)들 및 연결 전극(CNE_1)들을 포함할 수 있다. 본 실시예는 각 서브 화소(SPXn)에 배치되는 전극들의 개수가 다른 점에서 도 3의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 제1 뱅크(BNL1_1)들과 전극(RME_1)들, 더미 패턴(DP1)들 및 연결 전극(CNE_1)들의 달라진 구조에 대하여 자세히 설명하기로 한다.
제1 뱅크(BNL1_1)는 서로 다른 폭을 갖는 복수의 서브 뱅크(SBN1, SBN2)들을 포함할 수 있다. 제1 뱅크(BNL1_1)는 발광 영역(EMA)의 중심으로부터 각각 제2 방향(DR2) 일 측과 타 측, 또는 좌측과 우측에 배치된 복수의 제1 서브 뱅크(SBN1)들과, 제1 서브 뱅크(SBN1)들 사이에 배치된 제2 서브 뱅크(SBN2)를 포함할 수 있다. 제1 서브 뱅크(SBN1)들은 실질적으로 도 3의 실시예와 동일한 배치를 가질 수 있다.
제2 서브 뱅크(SBN2)는 제1 서브 뱅크(SBN1)들 사이에서 이들과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제2 서브 뱅크(SBN2)는 실질적으로 제1 서브 뱅크(SBN1)와 동일한 형상을 갖되, 제2 방향(DR2)의 폭이 제1 서브 뱅크(SBN1)들보다 클 수 있다. 제2 서브 뱅크(SBN2)는 복수의 더미 패턴(DP)들, 또는 큰 폭을 갖는 더미 패턴(DP)이 배치될 수 있도록 제1 서브 뱅크(SBN1)보다 큰 폭을 가질 수 있다. 다만, 이에 제한되지 않고, 제1 서브 뱅크(SBN1)와 제2 서브 뱅크(SBN2)는 서로 동일한 폭을 가질 수 있다. 제1 서브 뱅크(SBN1) 중 어느 하나와 제2 서브 뱅크(SBN2) 사이, 및 다른 제1 서브 뱅크(SBN1)와 제2 서브 뱅크(SBN2) 사이에는 각각 발광 소자(ED)들이 배치될 수 있다.
복수의 전극(RME)은 제1 전극(RME1_1), 제2 전극(RME2_1), 제3 전극(RME3_1) 및 제4 전극(RME4_1)을 포함할 수 있다. 제1 내지 제4 전극(RME1_1, RME2_1, RME3_1, RME4_1)들은 각각 서로 제2 방향(DR2)으로 이격되며, 제1 전극(RME1_1)을 기준으로 제2 방향(DR2)을 따라 제3 전극(RME3_1), 제2 전극(RME2_1) 및 제4 전극(RME4_1)이 순차적으로 배치될 수 있다.
제1 전극(RME1_1)은 제1 서브 뱅크(SBN1) 중 제2 서브 뱅크(SBN2)의 좌측에 배치된 제1 서브 뱅크(SBN1)와 인접하게 배치될 수 있다. 제1 전극(RME1_1)의 제1 부분(EP1)은 좌측에 배치된 제1 서브 뱅크(SBN1)의 우측변으로부터 이격되어 배치되고, 제3 부분(EP3)은 좌측에 배치된 제1 서브 뱅크(SBN1)와 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제1 전극(RME1_1)은 좌측에 배치된 제1 서브 뱅크(SBN1)의 우측변과 대향하도록 배치될 수 있다.
제2 전극(RME2_1)은 제2 서브 뱅크(SBN2)와 인접하게 배치될 수 있다. 제2 전극(RME2_1)의 제2 부분(EP2)은 제2 서브 뱅크(SBN2)의 우측변으로부터 이격되어 배치되고, 제4 부분(EP4)은 제2 서브 뱅크(SBN2)와 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제2 전극(RME2_1)은 제2 서브 뱅크(SBN2)의 우측변과 대향하도록 배치될 수 있다.
제3 전극(RME3_1)은 제1 전극(RME1_1) 및 제2 전극(RME2_1) 사이에서 이들과 각각 이격되어 배치된다. 제3 전극(RME3_1)은 제1 전극(RME1_1)의 제1 부분(EP1)과 대향하는 제5 부분(EP5), 및 제5 부분(EP5)과 연결되어 제2 서브 뱅크(SBN2)와 제1 방향(DR1)으로 나란한 제7 부분(EP7)을 포함할 수 있다. 제5 부분(EP5) 및 제7 부분(EP7)이 갖는 구조는 제1 전극(RME1_1)의 제1 부분(EP1) 및 제3 부분(EP3)에 대응될 수 있다. 제3 전극(RME3_1)은 제1 방향(DR1)으로 연장된 가상선을 기준으로 제1 전극(RME1_1)과 대칭적 구조를 가질 수 있다. 제3 전극(RME3_1)의 제5 부분(EP5)은 제2 서브 뱅크(SBN2)의 좌측변으로부터 이격되어 배치되고, 제7 부분(EP7)은 제2 서브 뱅크(SBN2)와 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제3 전극(RME3_1)은 제2 서브 뱅크(SBN2)의 좌측변과 대향하도록 배치될 수 있다.
제4 전극(RME4_1)은 제2 전극(RME2_1)을 사이에 두고 제2 전극(RME2_1) 및 제3 전극(RME3_1)과 이격되어 배치된다. 제4 전극(RME4_1)은 제2 전극(RME2_1)의 제2 부분(EP2)과 대향하는 제6 부분(EP6), 및 제6 부분(EP6)과 연결되어 우측에 배치된 제1 서브 뱅크(SBN1)와 제1 방향(DR1)으로 나란한 제8 부분(EP8)을 포함할 수 있다. 제6 부분(EP6) 및 제8 부분(EP8)이 갖는 구조는 제2 전극(RME2_1)의 제2 부분(EP2) 및 제4 부분(EP4)에 대응될 수 있다. 제4 전극(RME4_1)은 제1 방향(DR1)으로 연장된 가상선을 기준으로 제2 전극(RME2_1)과 대칭적 구조를 가질 수 있다. 제4 전극(RME4_1)의 제6 부분(EP6)은 우측에 배치된 제1 서브 뱅크(SBN1)의 좌측변으로부터 이격되어 배치되고, 제8 부분(EP8)은 우측의 제1 서브 뱅크(SBN1)와 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제4 전극(RME4_1)은 우측의 제1 서브 뱅크(SBN1)의 좌측변과 대향하도록 배치될 수 있다.
제3 전극(RME3_1)의 제5 부분(EP5) 및 제4 전극(RME4_1)의 제6 부분(EP6)은 제2 방향(DR2)의 제4 폭(W4)이 제1 전극(RME1_1)의 제1 부분(EP1)의 제1 폭(W1)과 동일할 수 있다. 즉, 제3 전극(RME3_1)의 제5 부분(EP5) 및 제4 전극(RME4_1)의 제6 부분(EP6)은 그 폭이 제1 전극(RME1_1)과 제3 전극(RME3_1) 사이, 또는 제2 전극(RME2_1)과 제4 전극(RME4_1) 사이의 간격보다 작을 수 있다.
복수의 더미 패턴(DP)들은 각각 제1 서브 뱅크(SBN1) 및 제2 서브 뱅크(SBN2) 상에 배치될 수 있다. 제1 더미 패턴(DP1)은 좌측의 제1 서브 뱅크(SBN1) 상에 배치되어 제1 전극(RME1_1)과 이격될 수 있다. 제2 더미 패턴(DP2)은 제2 서브 뱅크(SBN2) 상에 배치되어 제2 전극(RME2_1) 및 제3 전극(RME3_1)과 이격될 수 있고, 제3 더미 패턴(DP3)은 우측의 제1 서브 뱅크(SBN1) 상에 배치되어 제4 전극(RME4_1)과 이격될 수 있다. 일 실시예에 따르면, 복수의 더미 패턴(DP)들은 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있다. 제1 더미 패턴(DP1)과 제3 더미 패턴(DP3)은 각각 제2 방향(DR2)으로 측정된 제3 폭(W3)이 제2 더미 패턴(DP2)의 제5 폭(W5)보다 작을 수 있다.
제2 전극(RME2_1)과 제3 전극(RME3_1)은 표시 장치(10_1)의 제조 시 하나의 전극 라인으로 형성될 수 있다. 이후, 제2 서브 뱅크(SBN2)의 외측변에 배치된 부분들이 분리되면서 제2 더미 패턴(DP2)을 형성하고, 이와 동시에 제2 더미 패턴(DP2)의 중심부로부터 제1 방향(DR1)을 따라 분리되면서 각각 제2 전극(RME2_1)과 제3 전극(RME3_1)이 형성될 수 있다. 상기 전극 라인은 제1 전극(RME1_1) 및 제4 전극(RME4_1)이 유래한 전극 라인 대비 큰 폭을 가짐에 따라, 제2 더미 패턴(DP2)도 제1 더미 패턴(DP1)보다 큰 폭을 가질 수 있다. 또한, 제2 더미 패턴(DP2)이 제1 더미 패턴(DP1)보다 큰 폭을 가짐으로써 제2 서브 뱅크(SBN2)의 양 측변을 각각 덮을 수 있다. 제2 서브 뱅크(SBN2)의 양 측에 배치된 발광 소자(ED)들은 각각 방출된 광이 제2 더미 패턴(DP2)에서 반사될 수 있다.
표시 장치(10_1)가 더 많은 수의 전극(RME), 및 제1 뱅크(BNL1_1)들을 가짐에 따라, 복수의 제1 뱅크(BNL1_1)들 사이의 공간이 더 많은 수로 구분되고, 발광 소자(ED)들도 배치된 위치, 및 양 단부가 배치된 전극(RME)의 종류에 따라 서로 다른 발광 소자(ED)로 구분될 수 있다.
예를 들어, 발광 소자(ED)는 좌측의 제1 서브 뱅크(SBN1)와 제2 서브 뱅크(SBN2) 사이에서 양 단부가 제1 전극(RME1_1)의 제1 부분(EP1) 및 제3 전극(RME3_1)의 제5 부분(EP5) 상에 배치된 제1 발광 소자(ED1)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 단부가 제1 부분(EP1) 상에 배치되고, 제2 단부가 제5 부분(EP5) 상에 배치될 수 있다. 또한, 발광 소자(ED)는 우측의 제1 서브 뱅크(SBN1)와 제2 서브 뱅크(SBN2) 사이에서 양 단부가 제2 전극(RME2_1)의 제2 부분(EP2) 및 제4 전극(RME4_1)의 제6 부분(EP6) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제6 부분(EP6) 상에 배치되고, 제2 단부가 제6 부분(EP6) 상에 배치될 수 있다. 제1 발광 소자(ED1)는 제1 단부가 좌측을 향하도록 배치되고, 제2 발광 소자(ED2)는 제1 단부가 우측을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1_1) 및 제1 더미 패턴(DP1) 상에 배치된 제1 연결 전극(CNE1_1), 제2 전극(RME2_1) 및 제2 더미 패턴(DP2) 상에 배치된 제2 연결 전극(CNE2_1), 및 제3 전극(RME3_1), 제4 전극(RME4_1), 제2 더미 패턴(DP2) 및 제3 더미 패턴(DP3) 상에 걸쳐 배치된 제3 연결 전극(CNE3_1)을 포함할 수 있다.
제1 연결 전극(CNE1_1)은 제1 전극(RME1_1) 및 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있다. 제1 연결 전극(CNE1_1)은 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1_1)과 접촉할 수 있다. 제2 연결 전극(CNE2_1)은 제2 전극(RME2_1) 및 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제2 연결 전극(CNE2_1)은 제1 절연층(PAS1)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2_1)과 접촉할 수 있다. 제1 연결 전극(CNE1_1)과 제2 연결 전극(CNE2_1)은 제1 방향(DR1)으로 연장된 형상을 갖고, 발광 영역(EMA)으로부터 서브 영역(SA)까지 연장되어 배치될 수 있다. 또한, 제1 연결 전극(CNE1_1) 및 제2 연결 전극(CNE2_1)은 각각 제1 더미 패턴(DP1) 및 제2 더미 패턴(DP2)과 중첩하도록 배치되되, 이들과는 직접 접촉하지 않을 수 있다.
제1 발광 소자(ED1)의 제1 단부는 제1 연결 전극(CNE1_1)을 통해 제1 전극(RME1_1)과 전기적으로 연결되고, 제2 발광 소자(ED2)의 제2 단부는 제2 연결 전극(CNE2_1)을 통해 제2 전극(RME2_1)과 전기적으로 연결될 수 있다.
제3 연결 전극(CNE3_1)은 제3 전극(RME3_1)과 제2 더미 패턴(DP2) 상에 배치되어 제1 방향(DR1)으로 연장된 제1 연장부(CN_E1), 제4 전극(RME4_1)과 제3 더미 패턴(DP3) 상에 배치되어 제1 방향(DR1)으로 연장된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제3 연결 전극(CNE3_1)의 제1 연장부(CN_E1)는 제1 연결 전극(CNE1_1) 및 제2 연결 전극(CNE2_1) 사이에서 각각 제2 방향(DR2)으로 이격되고, 제2 연장부(CN_E2)는 제2 연결 전극(CNE2_1)과 이격 대향할 수 있다. 제3 연결 전극(CNE3_1)은 대체로 제2 연결 전극(CNE2_1)의 외면을 둘러싸는 형상을 가질 수 있다.
제1 연장부(CN_E1)는 제3 전극(RME3_1) 및 제1 발광 소자(ED1)의 제2 단부와 접촉할 수 있다. 제1 연장부(CN_E1)는 제1 절연층(PAS1)을 관통하는 제3 컨택부(CT3)를 통해 제3 전극(RME3_1)과 접촉할 수 있다. 제2 연장부(CN_E2)는 제4 전극(RME4_1) 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제2 연장부(CN_E1)는 제1 절연층(PAS1)을 관통하는 다른 제3 컨택부(CT3)를 통해 제4 전극(RME4_1)과 접촉할 수 있다.
제1 발광 소자(ED1)의 제2 단부와 제2 발광 소자(ED2)의 제1 단부는 서로 제3 연결 전극(CNE3_1)을 통해 직렬로 연결될 수 있다. 복수의 발광 소자(ED)들은 각각 병렬 연결 구조에 더하여, 제2 서브 뱅크(SBN2)를 기준으로 배치된 위치가 다른 발광 소자(ED; ED1, ED2)들은 직렬 연결 구조를 가질 수 있다.
제3 연결 전극(CNE3_1)은 제2 절연층(PAS2)과 제3 절연층(PAS3) 사이에 배치되고, 제1 연결 전극(CNE1_1) 및 제2 연결 전극(CNE2_1)은 각각 제3 절연층(PAS3) 상에 배치될 수 있다. 제1 연결 전극(CNE1_1)과 제2 연결 전극(CNE2_1)은 각각 하부의 제3 도전층과 직접 연결된 제1 전극(RME1_1) 및 제2 전극(RME2_1)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3_1)은 하부의 제3 도전층과 직접 연결되지 않는 제3 전극(RME3_1) 및 제4 전극(RME4_1)과 접촉하는 제2 타입 연결 전극일 수 있다.
도 4의 실시예와 동일하게 본 실시예에 따른 표시 장치(10_1)는 복수의 제1 뱅크(BNL1_1)들을 기준으로 그 배치 구조가 다른 복수의 전극(RME)들, 및 더미 패턴(DP)들을 포함하여 발광 소자(ED)들의 정렬도, 및 전면 출광 효율을 개선할 수 있다. 그에 더하여, 본 실시예는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 증가할 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 21은 도 20의 Q8-Q8'선을 따라 자른 단면도이다.
도 20 및 도 21을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제3 연결 전극(CNE3_2)이 제3 전극(RME3_2) 및 제4 전극(RME4_2)과 연결되지 않을 수 있고, 제3 전극(RME3_2) 및 제4 전극(RME4_2)은 각각 플로팅(Floating) 상태로 남을 수 있다. 본 실시예는 제3 연결 전극(CNE3_2)과 제3 전극(RME3_2) 및 제4 전극(RME4_2)의 연결이 다른 점에서 도 16의 실시예와 차이가 있다. 즉, 복수의 제1 뱅크(BNL1_2)들, 다른 전극(RME_2, 예를 들어 제1 전극(RME1_2) 및 제2 전극(RME2_2))들 및 다른 연결 전극(CNE_2, 예를 들어 제1 연결 전극(CNE1_2)과 제2 연결 전극(CNE2_2))의 배치는 도 16의 실시예와 동일하다. 이하, 중복된 내용을 생략하고 차이점에 대하여 설명하기로 한다.
제3 전극(RME3_2) 및 제4 전극(RME4_2)은 다른 전극(RME_2)들과 달리 하부의 도전층과 연결되지 않을 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로부터 인가된 전원 전압은 제1 전극(RME1_2) 및 제2 전극(RME2_2)으로 전달되고, 전극들로 전달된 전원 전압은 연결 전극(CNE_2)들을 통해 발광 소자(ED)로 전달될 수 있다. 제3 전극(RME3_2)과 제4 전극(RME4_2)은 전원 전압이 인가되지 않더라도 발광 소자(ED)들이 발광할 수 있으므로, 이들은 다른 전극과 전기적으로 연결되지 않고 플로팅 상태로 남을 수 있다.
제3 연결 전극(CNE3_2)은 제1 연장부(CN_E1), 제2 연장부(CN_E2) 및 제1 연결부(CN_B1)를 포함하여 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)와 접촉할 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 각각 제3 전극(RME3_2) 및 제4 전극(RME4_2)과 연결되지 않으며, 제3 컨택부(도 15의 'CT3')는 생략될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)가 제3 연결 전극(CNE3_2)을 통해 직렬로 연결되는 반면, 제3 전극(RME3_2)과 제4 전극(RME4_2)은 상기 직렬 연결 구조에서 분리되어 플로팅될 수 있다. 도면에서는 제3 연결 전극(CNE3_2)의 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)가 각각 제1 방향(DR1)으로 연장되되 발광 영역(EMA) 내에만 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 발광 영역(EMA)과 서브 영역(SA) 사이의 제2 뱅크(BNL2) 상부까지 연장되어 배치될 수도 있다.
도 22는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 연결 전극(CNE1_3) 및 제2 연결 전극(CNE2_3)이 일 방향으로 연장된 형상을 갖고, 제3 연결 전극(CNE3_3)은 제2 연결 전극(CNE2_3)을 둘러싸는 형상을 가질 수 있다. 즉, 제3 연결 전극(CNE3_3)은 제2 연결 전극(CNE2_3)과 이격되어 평면도 상 폐루프 형상을 가질 수 있다. 각 연결 전극(CNE_3)들은 발광 영역(EMA) 내에만 배치되고, 서브 영역(SA)에는 배치되지 않을 수 있다. 그에 따라, 연결 전극(CNE_3)과 전극(RME_3)이 연결되는 컨택부(CT1, CT2)도 발광 영역(EMA) 내에 배치될 수 있다.
제3 연결 전극(CNE3_3)은 제1 방향(DR1)으로 연장된 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)와, 이들을 서로 연결하는 복수의 제1 연결부(CN_B1)를 포함할 수 있다. 각 연장부(CN_E1, CN_E2)들은 제2 연결 전극(CNE2_3)과 제2 방향(DR2)으로 이격되고, 제1 연결부(CN_B1)들은 제2 연결 전극(CNE2_3)과 제1 방향(DR1)으로 이격될 수 있다.
제1 연결 전극(CNE1_3)은 제1 컨택부(CT1)를 통해 제1 전극(RME1_3)과 연결되고, 제2 연결 전극(CNE2_3)은 제2 컨택부(CT2)를 통해 제2 전극(RME2_3)과 연결될 수 있다. 또한, 도 20의 실시예와 유사하게, 제3 연결 전극(CNE3_3)은 제3 전극(RME3_3) 및 제4 전극(RME4_3)과 연결되지 않으므로, 제3 전극(RME3_3) 및 제4 전극(RME4_3)은 플로팅 상태로 남을 수 있다.
일 실시예에 따르면, 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 발광 영역(EMA)에 배치되되, 발광 소자(ED)들과 제2 방향(DR2)으로 비중첩하도록 배치될 수 있다. 제1 컨택부(CT1)는 제1 전극(RME1_3) 중 제1 뱅크(BNL1_3)의 제1 방향(DR1)에 배치되는 제3 부분(도 4의 'EP3')에 배치되고, 제2 컨택부(CT2)는 제2 전극(RME2_3) 중 제1 뱅크(BNL1_3)의 제1 방향(DR1)에 배치되는 제4 부분(도 4의 'EP4')에 배치될 수 있다. 제3 연결 전극(CNE3_3)이 제2 연결 전극(CNE2_3)을 둘러싸도록 배치되므로, 제2 컨택부(CT2)는 제3 연결 전극(CNE3_3)의 내측에 배치되고, 제1 컨택부(CT1)는 제3 연결 전극(CNE3_3)의 외측에 배치될 수 있다.
본 실시예는 각 연결 전극(CNE_3)들이 발광 영역(EMA) 내에만 배치되며, 평면도 상 패턴 형상이 다른 점에서 상술한 실시예들과 차이가 있다. 그에 따라, 연결 전극(CNE_3)과 연결되지 않은 플로팅 상태의 전극(RME_3)이 존재할 수 있고, 컨택부(CT1, CT2)들의 배치 위치도 다른 실시예에 비교하여 달라질 수 있다.
도 23는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 24은 도 23의 일 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다. 도 25는 도 23의 Q8-Q8'선을 따라 자른 단면도이다. 도 26은 도 23의 Q9-Q9'선을 따라 자른 단면도이다.
도 23 내지 도 26를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 전극(RME2_4) 및 제3 전극(RME3_4)이 분리된 것과 유사하게, 제2 서브 뱅크(SBN2) 상에 배치된 더미 패턴도 서로 분리될 수 있다. 즉, 더미 패턴(DP)은 서로 다른 제1 서브 뱅크(SBN1) 상에 배치된 제1 더미 패턴(DP1) 및 제4 더미 패턴(DP4)과, 제2 서브 뱅크(SBN2) 상에서 서로 이격된 제2 더미 패턴(DP2) 및 제4 더미 패턴(DP4)을 포함할 수 있다. 본 실시예는 복수의 더미 패턴(DP)들이 서로 이격되어 배치되며 동일한 폭을 갖는 점에서 도 16의 실시예와 차이가 있다.
제1 더미 패턴(DP1)은 좌측 제1 서브 뱅크(SBN1) 상에서 제1 전극(RME1_4)과 이격되어 배치되고, 제4 더미 패턴(DP4)은 우측 제1 서브 뱅크(SBN1) 상에서 제4 전극(RME4_4)과 이격되어 배치될 수 있다. 제2 더미 패턴(DP2)과 제3 더미 패턴(DP3)은 각각 제2 서브 뱅크(SBN2) 상에서 서로 이격되어 배치되며, 이들의 외측변은 각각 제2 전극(RME2_4)의 제2 부분(EP2) 및 제3 전극(RME3_4)의 제5 부분(EP5)과 이격 대향할 수 있다. 도 14의 실시예와 달리, 표시 장치(10_4)의 제조 시 제2 전극(RME2_4)과 제3 전극(RME3_4)이 유래한 전극 라인들이 각각 별개로 형성될 수 있다. 제2 서브 뱅크(SBN2)의 외측변을 따라 수행되는 패터닝 공정은 제2 전극(RME2_4) 및 제3 전극(RME3_4)으로부터 분리된 제2 더미 패턴(DP2)과 제3 더미 패턴(DP3)을 형성할 수 있다.
한편, 표시 장치(10_4)는 더 많은 수의 연결 전극(CNE)들을 포함하여 복수의 발광 소자(ED)들의 직렬 연결 수를 증가시킬 수 있다. 예를 들어, 표시 장치(10_4)는 어느 한 전극(RME_4) 또는 더미 패턴(DP) 상에 배치된 제1 연결 전극(CNE1_4), 및 제2 연결 전극(CNE2_4)에 더하여, 서로 다른 복수의 전극(RME_4) 및 더미 패턴(DP) 상에 배치된 제3 연결 전극(CNE3_4), 제4 연결 전극(CNE4_4) 및 제5 연결 전극(CNE5_4)을 더 포함할 수 있다.
제1 연결 전극(CNE1_4)과 제2 연결 전극(CNE2_4)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧은 것을 제외하고 도 14의 실시예와 동일한 구조를 가질 수 있다. 제1 연결 전극(CNE1_4)과 제2 연결 전극(CNE2_4)은 발광 영역(EMA)의 중심을 기준으로 제1 방향(DR1) 일 측인 상측에 배치될 수 있다. 제1 연결 전극(CNE1_4)과 제2 연결 전극(CNE2_4)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 전극(RME1_4) 및 제2 전극(RME2_4)과 접촉할 수 있다.
제3 연결 전극(CNE3_4)은 제3 전극(RME3_4) 및 제3 더미 패턴(DP3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1_4) 및 제1 더미 패턴(DP1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1_4)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1_4)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 상측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되어 서브 영역(SA)에 형성된 제3 컨택부(CT3)를 통해 제3 전극(RME3_4)과 연결될 수 있다. 제1 연결부(CN_B1)는 제1 전극(RME1_4) 및 제3 전극(RME3_4)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3_4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4_4)은 제3 전극(RME3_4) 및 제3 더미 패턴(DP3) 상에 배치된 제3 연장부(CN_E3), 제4 전극(RME4_4) 및 제4 더미 패턴(DP4) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제3 연결 전극(CNE3_4)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제4 연장부(CN_E4)는 후술하는 제5 연결 전극(CNE5_4)의 제6 연장부(CN_E6)와 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3) 및 제4 연장부(CN_E4)는 각각 발광 영역(EMA)의 하측에 배치되고, 제2 연결부(CN_B2)는 제3 전극(RME3_4), 제2 전극(RME2_4) 및 제4 전극(RME4_4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4_4)은 평면도 상 제5 연결 전극(CNE5_4)의 제5 연장부(CN_E5)를 둘러싸는 형상으로 배치될 수 있다.
제5 연결 전극(CNE5_4)은 제2 전극(RME2_4) 및 제2 더미 패턴(DP2) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4_4) 및 제4 더미 패턴(DP4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제4 연결 전극(CNE4_4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향하며, 제6 연장부(CN_E6)는 제2 연결 전극(CNE2_4)과 제2 방향(DR2)으로 이격될 수 있다. 제5 연장부(CN_E5)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제6 연장부(CN_E6)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제6 연장부(CN_E6)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되어 서브 영역(SA)에 형성된 제4 컨택부(CT4)를 통해 제4 전극(RME4_4)과 연결될 수 있다. 제3 연결부(CN_B3)는 제2 전극(RME2_4) 및 제4 전극(RME4_4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5_4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제1 연결 전극(CNE1_4)과 제2 연결 전극(CNE2_4)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1_4) 및 제2 전극(RME2_4)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3_4), 및 제5 연결 전극(CNE5_4)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3_4) 및 제4 전극(RME4_4)과 접촉하는 제2 타입 연결 전극이며, 제4 연결 전극(CNE4_4)은 전극(RME_4)들과 접촉하지 않는 제3 타입 연결 전극일 수 있다.
상술한 연결 전극(CNE_4)들의 달라진 구조에 대응하여, 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE_4)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 예를 들어, 발광 소자(ED)는 양 단부가 제1 전극(RME1_4) 및 제3 전극(RME3_4) 상에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)들과, 양 단부가 제2 전극(RME2_4) 및 제4 전극(RME4_4) 상에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)들을 포함할 수 있다.
제1 발광 소자(ED1)는 제1 단부가 제1 연결 전극(CNE1_4)과 접촉하고, 제2 단부는 제3 연결 전극(CNE3_4)의 제1 연장부(CN_E1)와 접촉할 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제5 연결 전극(CNE5_4)의 제6 연장부(CN_E6)와 접촉하고, 제2 단부는 제2 연결 전극(CNE2_4)과 접촉할 수 있다. 제3 발광 소자(ED3)는 제1 단부가 제3 연결 전극(CNE3_4)의 제2 연장부(CN_E2)와 접촉하고, 제2 단부는 제4 연결 전극(CNE4_4)의 제3 연장부(CN_E3)와 접촉할 수 있다. 제4 발광 소자(ED4)는 제1 단부가 제4 연결 전극(CNE4_4)의 제4 연장부(CN_E4)와 접촉하고, 제2 단부는 제5 연결 전극(CNE5_4)의 제5 연장부(CN_E5)와 접촉할 수 있다.
제1 발광 소자(ED1)의 제1 단부는 제3 도전층과 직접 연결된 제1 전극(RME1_4)과 전기적으로 연결되고, 제2 발광 소자(ED2)의 제2 단부도 제3 도전층과 직접 연결된 제2 전극(RME2_4)과 전기적으로 연결될 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제3 연결 전극(CNE3_4)을 통해 서로 전기적으로 연결되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 제4 연결 전극(CNE4_4)을 통해, 제4 발광 소자(ED4)와 제2 발광 소자(ED2)는 제5 연결 전극(CNE5_4)을 통해 전기적으로 연결될 수 있다. 제1 발광 소자(ED1), 제3 발광 소자(ED3), 제4 발광 소자(ED4) 및 제2 발광 소자(ED2)는 복수의 연결 전극(CNE_4)들을 통해 서로 직렬로 연결될 수 있다.
한편, 제3 연결 전극(CNE3_4)의 제1 연결부(CN_B1) 및 제5 연결 전극(CNE5_4)의 제3 연결부(CN_B3)는 제2 방향(DR2)으로 연장되며 제2 방향(DR2)으로 이웃한 서로 다른 전극(RME_4)들, 또는 제1 서브 뱅크(SBN1)와 제2 서브 뱅크(SBN2)에 걸쳐 배치될 수 있다. 발광 소자(ED)들 중, 제1 연결부(CN_B1) 또는 제3 연결부(CN_B3)의 하부에 배치되어 양 단부가 각각 제1 연결부(CN_B1) 또는 제3 연결부(CN_B3)와 연결되는 경우, 해당 발광 소자(ED)에 의해 연결 전극(CNE_4)들이 단락(Short)될 수 있다. 이를 방지하기 위해, 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 발광 소자(ED)들 중 일부의 발광 소자(ED)들은 양 단부를 노출하지 않으며 이를 덮도록 배치되고, 제2 방향(DR2)으로 연장된 연결부(CN_B1, CN_B2, CN_B3)들은 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 제거되지 않은 부분 상에 배치될 수 있다.
도 26에 도시된 바와 같이, 발광 소자(ED)는 양 단부가 노출되지 않고 제2 절연층(PAS2) 및 제3 절연층(PAS3)에 덮인 복수의 제5 발광 소자(ED5)들을 포함할 수 있다. 제5 발광 소자(ED5)들은 양 단부가 제1 전극(RME1_4)과 제3 전극(RME3_4), 또는 제2 전극(RME2_4)과 제4 전극(RME4_4) 상에 배치되되, 어느 연결 전극(CNE_4)과도 접촉하지 않을 수 있다. 제5 발광 소자(ED5)는 발광 영역(EMA) 내에서 제1 뱅크(BNL1_4)들 사이에 배치된 발광 소자(ED)이되, 연결 전극(CNE_4)과 연결되지 않는 비발광 소자일 수 있다. 발광 영역(EMA)에는 중심부에 인접하여 제2 절연층(PAS2) 및 제3 절연층(PAS3)에 의해 덮인 영역이 존재할 수 있고, 제3 연결 전극(CNE3_4)의 제1 연결부(CN_B1) 및 제5 연결 전극(CNE5_4)의 제3 연결부(CN_B3)는 각각 상기 영역에 배치될 수 있다. 제1 연결부(CN_B1)와 제3 연결부(CN_B3)는 하부의 제5 발광 소자(ED5)와 중첩하여 배치되되, 이와는 직접 연결되지 않을 수 있다.
본 실시예에 따른 표시 장치(10_4)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
한편, 상술한 바와 같이 각 전극(RME_4)들이 제1 방향(DR1)으로 연장되어 발광 영역(EMA)을 넘어 서로 다른 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치된 실시예에서는 비발광 소자인 제5 발광 소자(ED5)가 남을 수 있다. 몇몇 실시예에서, 각 서브 화소(SPXn)에 복수의 전극(RME)들은 제1 방향(DR1)으로 분리될 수 있고, 그에 따라 발광 영역(EMA)의 중심부에서는 제5 발광 소자(ED5)와 같은 비발광 소자들이 제거될 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 28은 도 27의 일 서브 화소에 배치된 전극들 및 제1 뱅크들의 상대적인 배치를 나타내는 평면도이다.
도 27 및 도 28을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 각 서브 화소(SPXn)마다 발광 영역(EMA)의 제2 분리부(ROP2)에서 분리된 복수의 전극(RME_5)들이 배치될 수 있다. 하나의 서브 화소(SPXn)에는 제2 분리부(ROP2)의 상측에 제1 내지 제4 전극(RME1_5, RME2_5, RME3_5, RME4_5)이 배치되고, 제2 분리부(ROP2)의 하측에 제5 내지 제8 전극(RME5_5, RME6_5, RME7_5, RME8_5)이 배치될 수 있다. 제2 분리부(ROP2)를 기준으로 이격된 전극(RME_5)들은 각각 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들의 정렬 후에 제2 분리부(ROP2)에서 분리되어 형성된 것일 수 있다. 본 실시예의 표시 장치(10_5)는 전극(RME_5)들의 배치가 달라진 점에서 도 22의 실시예와 차이가 있다.
발광 영역(EMA)의 중심부에는 복수의 전극(RME_5)들이 제1 방향(DR1)으로 이격된 영역인 제2 분리부(ROP2)가 형성될 수 있다. 제2 분리부(ROP2)는 서브 영역(SA)의 제1 분리부(ROP1)와 실질적으로 동일하게 형성될 수 있다. 표시 장치(10_5)의 제조 공정 중, 복수의 전극 라인들이 제1 방향(DR1)으로 연장되어 형성되고, 전극 라인들로부터 복수의 더미 패턴(DP)들이 분리된 후에 발광 소자(ED)들이 정렬된다. 그 이후의 공정에서 복수의 전극 라인들은 제1 분리부(ROP1) 및 제2 분리부(ROP2)에서 분리되어 각각 복수의 전극(RME_5)들을 형성할 수 있다.
복수의 전극(RME_5)들과 유사하게, 제1 뱅크(BNL1_5)의 서브 뱅크(SBN1, SBN2)들도 각각 제2 분리부(ROP2)에서 분리될 수 있다. 제1 서브 뱅크(SBN1)들 및 제2 서브 뱅크(SBN2)들은 각각 제2 분리부(ROP2)들 기준으로 상측과 하측에 배치된 서브 뱅크(SBN1, SBN2)들로 구분될 수 있다. 복수의 제1 서브 뱅크(SBN1)는 발광 영역(EMA)의 상측에서 제2 방향(DR2)으로 이격된 한 쌍의 제1 서브 뱅크(SBN1)와, 발광 영역(EMA)의 하측에서 제2 방향(DR2)으로 이격된 다른 한 쌍의 제1 서브 뱅크(SBN1)를 포함할 수 있다. 발광 영역(EMA)의 상측과 하측에 각각 배치된 제1 서브 뱅크(SBN1)들은 서로 제1 방향(DR1)으로 이격되며 나란하게 배치될 수 있다. 이와 유사하게, 제2 서브 뱅크(SBN2)도 발광 영역(EMA)의 상측과 하측에 각각 배치되며, 이들은 서로 제1 방향(DR1)으로 나란하게 이격될 수 있다.
일 실시예에 따르면, 복수의 전극(RME_5)들은 제2 방향(DR2)으로 서로 이격된 복수의 전극들을 포함한 전극 그룹(RME#1, RME#2)들로 구분될 수 있고, 각 전극 그룹(RME#1, RME#2)의 전극들은 제2 분리부(ROP2)를 기준으로 서로 제1 방향(DR1)으로 이격될 수 있다.
하나의 서브 화소(SPXn)에 배치된 전극(RME)들은 제2 분리부(ROP2)의 상측에 배치된 제1 전극 그룹(RME#1) 및 제2 분리부(ROP2)의 하측에 배치된 제2 전극 그룹(RME#2)으로 구분될 수 있다.
제1 전극 그룹(RME#1)의 전극(RME_5)들은 제2 뱅크(BNL2)를 넘어 해당 서브 화소(SPXn)의 서브 영역(SA)에 부분적으로 배치될 수 있고, 제2 전극 그룹(RME#2)의 전극(RME_5)들은 제2 뱅크(BNL2)를 넘어 다른 서브 화소(SPXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 서브 영역(SA)에는 서로 다른 서브 화소(SPXn)의 제1 전극 그룹(RME#1)과 제2 전극 그룹(RME#2)이 제1 분리부(ROP1)를 기준으로 서로 이격되어 배치될 수 있다.
서로 다른 전극 그룹(RME#1, RME#2)의 전극들은 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제1 전극 그룹(RME#1)에 속한 어느 한 전극은 제2 전극 그룹(RME#2)에 속한 어느 한 전극과 제1 방향(DR1)으로 나란하게 배치될 수 있다. 상술한 바와 같이, 이러한 전극(RME_5)의 배치는 제1 방향(DR1)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 상기 전극 라인을 분리함으로써 형성될 수 있다.
각 전극 그룹(RME#1, RME#2)이 포함하는 전극들에 대하여 구체적으로 설명하면, 제1 전극 그룹(RME#1)은 제1 전극(RME1_5), 제1 전극(RME1_5)을 기준으로 제2 방향(DR2)을 따라 순차적으로 배치된 제3 전극(RME3_5), 제2 전극(RME2_5) 및 제4 전극(RME4_5)을 포함한다. 제2 전극 그룹(RME#2)은 제1 전극(RME1_5)과 제1 방향(DR1)으로 이격되어 나란하게 배치된 제5 전극(RME5_5), 제5 전극(RME5_5)을 기준으로 제2 방향(DR2)을 따라 순차적으로 배치된 제7 전극(RME7_5), 제6 전극(RME6_5) 및 제8 전극(RME8_5)을 포함한다. 제2 전극(RME2_5)과 제6 전극(RME6_5)은 제1 방향(DR1)으로 나란하게 배치되고, 제3 전극(RME3_5)과 제7 전극(RME7_5), 및 제4 전극(RME4_5)과 제8 전극(RME8_5)도 제1 방향(DR1)으로 나란하게 배치될 수 있다.
제1 전극(RME1_5), 제2 전극(RME2_4), 제3 전극(RME3_5) 및 제4 전극(RME4_5)은 발광 영역(EMA)의 상측에 배치된 제1 서브 뱅크(SBN1)들, 및 제2 서브 뱅크(SBN2)와 이격되어 배치된다. 제5 전극(RME5_5), 제6 전극(RME6_4), 제7 전극(RME7_5) 및 제8 전극(RME8_5)은 발광 영역(EMA)의 하측에 배치된 제1 서브 뱅크(SBN1)들, 및 제2 서브 뱅크(SBN2)와 이격되어 배치된다. 각 전극(RME_5)들과 제1 뱅크(BNL1_5)의 서브 뱅크(SBN1, SBN2)의 배치 관계는 상술한 바와 동일하다.
복수의 전극(RME_5)들이 제1 방향(DR1)으로 이격된 것과 유사하게, 복수의 더미 패턴(DP)들도 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제2 분리부(ROP2)의 상측에는 제1 더미 패턴(DP1), 제2 더미 패턴(DP2), 제3 더미 패턴(DP3) 및 제4 더미 패턴(DP4)이 배치되고, 제2 분리부(ROP2)의 하측에는 제5 더미 패턴(DP5), 제6 더미 패턴(DP6), 제7 더미 패턴(DP7) 및 제8 더미 패턴(DP8)이 배치될 수 있다. 제1 더미 패턴(DP1)을 기준으로, 제2 방향(DR2)을 따라 제3 더미 패턴(DP3), 제2 더미 패턴(DP2) 및 제4 더미 패턴(DP4)이 배치되며 이들은 각각 제2 분리부(ROP2)의 상측에 배치된 제1 서브 뱅크(SBN1) 또는 제2 서브 뱅크(SBN2) 상에 배치된다. 제5 더미 패턴(DP5)을 기준으로, 제2 방향(DR2)을 따라 제7 더미 패턴(DP7), 제6 더미 패턴(DP6) 및 제8 더미 패턴(DP8)이 배치되며 이들은 각각 제2 분리부(ROP2)의 하측에 배치된 제1 서브 뱅크(SBN1) 또는 제2 서브 뱅크(SBN2) 상에 배치된다. 복수의 더미 패턴(DP)들과 제1 뱅크(BNL1_5)의 서브 뱅크(SBN1, SBN2)들에 대한 배치 관계는 상술한 바와 동일하다.
복수의 발광 소자(ED)는 제1 전극(RME1_5)과 제3 전극(RME3_5) 상에 배치된 제1 발광 소자(ED1), 제2 전극(RME2_5)과 제4 전극(RME4_5) 상에 배치된 제2 발광 소자(ED2), 제5 전극(RME5_5)과 제7 전극(RME7_5) 상에 배치된 제3 발광 소자(ED3), 및 제6 전극(RME6_5)과 제8 전극(RME8_5) 상에 배치된 제4 발광 소자(ED4)를 포함할 수 있다. 복수의 연결 전극(CNE_5)은 제1 전극(RME1_5)과 제1 더미 패턴(DP1) 상에 배치된 제1 연결 전극(CNE1_5), 및 제2 전극(RME2_5)과 제2 더미 패턴(DP2) 상에 배치된 제2 연결 전극(CNE2_5)을 포함할 수 있다. 또한, 복수의 연결 전극(CNE_5)은 제3 전극(RME3_5), 제3 더미 패턴(DP3), 제5 전극(RME5_5) 및 제5 더미 패턴(DP5)에 걸쳐 배치된 제3 연결 전극(CNE3_5), 제7 전극(RME7_5), 제7 더미 패턴(DP7), 제8 전극(RME8_5) 및 제8 더미 패턴(DP8)에 걸쳐 배치된 제4 연결 전극(CNE4_5), 및 제6 전극(RME6_5), 제6 더미 패턴(DP6), 제5 전극(RME5_5) 및 제5 더미 패턴(DP5)에 걸쳐 배치된 제5 연결 전극(CNE5_5)을 더 포함할 수 있다. 연결 전극(CNE_5)들 각각은 발광 영역(EMA)을 기준으로 동일 서브 화소(SPXn)의 서브 영역(SA), 및 다른 서브 화소(SPXn)의 서브 영역(SA)에 형성된 복수의 컨택부(CT1, CT2, CT3, CT4, CT5)들을 통해 하부의 전극과 접촉할 수 있다. 도 23의 실시예와 달리, 본 실시예는 제4 연결 전극(CNE4_5)도 발광 영역(EMA) 하부의 다른 서브 화소(SPXn)에 속한 서브 영역(SA)에서 제4 컨택부(CT4)를 통해 제7 전극(RME7_5) 및 제8 전극(RME8_5)과 각각 접촉할 수 있다. 제3 연결 전극(CNE3_5)은 각 서브 영역(SA)에서 제3 컨택부(CT3)들을 통해 제3 전극(RME3_5) 및 제5 전극(RME5_5)과 접촉할 수 있고, 제5 연결 전극(CNE5_5)은 각 서브 영역(SA)에서 제5 컨택부(CT5)들을 통해 제6 전극(RME6_5) 및 제4 전극(RME4_5)과 접촉할 수 있다. 복수의 발광 소자(ED)들과 연결 전극(CNE_5)들, 및 전극(RME_5)들에 대한 배치 관계도 상술한 바와 실질적으로 동일할 수 있다.
본 실시예는 복수의 전극(RME_5)들 및 제1 뱅크(BNL1_5)의 서브 뱅크(SBN1, SBN2)들이 발광 영역(EMA)의 제2 분리부(ROP2)를 기준으로 상측과 하측으로 분리된 점에서 도 23의 실시예와 차이가 있다. 표시 장치(10_5)는 각 서브 화소(SPXn)에서 불량 입자가 될 수 있는 비발광 소자가 제거되는 점에서 이점이 있다.
한편, 일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(도 29의 'TPL', 'WCL1', 'WCL2') 및 컬러 필터층(도 29의 'CFL1', 'CFL2', 'CFL3')을 더 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 거쳐 출사될 수 있으며, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 출사된 광의 색은 서브 화소(SPXn)마다 다를 수 있다.
도 29 내지 도 32는 다른 실시예에 따른 표시 장치의 단면을 나타내는 도면들이다.
먼저, 도 29를 참조하면, 표시 장치(10)는 제1 기판(SUB)과 대향하는 제2 기판(DS)을 포함하고, 제2 기판(DS)의 일 면 상에 배치된 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL1)을 포함할 수 있다. 또한, 제1 기판(SUB) 상에는 제3 절연층(PAS3) 상에 배치된 복수의 봉지층(EN; EN1, EN2, EN3)을 포함할 수 있다. 제1 기판(SUB)과 제2 기판(DS)은 실링 부재(SM)를 통해 상호 합착될 수 있다.
제1 기판(SUB) 상에 배치된 봉지층(EN)은 발광 소자(ED)들 상에서 제3 절연층(PAS3)과 제1 연결 전극(CNE1)을 덮도록 배치될 수 있다. 봉지층(EN)은 제1 기판(SUB) 상에 전면적으로 배치되며, 제1 기판(SUB) 상에 배치된 부재들을 완전하게 커버할 수 있다.
봉지층(EN)은 제3 절연층(PAS3) 상에 순차적으로 적층된 제1 봉지층(EN1), 제2 봉지층(EN2) 및 제3 봉지층(EN3)을 포함할 수 있다. 제1 봉지층(EN1)과 제3 봉지층(EN3)은 무기물 절연성 물질을 포함하고, 제2 봉지층(EN2)은 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 봉지층(EN1)과 제3 봉지층(EN3)은 각각 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiOxNy), 리튬 플로라이드 등 중에서 적어도 어느 하나를 포함할 수 있다. 제2 봉지층(EN2)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 등 중에서 적어도 어느 하나를 포함할 수 있다. 다만, 봉지층(EN)의 구조 및 재료가 상술한 바에 제한되지 않으며, 그 적층 구조나 재료는 다양하게 변형될 수 있다.
봉지층(EN) 상에는 제2 기판(DS) 상의 컬러 필터층(CFL1, CFL2, CFL3) 및 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치될 수 있다. 도 29의 실시예는 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL2)이 각각 제2 기판(DS)의 일 면 상에 형성되고, 제2 기판(DS)은 발광 소자(ED)들이 배치된 제1 기판(SUB)과 실링 부재(SM)에 의해 합착될 수 있다.
표시 장치(10)는 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 복수의 투광 영역(TA1, TA2, TA3)과, 투광 영역(TA1, TA2, TA3)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA1, TA2, TA3) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)은 상부 흡광 부재(UBM)에 의해 구분될 수 있다.
제2 기판(DS)은 제1 기판(SUB)과 이격 대향할 수 있다. 제2 기판(DS)은 투광성을 갖는 재질로 이루어질 수 있다. 몇몇 실시예에서 제2 기판(DS)은 유리기판 또는 플라스틱 기판을 포함할 수 있다. 또는, 제2 기판(DS)은 유리기판 또는 플라스틱 기판 상에 위치하는 별도의 층, 예시적으로 무기막 등의 절연층 등을 더 포함할 수도 있다. 제2 기판(DS)에는 도 29에 도시된 바와 같이 복수의 투광 영역(TA1, TA2, TA3) 및 차광영역(BA)이 정의될 수 있다.
상부 흡광 부재(UBM)는 제2 기판(DS)의 양 면 중, 제1 기판(SUB)과 대향하는 일 면 상에 배치될 수 있다. 상부 흡광 부재(UBM)는 제2 기판(DS)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 표시 장치(10)에서 상부 흡광 부재(UBM)는 평면도 상 제2 뱅크(BNL2)들에 더하여 각 서브 화소(SPXn)의 서브 영역(SA)들을 덮도록 배치될 수 있다. 상부 흡광 부재(UBM)가 배치되지 않은 영역은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 투광 영역(TA1, TA2, TA3)이고, 상부 흡광 부재(UBM)가 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
상부 흡광 부재(UBM)는 광을 흡수할 수 있는 유기 물질을 포함하여 이루어질 수 있다. 상부 흡광 부재(UBM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 예를 들어, 상부 흡광 부재(UBM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어지고, 가시광 파장을 모두 흡수할 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 상부 흡광 부재(UBM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 상부 흡광 부재(UBM)는 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 상부 흡광 부재(UBM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제2 기판(DS)의 일 면 상에 배치될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 각각 제2 기판(DS)의 일 면 상에서 상부 흡광 부재(UBM)가 개구하는 영역에 대응되어 배치될 수 있다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 상부 흡광 부재(UBM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 상부 흡광 부재(UBM) 상에 배치되어 상부 흡광 부재(UBM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 투광 영역(TA1, TA2, TA3) 또는 발광 영역(EMA)에 대응한 섬형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 선형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL1, CFL2, CFL3)이 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
제1 캡핑층(CPL1)은 복수의 컬러 필터층(CFL1, CFL2, CFL3)들 및 상부 흡광 부재(UBM) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL1, CFL2, CFL3)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질로 이루어질 수 있다.
제3 뱅크(BNL3)는 제1 캡핑층(CPL1)의 일 면 상에서 상부 흡광 부재(UBM)와 중첩하도록 배치될 수 있다. 제3 뱅크(BNL3)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 투광 영역(TA1, TA2, TA3)에 대응하여 컬러 필터층(CFL1, CFL2, CFL3)이 배치된 부분을 둘러쌀 수 있다. 제3 뱅크(BNL3)는 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 영역을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 캡핑층(CPL1)의 일 면 상에서 제3 뱅크(BNL3)가 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제3 뱅크(BNL3)가 둘러싸는 투광 영역(TA1, TA2, TA3)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 투광 영역(TA1)에 대응되어 제1 서브 화소(SPX1) 상에 배치된 제1 파장 변환층(WCL1), 제2 투광 영역(TA2)에 대응되어 제2 서브 화소(SPX2) 상에 배치된 제2 파장 변환층(WCL2) 및 제3 투광 영역(TA3)에 대응되어 제3 서브 화소(SPX3) 상에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
한편, 도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 중심부보다 높은 경우가 예시되어 있으나, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들은 상면이 평탄하게 형성되거나, 도면과 달리 중심부가 더 높게 형성될 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 봉지층(EN), 제2 캡핑층(CPL2)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제2 캡핑층(CPL2)으로 입사된 광들은 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 봉지층(EN), 제2 캡핑층(CPL2), 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 봉지층(EN), 제2 캡핑층(CPL2)을 통과하여 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 제1 캡핑층(CPL1)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들의 상부에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
도 29의 실시예에서는 컬러 필터층(CFL1, CFL2, CFL3)과 컬러 제어 구조물(TPL, WCL1, WCL2)이 각각 제2 기판(DS) 상에 형성되어 제1 기판(SUB)과 실링 부재(SM)를 통해 합착된 것이 예시되어 있으나, 이에 제한되지 않는다. 다른 실시예에 따르면, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 기판(SUB) 상에 직접 형성될 수 있고, 또는 컬러 필터층(CFL1, CFL2, CFL3)도 제1 기판(SUB) 상에 형성되어 제2 기판(DS)은 생략될 수 있다.
도 30을 참조하면, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)과 제3 뱅크(BNL3)은 제1 기판(SUB) 상에 형성되고, 컬러 필터층(CFL1, CFL2, CFL3)은 제2 기판(DS) 상에 형성될 수 있다. 본 실시예는 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치가 다른 점에서 도 29의 실시예와 차이가 있다.
제3 뱅크(BNL3)은 제3 절연층(PAS3) 상에 직접 배치되며, 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치된다. 제3 뱅크(BNL3)는 적어도 발광 영역(EMA)을 둘러싸도록 배치되며, 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 영역(EMA)에 대응되어 배치될 수 있다. 또는, 컬러 제어 구조물(TPL, WCL1, WCL2)은 선형의 패턴으로 형성되어 복수의 발광 영역(EMA)들에 걸쳐 배치될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 연결 전극(CNE1) 및 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 표시 장치(10)는 하나의 제1 기판(SUB) 상에 광을 방출하는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)들이 연속적으로 배치될 수 있다. 제3 뱅크(BNL3)는 소정의 높이를 갖고 발광 소자(ED)들이 배치된 영역을 둘러싸도록 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 제3 뱅크(BNL3)가 둘러싸는 영역에서 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에서 발광 소자(ED)의 주변에 위치할 수 있다.
제3 뱅크(BNL3)과 컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제2 캡핑층(CPL2)이 배치된다. 제1 기판(SUB) 상에는 회로층(CCL)을 형성하는 공정, 및 발광 소자(ED)들과 전극(RME)들을 형성하는 공정 이후에 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성하는 공정까지 수행될 수 있다. 제2 기판(DS)의 일 면 상에는 컬러 필터층(CFL1, CFL2, CFL3), 상부 흡광 부재(UBM), 및 제1 캡핑층(CPL1)이 배치되고, 제2 기판(DS)은 컬러 제어 구조물(TPL, WCL1, WCL2)이 형성된 제1 기판(SUB)과 실링 부재(SM)를 통해 상호 합착될 수 있다. 본 실시예는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2) 사이의 간격이 좁아짐에 따라 색 변환 효율이 증가하는 이점이 있다. 또한, 제3 절연층(PAS3) 상에 컬러 제어 구조물(TPL, WCL1, WCL2)이 직접 배치됨에 따라, 봉지층(EN)이 생략될 수 있다.
도 31을 참조하면, 표시 장치(10)는 제1 기판(SUB) 상에 발광 소자(ED)들이 배치되고, 그 상부에 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)이 순차적으로 배치될 수 있다. 본 실시예는 별도의 제2 기판(DS)을 준비하지 않고 제1 기판(SUB) 상에 각 층들을 모두 형성할 수 있으며, 제2 기판(DS)과 실링 부재(SM)가 생략된 점에서 도 30의 실시예와 차이가 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)과 제3 뱅크(BNL3) 상에는 저굴절층(LRL)이 배치되고, 저굴절층(LRL) 상에는 제1 캡핑층(CPL1), 컬러 필터층(CFL1, CFL2, CFL3), 상부 흡광 부재(UBM), 및 오버코트층(OC)이 배치될 수 있다.
저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 제3 뱅크(BNL3)에 의해 형성된 단차를 보상할 수 있다.
제1 캡핑층(CPL1), 컬러 필터층(CFL1, CFL2, CFL3) 및 상부 흡광 부재(UBM)에 대한 설명은 배치된 위치만 다를 뿐 상술한 바와 실질적으로 동일하다.
제1 캡핑층(CPL1)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 상부 흡광 부재(UBM)는 제1 캡핑층(CPL1) 상에서 제3 뱅크(BNL3)와 중첩하도록 배치된다. 상부 흡광 부재(UBM)는 제1 캡핑층(CPL1)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제1 캡핑층(CPL1) 상에서 상부 흡광 부재(UBM)가 개구하는 영역에 대응되어 배치될 수 있다.
오버코트층(OC)은 컬러 필터층(CFL) 및 상부 흡광 부재(UBM) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
도 32를 참조하면, 표시 장치(10)는 상부 흡광 부재(UBM)가 생략되고 복수의 컬러 패턴(CP1, CP2, CP3)들이 배치될 수 있다. 부재(UBM)가 컬러 패턴(CP1, CP2, CP3)으로 대체된 점에서 도 31의 실시예와 차이가 있다.
컬러 패턴(CP1, CP2, CP3)은 도 31의 상부 흡광 부재(UBM)와 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하여 이들과 일체화되어 형성될 수 있다. 차광 영역(BA)에는 서로 다른 컬러 패턴(CP1, CP2, CP3)들이 서로 적층되어 배치되고, 이들이 적층된 영역에서 광의 투과가 차단될 수 있다.
제1 컬러 패턴(CP1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 제1 캡핑층(CPL1) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
제2 컬러 패턴(CP2)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)에서 제1 컬러 패턴(CP1) 상에 직접 배치될 수 있으며, 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)과 인접한 차광 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제3 컬러 패턴(CP3)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)에서 제2 컬러 패턴(CP2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
본 실시예에 따른 표시 장치(10)는 복수의 컬러 패턴(CP1, CP2, CP3)들이 적층된 구조를 갖고 상부 흡광 부재(UBM)와 동일한 역할을 수행함에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다. 또한, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함함에 따라 차광 영역(BA)을 투과한 외광 또는 반사광은 특정 색의 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 특히 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 상부 흡광 부재(UBM)가 생략되고 컬러 패턴(CP1, CP2, CP3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
ED: 발광 소자
CNE: 연결 전극

Claims (20)

  1. 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 복수의 제1 뱅크들;
    상기 제1 방향으로 연장되고 상기 제1 뱅크들 사이에 배치된 제1 부분을 포함하는 제1 전극;
    상기 제1 방향으로 연장되고 상기 제1 뱅크들 사이에서 상기 제1 부분과 상기 제2 방향으로 이격되어 배치된 제2 부분을 포함하는 제2 전극;
    상기 제1 전극의 상기 제1 부분과 이격되어 상기 제1 뱅크 중 어느 하나 상에 배치된 제1 더미 패턴, 및 상기 제2 전극의 상기 제2 부분과 이격되어 상기 제1 뱅크 중 다른 어느 하나 상에 배치된 제2 더미 패턴; 및
    상기 제1 뱅크들 사이에 배치되고, 적어도 일 단부가 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분 중 어느 하나 상에 배치된 복수의 발광 소자들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 제1 간격은 상기 제1 뱅크들 사이의 제2 간격보다 작고,
    상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분의 제1 폭은 상기 제1 간격보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 더미 패턴 및 상기 제2 더미 패턴의 폭은 상기 제1 폭보다 큰 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 뱅크의 외측변들을 기준으로 상기 제1 더미 패턴 및 상기 제2 더미 패턴과 일정한 간격으로 이격된 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 방향으로 연장되며 상기 제1 부분과 연결되고 상기 제1 뱅크 중 어느 하나의 상기 제1 방향의 일 측에 배치된 제3 부분을 더 포함하고,
    상기 제2 전극은 상기 제1 방향으로 연장되며 상기 제2 부분과 연결되고 다른 상기 제1 뱅크의 상기 제1 방향의 일 측에 배치된 제4 부분을 더 포함하며,
    상기 제3 부분 및 상기 제4 부분의 제2 폭은 상기 제1 더미 패턴 및 상기 제2 더미 패턴의 폭보다 큰 표시 장치.
  6. 제5 항에 있어서,
    상기 제3 부분의 양 측들 중 상기 제4 부분과 대향하는 일 측은 상기 제1 부분의 양 측들 중 상기 제2 부분과 대향하는 일 측과 상기 제1 방향으로 나란하고,
    상기 제4 부분의 양 측들 중 상기 제3 부분과 대향하는 일 측은 상기 제2 부분의 양 측들 중 상기 제1 부분과 대향하는 일 측과 상기 제1 방향으로 나란한 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 부분의 상기 일 측의 반대편 타 측은 상기 제1 더미 패턴의 양 측들 중 상기 제1 부분과 대향하는 일 측의 반대편 타 측과 상기 제1 방향으로 나란하게 이격되고,
    상기 제4 부분의 상기 일 측의 반대편 타 측은 상기 제2 더미 패턴의 양 측들 중 상기 제2 부분과 대향하는 일 측의 반대편 타 측과 상기 제1 방향으로 나란하게 이격된 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 부분의 상기 일 측의 반대편 타 측은 상기 제1 더미 패턴과 이격되고, 상기 제2 부분의 상기 일 측의 반대편 타 측은 상기 제2 더미 패턴과 이격된 표시 장치.
  9. 제5 항에 있어서,
    상기 제1 전극, 상기 제2 전극, 상기 제1 더미 패턴 및 상기 제2 더미 패턴 상에 배치된 제1 절연층;
    상기 제1 전극 및 상기 제1 더미 패턴 상에 배치되며 상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극; 및
    상기 제2 전극 및 상기 제2 더미 패턴 상에 배치되며 상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 직접 접촉하되 상기 제1 더미 패턴과 접촉하지 않고,
    상기 제2 연결 전극은 상기 제1 절연층을 관통하는 제2 컨택부를 통해 상기 제2 전극과 직접 접촉하되 상기 제2 더미 패턴과 접촉하지 않는 표시 장치.
  11. 제5 항에 있어서,
    상기 제1 뱅크들은 복수의 제1 서브 뱅크들, 및 상기 제1 서브 뱅크들 사이에 배치된 제2 서브 뱅크를 포함하고,
    상기 제1 전극은 상기 제1 부분이 어느 한 상기 제1 서브 뱅크 및 상기 제2 서브 뱅크 사이에 배치되고,
    상기 제2 전극은 상기 제2 부분이 다른 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치되며,
    상기 제1 전극 및 상기 제2 전극 사이에 배치되고 어느 한 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 제5 부분을 포함하는 제3 전극; 및
    상기 제2 전극과 상기 제2 방향으로 이격되고 다른 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 제6 부분을 포함하는 제4 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제4 전극의 상기 제6 부분과 이격되어 상기 다른 제1 서브 뱅크 상에 배치된 제3 더미 패턴을 더 포함하고,
    상기 제2 더미 패턴은 상기 제2 전극의 상기 제2 부분과 상기 제3 전극의 상기 제5 부분 사이에서 상기 제2 서브 뱅크 상에 배치되며,
    상기 제2 더미 패턴의 폭은 상기 제1 더미 패턴 및 상기 제3 더미 패턴의 폭보다 큰 표시 장치.
  13. 제11 항에 있어서,
    상기 제3 전극의 상기 제5 부분과 이격되어 상기 제2 서브 뱅크 상에 배치된 제3 더미 패턴; 및
    상기 제4 전극의 상기 제6 부분과 이격되어 상기 다른 제1 서브 뱅크 상에 배치된 제4 더미 패턴을 더 포함하고,
    상기 제2 더미 패턴 및 상기 제3 더미 패턴은 상기 제2 서브 뱅크 상에서 서로 이격된 표시 장치.
  14. 제1 기판;
    상기 제1 기판 상에 배치된 복수의 제1 뱅크들;
    상기 제1 뱅크들 사이에 배치된 제1 부분을 포함하는 제1 전극, 및 상기 제1 뱅크들 사이에 배치되고 상기 제1 부분과 이격된 제2 부분을 포함하는 제2 전극;
    상기 제1 뱅크들 상에 각각 배치되며, 상기 제1 전극 및 상기 제2 전극과 이격된 복수의 더미 패턴들;
    상기 제1 뱅크들, 상기 제1 전극, 상기 제2 전극 및 상기 더미 패턴들 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에서 상기 제1 뱅크들 사이에 배치되고, 적어도 일 단부가 상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분 중 어느 하나 상에 배치된 복수의 발광 소자들을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 각각 상기 제1 뱅크들과 이격되어 배치되고,
    상기 제1 전극의 상기 제1 부분 및 상기 제2 전극의 상기 제2 부분의 폭은 각각 상기 제1 부분과 상기 제2 부분 사이의 간격보다 작은 표시 장치.
  16. 제14 항에 있어서,
    상기 더미 패턴들은 상기 제1 부분과 인접한 상기 제1 뱅크 상에 배치된 제1 더미 패턴; 및
    상기 제2 부분과 인접한 상기 제1 뱅크 상에 배치된 제2 더미 패턴을 포함하고,
    상기 제1 더미 패턴과 상기 제2 더미 패턴 사이의 간격은 상기 제1 뱅크들 사이의 간격보다 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 더미 패턴의 폭은 상기 제1 부분보다 크고,
    상기 제2 더미 패턴의 폭은 상기 제2 부분보다 큰 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 전극 및 상기 제1 더미 패턴 상에 배치되며 상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극; 및
    상기 제2 전극과 상기 제2 더미 패턴 상에 배치되며 상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함하고,
    상기 제1 연결 전극과 상기 제2 연결 전극은 각각 상기 제1 더미 패턴 및 상기 제2 더미 패턴과 직접 접촉하지 않는 표시 장치.
  19. 제14 항에 있어서,
    상기 제1 뱅크들은 복수의 제1 서브 뱅크들, 및 상기 제1 서브 뱅크들 사이에 배치된 제2 서브 뱅크를 포함하고,
    상기 제1 전극의 상기 제1 부분은 상기 제1 서브 뱅크 중 어느 하나와 상기 제2 서브 뱅크 사이에 배치되고,
    상기 제2 전극의 상기 제2 부분은 상기 제2 서브 뱅크 및 다른 상기 제1 서브 뱅크 사이에 배치되며,
    상기 제1 부분과 이격되고 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 부분을 포함하는 제3 전극; 및
    상기 제2 부분과 이격되고 다른 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 부분을 포함하는 제4 전극을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 더미 패턴은 상기 제1 전극과 이격되어 상기 제1 서브 뱅크 중 어느 하나 상에 배치된 제1 더미 패턴;
    상기 제2 전극과 이격되어 상기 제2 서브 뱅크 상에 배치된 제2 더미 패턴;
    상기 제3 전극과 이격되어 상기 제2 서브 뱅크 상에 배치된 제3 더미 패턴; 및
    상기 제4 전극과 이격되어 상기 다른 제1 서브 뱅크 상에 배치된 제4 더미 패턴을 더 포함하고,
    상기 제2 더미 패턴 및 상기 제3 더미 패턴은 상기 제2 서브 뱅크 상에서 서로 이격된 표시 장치.
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