KR20220121276A - 표시 장치 - Google Patents

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홍광택
강기녕
강종혁
김진택
김태우
박도영
이희근
임현덕
최수민
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Abstract

표시 장치가 제공된다. 표시 장치는 발광 영역 및 상기 발광 영역의 제1 방향에 위치한 서브 영역을 포함하고 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열된 복수의 서브 화소들, 상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치된 복수의 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제1 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극 및 상기 제1 전극과 상기 제4 전극 상에 배치된 제1 발광 소자들, 및 상기 제2 전극과 상기 제3 전극 상에 배치된 제2 발광 소자를 포함하고, 상기 제3 전극은 상기 제1 방향으로 연장된 길이가 상기 제1 전극의 상기 제1 방향으로 연장된 길이보다 작다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드, 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 신규한 전극 구조를 갖는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역의 제1 방향에 위치한 서브 영역을 포함하고 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열된 복수의 서브 화소들, 상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치된 복수의 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제1 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극 및 상기 제1 전극과 상기 제4 전극 상에 배치된 제1 발광 소자들, 및 상기 제2 전극과 상기 제3 전극 상에 배치된 제2 발광 소자를 포함하고, 상기 제3 전극은 상기 제1 방향으로 연장된 길이가 상기 제1 전극의 상기 제1 방향으로 연장된 길이보다 작다.
상기 제1 방향으로 이웃한 상기 서브 화소들 사이의 경계에 배치된 상기 전극들의 개수는 상기 발광 영역에 배치된 상기 전극들의 개수보다 작을 수 있다.
상기 발광 영역은 상기 제3 전극이 배치된 제1 부분, 및 상기 제3 전극이 배치되지 않은 제2 부분을 포함하고, 상기 제1 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격은 상기 제2 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격보다 작을 수 있다.
상기 제1 전극과 상기 제4 전극은 상기 제1 방향의 일 단이 상기 서브 영역에 배치되고 타 단은 상기 제1 방향으로 이웃한 다른 상기 서브 화소의 상기 서브 영역에 배치되고, 상기 제3 전극은 상기 제1 방향의 일 단이 상기 서브 영역에 배치되고 타 단은 상기 발광 영역에 배치될 수 있다.
상기 제2 전극은 상기 제1 방향으로 연장되어 상기 제1 방향으로 배열된 복수의 상기 서브 화소들에 배치될 수 있다.
상기 제1 전극은 상기 서브 영역에 배치된 제1 전극 확장부를 더 포함하고, 상기 제2 전극은 상기 발광 영역에 배치된 제2 전극 확장부를 더 포함하며, 상기 제1 전극 확장부는 제1 전극 컨택홀을 통해 하부의 도전층과 연결되고, 상기 제2 전극 확장부는 제2 전극 컨택홀을 통해 하부의 도전층과 연결될 수 있다.
상기 제3 전극은 상기 서브 영역에 배치된 제3 전극 확장부를 더 포함할 수 있다.
상기 복수의 전극들은 각각 상기 발광 영역에 배치된 메인 전극부들을 포함하고, 상기 제2 방향으로 이격된 상기 전극들의 상기 메인 전극부들 사이의 간격은 상기 전극들의 다른 부분들의 간격보다 작을 수 있다.
상기 제1 발광 소자는 양 단부가 상기 제1 전극의 제1 메인 전극부 및 상기 제4 전극의 제4 메인 전극부 상에 배치되고, 상기 제2 발광 소자는 양 단부가 상기 제2 전극의 제2 메인 전극부 및 상기 제3 전극의 제3 메인 전극부 상에 배치될 수 있다.
상기 제1 발광 소자의 제1 단부가 향하는 방향은 상기 제2 발광 소자의 제1 단부가 향하는 방향과 반대일 수 있다.
상기 서브 화소는 제1 서브 화소, 및 상기 제1 서브 화소와 상기 제2 방향으로 이웃하는 제2 서브 화소를 포함하고, 상기 제2 서브 화소의 상기 발광 영역은 상기 제1 서브 화소의 상기 발광 영역과 대각선 방향에 위치할 수 있다.
상기 제1 서브 화소의 상기 제3 전극은 상기 타 단이 상기 서브 영역에 배치된 상기 일 단으로부터 상기 제1 방향 일 측으로 연장되고, 상기 제2 서브 화소의 상기 제3 전극은 상기 타 단이 상기 서브 영역에 배치된 상기 일 단으로부터 상기 제1 방향 타 측으로 연장될 수 있다.
상기 복수의 전극들 상에 배치된 제1 절연층, 상기 제1 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제1 접촉 전극, 상기 제2 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제2 접촉 전극, 및 상기 제3 전극 및 상기 제4 전극 상에 배치되어 상기 제1 발광 소자 및 상기 제2 발광 소자와 접촉하는 제3 접촉 전극을 더 포함하고, 상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 절연층 상에 직접 배치될 수 있다.
상기 제3 접촉 전극은 상기 제3 전극 상에 배치된 제1 연장부, 상기 제4 전극 상에 배치된 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 복수의 제1 연결부들을 포함하여 상기 제1 접촉 전극을 둘러싸도록 배치될 수 있다.
상기 제1 접촉 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 접촉하고, 상기 제2 전극은 상기 제1 절연층을 관통하는 제2 컨택부를 통해 상기 제2 전극과 접촉하고, 상기 제3 접촉 전극의 상기 제1 연장부는 상기 제1 절연층을 관통하는 제3 컨택부를 통해 상기 제3 전극과 접촉하며, 상기 제3 접촉 전극의 상기 제2 연장부는 상기 제1 절연층을 관통하는 제4 컨택부를 통해 상기 제4 전극과 접촉할 수 있다.
상기 제1 컨택부, 상기 제2 컨택부, 상기 제3 컨택부, 및 상기 제4 컨택부는 상기 서브 영역에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역의 제1 방향에 위치한 서브 영역을 포함하고 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열된 복수의 서브 화소들, 상기 제1 방향으로 연장되어 서로 상기 제2 방향으로 이격된 복수의 전극들 및 상기 제2 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고, 상기 전극은 상기 서브 영역으로부터 상기 발광 영역을 넘어 상기 제1 방향으로 이웃한 다른 상기 서브 화소의 상기 서브 영역까지 배치된 제1 타입 전극들, 및 상기 서브 영역과 상기 발광 영역에 걸쳐 배치된 제2 타입 전극을 포함한다.
상기 전극은 상기 제1 방향으로 연장되어 상기 제1 방향으로 배열된 복수의 상기 서브 화소들에 걸쳐 배치된 제3 타입 전극을 더 포함할 수 있다.
상기 발광 영역은 상기 제2 타입 전극이 배치된 제1 부분, 및 상기 제2 타입 전극이 배치되지 않은 제2 부분을 포함하고, 상기 제1 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격은 상기 제2 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격보다 작을 수 있다.
상기 제1 타입 전극들의 상기 제1 방향으로 측정된 길이는 상기 제2 타입 전극의 상기 제1 방향으로 측정된 길이보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 신규한 전극 또는 전극 라인의 연결 구조를 설계하여 원하지 않는 영역에 생성된 전기장의 세기를 감소시킬 수 있고, 전기장에 의해 정렬되는 발광 소자들의 이탈을 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 5는 도 3의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7 내지 도 9는 일 실시예에 따른 표시 장치의 제조 공정 중 일부 단계들을 순차적으로 나타내는 단면도들이다.
도 10은 도 3의 일 서브 화소에서 전극들의 발광 영역에 배치된 부분을 나타내는 도면이다.
도 11은 도 3의 Q6-Q6'선을 따라 자른 단면도이다.
도 12는 도 3의 Q7-Q7'선을 따라 자른 단면도이다.
도 13은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 14는 도 13의 Q8-Q8'선을 따라 자른 단면도이다.
도 15는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 16은 도 15의 Q9-Q9'선을 따라 자른 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 18은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 19는 도 18의 제1 서브 화소를 나타내는 평면도이다.
도 20은 도 18의 제1 서브 화소에서 제1 뱅크, 제2 뱅크 및 제3 뱅크들의 상대적인 배치를 나타내는 평면도이다.
도 21은 도 18의 제1 서브 화소에서 복수의 전극들 및 제3 뱅크의 상대적인 배치를 나타내는 평면도이다.
도 22는 도 19의 Q10-Q10'선을 따라 자른 단면도이다.
도 23은 도 18의 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 25는 도 24의 제1 서브 화소 및 제2 서브 화소에서 복수의 전극들 및 제3 뱅크의 상대적인 배치를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2에서는 하나의 화소(PX)에 더하여 이와 제1 방향(DR1)으로 이웃한 다른 화소(PX)의 일부분이 함께 도시되어 있다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(PXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 하나의 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(PXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(PXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제3 뱅크(BNL3)가 배치되고, 이들 사이의 간격은 제3 뱅크(BNL3)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(PXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 도 3의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다. 도 3은 일 화소(PX)에 포함된 제1 서브 화소(PX1)로서, 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)의 일부분이 함께 도시되어 있고, 도 4는 제1 서브 화소(PX1)에 배치된 서로 다른 발광 소자(ED)들의 양 단부를 가로지르는 단면을 도시하고 있다. 도 5는 제1 서브 화소(PX1)에서 복수의 컨택부(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 5를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(PXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 복수의 도전 패턴(CDP1, CDP2)들을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1)과도 연결되며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME; RME1, RME2, RME3, RME4)들과 제1 뱅크(BNL1), 복수의 제2 뱅크(BNL2)들 및 제3 뱅크(BNL3), 복수의 발광 소자(ED)들과 복수의 접촉 전극(CNE; CNE1, CNE2, CNE3)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
제1 뱅크(BNL1) 및 복수의 제2 뱅크(BNL2)들은 비아층(VIA) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)와 복수의 제2 뱅크(BNL1)들은 발광 영역(EMA) 내에서 제1 방향(DR1)으로 연장된 형상을 갖고 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 발광 영역(EMA)의 중심부에 배치되고, 제2 뱅크(BNL2)들은 제1 뱅크(BNL1)를 사이에 두고 서로 제2 방향(DR2)으로 이격될 수 있다. 하나의 제2 뱅크(BNL2)는 제1 뱅크(BNL1)의 좌측에 배치되고, 다른 제2 뱅크(BNL2)는 제1 뱅크(BNL1)의 우측에 배치될 수 있다. 제1 뱅크(BNL1)와 복수의 제2 뱅크(BNL2)들은 각각 서로 제2 방향(DR2)으로 이격되고, 이들 사이 공간에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2)들은 제1 방향(DR1)으로 연장된 길이가 제3 뱅크(BNL3)에 의해 둘러싸인 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에 배치되어 표시 영역(DPA) 전면에서 비교적 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 뱅크(BNL1)는 발광 영역(EMA)을 넘어 서브 영역(SA)까지 연장될 수 있고, 제2 뱅크(BNL2)들은 제3 뱅크(BNL3)와 부분적으로 중첩하도록 배치될 수도 있다.
또한, 제1 뱅크(BNL1)의 제2 방향(DR2)으로 측정된 폭은 제2 뱅크(BNL2)들의 제2 방향(DR2)으로 측정된 폭보다 클 수 있다. 복수의 전극(RME)들은 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2) 상에 배치될 수 있는데, 후술할 바와 같이 제1 뱅크(BNL1)는 그 상부에 서로 다른 전극(RME)들이 배치될 수 있도록 제2 뱅크(BNL2)보다 더 큰 폭을 가질 수 있다. 다만, 이에 제한되지 않고 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 서로 동일한 폭을 가질 수도 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 다만, 이에 제한되지 않고 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장된 형상을 갖고 적어도 각 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
예를 들어, 하나의 서브 화소(PXn)에는 복수의 전극(RME)들로서, 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 포함할 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심에 인접하여 배치되고, 일부분이 제1 뱅크(BNL1) 상에 배치될 수 있다. 제1 전극(RME1)은 제1 뱅크(BNL1) 중 우측에 배치된 제2 뱅크(BNL2)와 대향하는 일 측 상에 배치될 수 있다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되며, 일부분이 발광 영역(EMA)의 좌측에 배치된 제2 뱅크(BNL2) 상에 배치될 수 있다.
제3 전극(RME3)은 제1 전극(RME1) 및 제2 전극(RME2) 사이에서 이들과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제3 전극(RME3)은 제1 뱅크(BNL1) 중 좌측에 배치된 제2 뱅크(BNL2)와 대향하는 일 측 상에 배치될 수 있다. 제4 전극(RME4)은 제1 전극(RME1)을 사이에 두고 제3 전극(RME3) 및 제1 전극(RME1)과 제2 방향(DR2)으로 이격될 수 있다. 제4 전극(RME4)은 발광 영역(EMA)의 우측에 배치된 제2 뱅크(BNL2) 상에 배치될 수 있다.
복수의 전극(RME)들은 그 하부의 도전층과의 연결 여부에 따라 서로 구분될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 각각 하부의 제3 도전층과 연결되고, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 제3 뱅크(BNL3)와 중첩된 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
반면, 제3 전극(RME3)과 제4 전극(RME4)은 제3 도전층과 직접 연결되지 않을 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 후술하는 접촉 전극(CNE) 및 발광 소자(ED)들을 통해 제1 전극(RME1) 또는 제2 전극(RME2)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고 몇몇 실시예에서 제3 전극(RME3)과 제4 전극(RME4)은 다른 전극이나 발광 소자(ED)들과 전기적으로 연결되지 않은 플로팅 전극(Floating electrode)일 수도 있다.
복수의 전극(RME)들은 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되며, 이들 중 일부는 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)를 넘어 배치될 수도 있다. 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 각 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 분리될 수 있다. 이러한 전극(RME)들의 형상은 표시 장치(10)의 제조 공정에서 제1 방향(DR1)으로 연장된 전극 라인(도 7의 'RM1', 'RM2', 'RM3', 'RM4')으로 형성되어 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 전극 라인 상에 생성된 전계에 의해 유전영동힘을 받아 정렬될 수 있고, 전극 라인은 분리부(ROP)에서 분리되어 각 전극(RME)들을 형성할 수 있다. 복수의 전극(RME)들은 발광 소자(ED)들의 정렬 후에 각 서브 화소(PXn)의 서브 영역(SA)에서 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
도면에서는 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)의 전극(RME)들이 서브 영역(SA)의 분리부(ROP)에서 서로 이격된 구조가 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)에 배치된 전극(RME)들은 발광 영역(EMA) 내에 형성되는 분리부(ROP)에서 서로 이격될 수 있다. 이 경우, 복수의 전극(RME)들은 발광 영역(EMA)의 분리부(ROP)를 기준으로, 분리부(ROP)의 일 측에 위치한 하나의 전극 그룹과 분리부(ROP)의 타 측에 위치한 다른 전극 그룹으로 구분될 수도 있다.
복수의 전극(RME)들은 적어도 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 각 전극(RME)들은 적어도 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 접촉 전극(CNE; CNE1, CNE2, CNE3)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제3 뱅크(BNL3)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 후술할 바와 같이, 복수의 발광 소자(ED)들은 양 단부가 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치되는데, 대부분의 발광 소자(ED)들은 복수의 전극(RME)들 중 제1 뱅크(BNL1)에 배치된 전극 및 제2 뱅크(BNL2)에 배치된 전극 상에 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)들은 제1 전극(RME1)과 제4 전극(RME4), 및 제2 전극(RME2)과 제3 전극(RME3) 상에 배치될 수 있다. 제1 뱅크(BNL1) 상에 함께 배치된 제1 전극(RME1)과 제3 전극(RME3) 상에는 발광 소자(ED)들이 배치되지 않거나, 도면에 도시되지 않았으나 소수의 발광 소자(ED)들이 배치될 수 있고, 이러한 발광 소자(ED)들은 전극(RME)들과 전기적으로 연결되지 않고 발광하지 않는 발광 소자(ED)들일 수 있다.
발광 소자(ED)들은 표시 장치(10)의 제조 공정에서 서로 다른 정렬 신호가 인가된 전극 라인(도 7에 도시)들 상에 양 단부가 각각 배치될 수 있다. 전극 라인들은 서브 영역(SA)의 분리부(ROP)에서 일부분이 분리되어 각 서브 화소(PXn)의 전극(RME)들을 형성할 수 있다. 서로 다른 전극 라인들은 각 서브 화소(PXn)마다 서로 다른 전극(RME)들을 형성할 수 있다. 이하에서는 '서로 다른 전극 라인'을 구분하기 위해 '해당 전극이 유래한 전극 라인'으로 지칭하기로 한다. 서로 다른 정렬 신호가 인가된 전극 라인들 사이에는 전위 차이에 따른 전기장이 생성되고, 발광 소자(ED)들은 상기 전기장에 의해 힘을 받아 전극 라인들 상에 배치될 수 있다. 표시 장치(10)의 제조 공정에서 하나의 전극 라인은 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있고, 표시 영역(DPA)에는 전면적으로 정렬 신호에 의한 전기장들이 생성될 수 있다.
서로 다른 전극(RME)들 중 어느 한 발광 소자(ED)의 양 단부가 동시에 배치되지 않는 전극으로서, 제1 전극(RME1)과 제3 전극(RME3)이 유래한 전극 라인에는 동일한 정렬 신호가 인가되고, 이들 사이에는 전기장이 생성되지 않을 수 있다. 후술할 바와 같이, 발광 소자(ED)들이 원하지 않는 영역에 배치되는 것을 효과적으로 방지하기 위해 제1 전극(RME1)과 제3 전극(RME3)이 유래한 전극 라인들은 제조 공정에는 서로 연결되거나 일체화될 수 있다. 서로 분리된 전극 라인에 동일한 정렬 신호를 인가하는 경우보다 서로 연결된 전극 라인에 정렬 신호를 인가하면 이들 사이에는 전기장이 생성되지 않거나, 매우 약한 세기의 전기장만이 생성될 것이고, 발광 소자(ED)들은 해당 전극 라인들 상에는 거의 배치되지 않을 수 있다.
제1 전극(RME1) 및 제3 전극(RME3)과 같이, 동일한 정렬 신호가 인가되는 전극 라인들을 연결하는 방법으로, 어느 한 전극 라인은 복수의 서브 화소(PXn)들에 걸쳐 배치되고, 다른 전극 라인은 다른 서브 화소(PXn)를 넘지 않으며 다른 전극 라인에 연결될 수 있다. 이 경우, 제1 방향(DR1)으로 연장되어 복수의 서브 화소(PXn)들에 걸쳐 배치된 전극 라인의 개수가 줄어들고, 단위 면적 당 전극 라인이 배치되기 위한 공간 확보가 유리해질 수 있다. 예컨대, 제3 전극(RME3)이 유래한 전극 라인은 다른 서브 화소(PXn)와의 경계는 넘지 않으며 제1 전극(RME1)이 유래한 전극 라인에 일체화될 수 있다. 발광 영역(EMA)에서는 4개의 전극 라인들이 배치된 반면, 서브 화소(PXn)의 경계에는 그보다 적은 수의 전극 라인들이 배치될 수 있다. 이에 따라, 전극 라인들이 분리되어 형성된 전극(RME)들의 배치에서도, 발광 영역(EMA)에 배치된 전극들의 개수와 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 경계에 배치된 전극들의 개수는 차이가 있을 수 있다. 일 실시예에 따른 표시 장치(10)는 일부의 전극 라인은 다른 서브 화소(PXn)를 넘지 않으며 다른 전극 라인에 연결된 구조를 가짐에 따라, 원하지 않는 영역에 생성되는 전기장의 세기를 감소시켜 발광 소자(ED)들의 정렬 이탈율을 줄일 수 있고, 전극 라인들이 배치되기 위한 공간 확보가 용이한 이점이 있다. 이에 대한 보다 자세한 설명은 다른 도면들을 더 참조하여 후술하기로 한다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 전면적으로 덮도록 배치되며, 이들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2, CT3, CT4)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2, CT3, CT4)들은 제1 절연층(PAS1)을 관통하며, 후술하는 접촉 전극(CNE)들은 컨택부(CT1, CT2, CT3, CT4)들을 통해 노출된 전극(RME)과 접촉할 수 있다.
제3 뱅크(BNL3)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제3 뱅크(BNL3)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 제3 뱅크(BNL3)가 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
제3 뱅크(BNL3)는 일정 높이를 가질 수 있고, 몇몇 실시예에서, 제3 뱅크(BNL3)는 상면의 높이가 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)보다 높을 수 있고, 그 두께는 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)와 같거나 더 클 수 있다. 제3 뱅크(BNL3)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 제3 뱅크(BNL3)는 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 제3 뱅크(BNL3)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에서 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 연장된 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 최단 간격보다 길 수 있다. 발광 소자(ED)들은 양 단부가 서로 다른 전극(RME)들 상에 놓이도록 배치되고, 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 상기 반도체층을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다. 또한, 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다.
발광 소자(ED)는 양 단부가 놓인 전극(RME)에 따라 서로 다른 발광 소자(ED)로 구분될 수 있다. 예를 들어, 발광 소자(ED)는 양 단부가 제1 전극(RME1)과 제4 전극(RME4) 상에 배치된 제1 발광 소자(ED1)와, 양 단부가 제2 전극(RME2)과 제3 전극(RME3) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 상술한 바와 같이, 전극(RME)들이 유래한 전극 라인들 중 몇몇 전극 라인들에는 서로 다른 정렬 신호가 인가되고, 발광 소자(ED)들은 서로 다른 정렬 신호가 인가된 전극 라인들 상에 배치될 수 있다.
발광 소자(ED)들은 복수의 반도체층을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)의 제1 단부 및 제2 단부가 배치되는 전극(RME)은 전극 라인에 인가된 정렬 신호에 따라 달라질 수 있다. 예를 들어, 제1 전극(RME1)과 제3 전극(RME3)이 유래한 전극 라인은 서로 일체화되어 동일한 정렬 신호가 인가되므로, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)의 제1 단부는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 단부는 각각 제4 전극(RME4)과 제2 전극(RME2) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 단부가 향하는 방향이 서로 반대방향이 되도록 배치될 수 있다.
발광 소자(ED)는 접촉 전극(CNE: CNE1, CNE2, CNE3)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE)과 접촉할 수 있다. 경우에 따라서, 발광 소자(ED)의 측면에 위치한 절연막(38) 중 일부가 제거되고, 접촉 전극(CNE) 중 일부는 발광 소자(ED)의 측면에서 연결될 수 있다. 각 발광 소자(ED)들은 접촉 전극(CNE)들을 통해 제1 전극(RME1) 또는 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 상에 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 제1 단부 및 제2 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)들 상에도 배치될 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에도 부분적으로 배치될 수 있다. 발광 소자(ED)들을 배치한 뒤 전극 라인을 분리하는 공정에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)도 부분적으로 제거될 수 있고, 분리부(ROP)에서는 비아층(VIA) 일부가 노출될 수도 있다. 비아층(VIA)의 노출된 부분 상에는 제3 절연층(PAS3)이 직접 배치될 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2, CNE3)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE)들은 발광 소자(ED)들 및 전극(RME) 상에 배치된다. 또한, 접촉 전극(CNE)들은 부분적으로 제2 절연층(PAS2) 상에 배치되며 다른 접촉 전극(CNE)과 제2 절연층(PAS2) 및 제3 절연층(PAS3)에 의해 상호 절연될 수 있다. 복수의 접촉 전극(CNE)들은 각각 발광 소자(ED) 및 전극(RME)들과 접촉할 수 있다. 접촉 전극(CNE)은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 제1 절연층(PAS1)을 관통하는 컨택부(CT1, CT2, CT3, CT4)를 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 복수의 접촉 전극(CNE1, CNE2, CNE3)들을 통해 전극(RME)과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)의 접촉 전극(CNE)들은 서로 다른 타입의 전극과 전기적으로 연결되는 서로 다른 타입의 접촉 전극들로 구분될 수 있다. 예를 들어, 접촉 전극(CNE)은 제1 전극(RME1) 또는 제2 전극(RME2) 상에 배치되는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 형상을 갖고 발광 영역(EMA) 내에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 전극(RME1) 또는 제2 전극(RME2)으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제1 발광 소자(ED1)의 제1 단부와 제2 발광 소자(ED2)의 제2 단부는 상기 전기 신호가 직접 인가될 수 있고, 상기 전기 신호는 제1 발광 소자(ED1)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부를 통해 다른 접촉 전극(CNE)들 및 발광 소자(ED)로 전달될 수 있다.
접촉 전극(CNE)은 제3 전극(RME3)과 제1 전극(RME1)에 걸쳐 배치되는 제3 접촉 전극(CNE3)을 포함할 수 있다. 제3 접촉 전극(CNE3)은 제3 전극(RME3) 및 제4 전극(RME4) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)은 제1 방향(DR1)으로 연장된 제1 연장부(CN_E1)와 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 복수의 제1 연결부(CN_B)들을 포함할 수 있다. 제3 접촉 전극(CNE3)은 제1 접촉 전극(CNE1)을 둘러싸는 형상을 가질 수 있다.
제1 연장부(CN_E1)는 제3 전극(RME3) 상에 배치되고 제2 연장부(CN_E2)는 제4 전극(RME4) 상에 배치된다. 즉, 제1 연장부(CN_E1)는 제2 접촉 전극(CNE2)과 이격되어 대향하고, 제2 연장부(CN_E2)는 제1 접촉 전극(CNE1)과 이격되어 대향할 수 있다. 제1 연장부(CN_E1)는 제3 컨택부(CT3)를 통해 노출된 제3 전극(RME3)과 접촉하고, 제2 연장부(CN_E2)는 제4 컨택부(CT4)를 통해 노출된 제4 전극(RME4)과 접촉할 수 있다. 제1 연장부(CN_E1)는 제1 발광 소자(ED1)의 제2 단부와 접촉하고 제2 연장부(CN_E2)는 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 각각 제3 접촉 전극(CNE3)을 통해 전기 신호가 전달될 수 있다.
제1 연결부(CN_B)는 발광 영역(EMA) 중 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)가 배치되지 않은 영역에 배치될 수 있다. 제1 연결부(CN_B)들은 제1 접촉 전극(CNE1)의 제1 방향(DR1) 일 측과 타 측에 각각 배치될 수 있다. 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제1 방향(DR1)으로 측정된 길이가 제1 접촉 전극(CNE1)의 길이보다 길 수 있고, 제3 접촉 전극(CNE3)은 평면도 상 사각형의 형상으로 제1 접촉 전극(CNE1)을 둘러싸는 형상을 가질 수 있다.
제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3)을 통해 상호 전기적으로 연결될 수 있다. 제1 접촉 전극(CNE1)을 통해 인가된 전기 신호는 제1 발광 소자(ED1) 및 제3 접촉 전극(CNE3)을 통해 제2 발광 소자(ED2)로 전달될 수 있다. 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자(ED)들은 제3 접촉 전극(CNE3)을 통해 서로 직렬로 연결될 수 있다.
접촉 전극(CNE)들은 컨택부(CT1, CT2, CT3, CT4)들이 배치된 부분에서 그 폭이 부분적으로 큰 형상을 가질 수 있다.
한편, 복수의 컨택부(CT1, CT2, CT3, CT4)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 배치될 수 있다. 각 컨택부(CT1, CT2, CT3, CT4)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 컨택부(CT1, CT2, CT3, CT4)들은 상기 광의 진행 경로에서 벗어나도록 위치할 수 있다. 도면에서는 복수의 컨택부(CT1, CT2, CT3, CT4)들이 발광 영역(EMA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않고 복수의 컨택부(CT1, CT2, CT3, CT4)들은 발광 소자(ED)들이 배치되지 않는 서브 영역(SA)에 형성될 수 있다. 이 경우, 발광 소자(ED)에서 방출된 광이 컨택부(CT1, CT2, CT3, CT4)에서 반사되거나 굴절되는 것을 최소화할 수 있고, 표시 장치(10)의 제조 공정에서 전극 라인의 상면을 노출하는 컨택부(CT1, CT2, CT3, CT4)에 의해 발광 소자(ED)들이 컨택부 부근에서 뭉치는 것을 방지할 수 있다.
각 접촉 전극(CNE)들은 평면도 상 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제3 접촉 전극(CNE3)의 연장부(CN_E1, CN_E2)들은 서로 직접 연결되지 않도록 일정 간격 이격될 수 있다. 특히, 제3 접촉 전극(CNE3)의 제1 연결부(CN_B)들은 제1 접촉 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 서로 다른 접촉 전극(CNE)들은 서로 이격되어 상호 연결되지 않을 수 있고, 이에 더하여 이들 사이에 배치된 제3 절연층(PAS3)에 의해 상호 절연될 수 있다.
접촉 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 제3 접촉 전극(CNE3)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제3 접촉 전극(CNE3)을 덮도록 배치되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 즉, 제3 절연층(PAS3)은 제1 절연층(PAS1), 및 제2 절연층(PAS2)에 더하여 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)이 제3 접촉 전극(CNE3)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
한편, 도면으로 도시하지 않았으나, 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제3 절연층(PAS3) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 6을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 제3 반도체층(33), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 제1 반도체층(31)과 제2 반도체층(32)을 포함하여 전기장에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다. 표시 장치(10)는 전극 라인(도 7의 'RM1', 'RM2', 'RM3', 'RM4')에 정렬 신호를 인가하여 전기장을 생성하여 발광 소자(ED)들을 정렬시킬 수 있다.
도 7 내지 도 9는 일 실시예에 따른 표시 장치의 제조 공정 중 일부 단계들을 순차적으로 나타내는 단면도들이다. 도 7 내지 도 9에서는 복수의 전극 라인(RM1, RM2, RM3, RM4)들 상에 발광 소자(ED)들을 배치시키고, 이들을 분리하여 전극(RME)을 형성하는 공정이 도시되어 있다.
먼저, 도 7을 참조하면, 표시 장치(10)의 제조 공정에서, 발광 소자(ED)들을 배치하기 위해 복수의 전극 라인(RM1, RM2, RM3, RM4)들을 형성한다. 전극 라인(RM1, RM2, RM3, RM4)들은 상술한 복수의 전극(RME)들이 유래하는 전극 라인으로서, 표시 영역(DPA)에 전면적으로 배치될 수 있다.
복수의 전극 라인(RM1, RM2, RM3, RM4)들은 각각 복수의 전극(RME)들을 형성하는 제1 전극 라인(RM1), 제2 전극 라인(RM2), 제3 전극 라인(RM3) 및 제4 전극 라인(RM4)을 포함한다. 제1 전극 라인(RM1)은 서브 영역(SA)에서 분리되어 제1 전극(RME1)을 형성하고, 제2 전극 라인(RM2)은 제2 전극(RME2)을, 제3 전극 라인(RM3)은 제3 전극(RME3), 제4 전극 라인(RM4)은 제4 전극(RME4)을 형성할 수 있다.
제1 타입 전극 라인인 제1 전극 라인(RM1), 제2 전극 라인(RM2) 및 제4 전극 라인(RM4)은 제1 방향(DR1)으로 연장되어 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 제1 타입 전극 라인은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되며, 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)를 넘어 배치될 수 있다. 하나의 제1 타입 전극 라인은 표시 영역(DPA)에서 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 배치될 수 있다.
제2 타입 전극 라인인 제3 전극 라인(RM3)은 하나의 서브 화소(PXn)에 각각 배치될 수 있다. 제2 타입 전극 라인은 해당 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치되며, 다른 제1 타입 전극 라인과 라우팅부(RP)를 통해 서로 연결될 수 있다.
예를 들어, 제1 타입 전극 라인인 제1 전극 라인(RM1)은 제2 타입 전극 라인인 제3 전극 라인(RM3)과 이웃하여 배치되고, 제3 전극 라인(RM3)은 서브 영역(SA)에 배치된 라우팅부(RP)를 통해 제1 전극 라인(RM1)과 일체화될 수 있다. 제1 전극 라인(RM1)은 표시 영역(DPA) 전면에서 제1 방향(DR1)으로 연장되며 서브 영역(SA)에서 라우팅부(RP)를 통해 복수의 제3 전극 라인(RM3)이 분기된 형상을 가질 수 있다. 즉, 표시 영역(DPA) 전면에서, 제1 방향(DR1)으로 3개의 제1 전극 라인(RM1), 제2 전극 라인(RM2) 및 제4 전극 라인(RM4)들이 연장되어 배치되고, 제3 전극 라인(RM3)은 제1 전극 라인(RM1)에서 분기된 형상을 갖는다. 이에 따라, 각 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)에서는 4개의 전극 라인들이 배치되나, 서브 화소(PXn)들의 경계에서는 3개의 전극 라인들만이 배치될 수 있다.
한편, 제1 전극 라인(RM1)과 제3 전극 라인(RM3)의 이러한 연결은 발광 소자(ED)들의 정렬 공정에서 이들 사이에 생성된 전기장에 의해 원하지 않는 영역에 발광 소자(ED)들이 배치되는 것을 방지할 수 있다.
도 8을 참조하면, 복수의 전극 라인(RM1, RM2, RM3, RM4)들에 정렬 신호를 인가하여 발광 소자(ED)들을 전극 라인(RM1, RM2, RM3, RM4) 상에 배치시킨다. 서로 다른 정렬 신호가 인가된 전극 라인(RM1, RM2, RM3, RM4) 사이에는 전기장(EL1, EL2)이 생성될 수 있다. 일 실시예에서, 제1 전극 라인(RM1)과 제3 전극 라인(RM3)에는 제1 정렬 신호가 인가되고, 제2 전극 라인(RM2)과 제4 전극 라인(RM4)에는 제1 정렬 신호와 다른 제2 정렬 신호가 인가될 수 있다. 그에 따라, 제1 전극 라인(RM1)과 제4 전극 라인(RM4) 사이에는 제1 전기장(EL1)이 생성되고, 제2 전극 라인(RM2)과 제3 전극 라인(RM3) 사이에는 제2 전기장(EL2)이 생성될 수 있다. 발광 영역(EMA)에 발광 소자(ED)들을 분사하여 전기장(EL1, EL2)을 생성하면, 발광 소자(ED)들은 전기장(EL1, EL2)에 의해 힘을 받이 배향 방향 및 위치가 변하면서 전극 라인(RM1, RM2, RM3, RM4)들 상에 배치될 수 있다.
도 3을 참조하여 상술한 바와 같이, 표시 장치(10)는 제1 전극(RME1) 및 제4 전극(RME4)과, 제2 전극(RME2) 및 제3 전극(RME3) 상에 배치된 발광 소자(ED)들을 접촉 전극(CNE)들을 통해 연결하여 광을 방출할 수 있다. 전극(RME)들 및 접촉 전극(CNE)들의 설계에 따라 발광 소자(ED)들은 발광 영역(EMA)에서 상기 전극들, 또는 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에 집중적으로 배치될 것이 요구된다. 표시 장치(10)는 그 이외의 영역에 배치되는 발광 소자(ED)들, 즉 '이탈된 발광 소자(ED)'들의 개수를 최소화하기 위하여, 전기장(EL1, EL2)을 생성하는 전극 라인(RM1, RM2, RM3, RM4)의 연결 구조를 도 7 및 도 8과 같이 설계될 수 있다.
제3 전극 라인(RM3)이 라우팅부(RP)를 통해 제1 전극 라인(RM1)과 일체화됨에 따라, 제1 전극 라인(RM1)과 제3 전극 라인(RM3)에는 동일한 제1 정렬 신호가 인가될 수 있다. 제1 전극 라인(RM1)과 제3 전극 라인(RM3) 사이에는 전위 차이가 거의 생기지 않고 전기장도 생성되지 않거나 매우 약한 전기장만이 생성될 수 있다. 발광 영역(EMA)에서 생성된 전기장(EL1, EL2)은 대부분 제1 전극 라인(RM1)과 제4 전극 라인(RM4) 사이, 및 제2 전극 라인(RM2)과 제3 전극 라인(RM3) 사이에 생성되므로, 제1 전극 라인(RM1)과 제3 전극 라인(RM3) 상에는 발광 소자(ED)들이 거의 배치되지 않을 수 있다. 즉, 표시 장치(10)는 제3 전극 라인(RM3)과 같은 제2 타입 전극 라인을 설계함으로써 필요한 영역에 국부적으로 전기장(EL1, EL2)을 생성할 수 있고, 발광 소자(ED)들을 원하는 영역에 집중적으로 배치시킬 수 있어 발광 소자(ED)들의 이탈을 최소화할 수 있다. 또한, 제1 전극 라인(RM1)과 제3 전극 라인(RM3)을 일체화시킴으로써 이들 사이에 전기장 생성을 억제하기 위한 정렬 신호 제어가 불필요한 이점이 있다.
이어, 도 9를 참조하면, 서브 영역(SA)의 분리부(ROP)에서 복수의 전극 라인(RM1, RM2, RM3, RM4)들을 분리하여 복수의 전극(RME: RME1, RME2, RME3, RME4))들을 형성한다. 제1 전극 라인(RM1)과 제3 전극 라인(RM3)은 분리부(ROP)에서 라우팅부(RP)와 함께 분리되어 각각 제1 전극(RME1)과 제3 전극(RME3)을 형성할 수 있다. 제2 전극 라인(RM2)과 제4 전극 라인(RM4)도 각각 분리부(ROP)에서 분리되어 제2 전극(RME2)과 제4 전극(RME4)을 형성할 수 있다.
상술한 바와 같이, 제3 전극 라인(RM3)이 제1 전극 라인(RM1)에서 라우팅부(RP)를 통해 분기된 형상을 가짐에 따라, 분리부(ROP)에서 분리되어 형성된 전극(RME)들은 발광 영역(EMA)에서 4개씩 배치되는 반면, 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 경계에서는 3개씩 배치될 수 있다. 표시 장치(10)는 복수의 전극(RME)들이 발광 소자(ED)들의 이탈을 최소화하는 전극 라인의 설계에 따른 배치 구조를 가질 수 있다.
도 10은 도 3의 일 서브 화소에서 전극들의 발광 영역에 배치된 부분을 나타내는 도면이다. 도 11은 도 3의 Q6-Q6'선을 따라 자른 단면도이다. 도 12는 도 3의 Q7-Q7'선을 따라 자른 단면도이다. 도 11은 발광 영역(EMA)에서 전극(RME)들이 배치된 일부분을 가로지르는 단면을, 도 12는 서브 화소(PXn)의 경계에서 전극(RME)들이 배치된 일부분을 가로지르는 단면을 도시하고 있다.
도 3 및 도 4와 결부하여 도 10 내지 도 12를 참조하면, 복수의 전극(RME)들은 전극 라인의 타입에 따라 서로 다른 타입의 전극으로 구분될 수 있다. 예를 들어, 발광 영역(EMA) 및 서브 영역(SA)에 더하여 다른 서브 화소(PXn)와의 경계에도 배치된 제1 전극(RME1), 제2 전극(RME2) 및 제4 전극(RME4)은 제1 타입 전극이고, 그렇지 않은 제3 전극(RME3)은 제2 타입 전극일 수 있다. 제1 타입 전극들은 해당 서브 화소(PXn)의 서브 영역(SA)에 위치한 분리부(ROP)로부터 제1 방향(DR1)으로 연장되어 이웃한 다른 서브 화소(PXn)의 서브 영역(SA)에 위치한 분리부(ROP)까지 배치될 수 있다. 즉, 제1 타입 전극들은 하나의 발광 영역(EMA)과 2개의 서브 영역(SA)에 걸쳐 배치될 수 있다. 반면, 제2 타입 전극은 해당 서브 화소(PXn)의 서브 영역(SA)에 위치한 분리부(ROP)로부터 제1 방향(DR1)으로 연장되어 해당 서브 화소(PXn)의 발광 영역(EMA)까지 배치될 수 있다. 제2 타입 전극은 제1 방향(DR1) 일 단은 서브 영역(SA)에 배치되고, 타 단은 발광 영역(EMA) 내에 배치될 수 있다. 이에 따라, 제1 타입 전극과 제2 타입 전극은 제1 방향(DR1)으로 연장된 길이가 서로 다를 수 있다. 일 실시예에 따른 표시 장치(10)는 제1 타입 전극인 제1 전극(RME1), 제2 전극(RME2) 및 제4 전극(RME4)의 제1 방향(DR1)으로 연장된 길이가 제2 타입 전극인 제3 전극(RME3)의 제1 방향(DR1)으로 연장된 길이보다 길 수 있다.
제3 뱅크(BNL3)가 둘러싸는 개구 영역으로써, 발광 영역(EMA)은 제3 전극(RME3)이 배치된 제1 부분(RA1)과 제3 전극(RME3)이 배치되지 않은 제2 부분(RA2)으로 구분될 수 있다. 제1 부분(RA1)은 제3 전극(RME3)과 복수의 발광 소자(ED)들이 배치된 부분으로서, 4개의 전극(RME)들이 제2 방향(DR2)으로 일정 간격 이격되어 배치될 수 있다. 제1 전극(RME1)을 기준으로, 제1 전극(RME1)의 제2 방향(DR2) 일 측에 배치된 제3 전극(RME3)은 제1 간격(WR1)을 두고 서로 이격될 수 있다. 또한, 제1 전극(RME1)과 제4 전극(RME4), 및 제2 전극(RME2)과 제3 전극(RME3)도 제3 간격(WR3)을 두고 서로 이격되어 배치될 수 있다.
반면, 발광 영역(EMA)의 제2 부분(RA2)과 도 12와 같이 서브 화소(PXn)들의 경계에서는 제3 전극(RME3)과 복수의 발광 소자(ED)들이 배치되지 않은 부분으로서, 3개의 전극(RME)들이 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 전극(RME1)을 기준으로, 제1 전극(RME1)의 제2 방향(DR2) 일 측에 배치된 제2 전극(RME2)은 제2 간격(WR2)을 두고 서로 이격되고, 제1 전극(RME1)과 제4 전극(RME4)은 제3 간격(WR3)을 두고 서로 이격되어 배치될 수 있다. 제2 부분(RA2)에서는 제3 전극(RME3)이 배치되지 않음에 따라, 제1 전극(RME1)을 기준으로 양 측에 배치된 다른 전극과 이격된 간격이 제1 부분(RA1)과 다를 수 있다.
발광 영역(EMA)의 제2 부분(RA2)에서 제1 전극(RME1)과 제1 전극(RME1)의 제2 방향(DR2) 일 측에 배치된 다른 전극(예컨대, 제2 전극) 사이의 간격인 제2 간격(WR2)은 제1 부분(RA1)에서 제1 전극(RME1)과 제1 전극(RME1)의 제2 방향(DR2) 일 측에 배치된 다른 전극(예컨대, 제3 전극) 사이의 간격인 제1 간격(WR1)보다 클 수 있다(WR2>WR1). 그에 따라, 제1 전극(RME1)과 제4 전극(RME4) 사이의 제3 간격(WR3)이 일정하다면, 제1 부분(RA1)과 제2 부분(RA2)에서 제2 방향(DR2)으로 이격된 전극들 사이의 평균 간격이 서로 상이할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 평균 간격이 서로 다른 부분들을 포함할 수 있다. 발광 영역(EMA)의 제1 부분(RA1)에서는 4개의 전극들이 배치되어 이들의 평균 간격은 '(2*WR3+WR1)/3'으로 계산될 수 있다. 반면, 발광 영역(EMA)의 제2 부분(RA2) 및 서브 화소(PXn)의 경계에서는 3개의 전극들이 배치되어 이들의 평균 간격은 '(WR2+WR3)/2'로 계산될 수 있다. 제2 간격(WR2)은 실질적으로 제1 간격(WR1), 제3 간격(WR3) 및 제3 전극(RME3)의 폭의 합과 동일하므로, 전극(RME)들 사이의 평균 간격은 제2 부분(RA2)이 제1 부분(RA1)보다 더 클 수 있다.
전극(RME)들 사이의 간격이 클수록 표시 장치(10)의 제조 공정에서 전극(RME)들 간의 단락 문제에서 자유로운 이점이 있다. 전극(RME)들이 충분한 간격을 두고 이격됨에 따라, 전극 라인을 형성할 때 이웃한 전극 라인들의 재료가 서로 연결되어 단락되는 것을 방지할 수 있다. 또한, 분리부(ROP)에서 전극 라인을 분리할 때, 완전히 제거되지 않은 재료의 잔사에 의해서도 이웃한 전극들이 서로 단락될 확률이 낮을 수 있다. 일 실시예에 따른 표시 장치(10)는 전극 라인들의 연결, 및 전극(RME)들의 구조 설계를 통하여 발광 소자(ED)들의 이탈을 최소화할 수 있다. 이와 동시에 전극 라인들의 형성, 및 분리 공정에서 이웃한 전극들 간 단락 문제를 방지할 수 있는 이점이 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 13은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 14는 도 13의 Q8-Q8'선을 따라 자른 단면도이다. 도 14는 서브 영역(SA)에 배치된 복수의 전극(RME)들을 가로지르는 단면을 도시하고 있다.
도 13 및 도 14를 참조하면, 표시 장치(10_1)는 제1 전극(RME1_1)과 제2 전극(RME2_1)이 하부의 도전층과 연결되는 전극 컨택홀(CTD, CTS)이 다른 위치에 형성될 수도 있다. 일 실시예에 따르면, 표시 장치(10_1)의 제1 전극(RME1_1) 및 제2 전극(RME2_1)이 서브 영역(SA)에서 비교적 큰 폭을 갖는 전극 확장부(EP1_1, EP2_1)를 더 포함하고, 전극 컨택홀(CTD, CTS)은 서브 영역(SA) 내에 위치할 수도 있다.
제1 전극(RME1_1)은 서브 영역(SA)에 배치되어 다른 부분보다 큰 폭을 갖는 제1 전극 확장부(EP1_1)를 포함할 수 있다. 제2 전극(RME2_1)도 서브 영역(SA)에 배치되어 다른 부분보다 큰 폭을 갖는 제1 전극 확장부(EP1_1)를 포함할 수 있다. 제1 전극(RME1_1)의 제1 전극 확장부(EP1_1)는 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 도전 패턴(CDP2_1)과 접촉할 수 있다. 제2 전극(RME2_1)의 제2 전극 확장부(EP2_1)는 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
본 실시예에 따른 표시 장치(10_1)는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)의 형성 위치가 다른 점에서 도 3의 실시예와 차이가 있다. 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)은 제1 전극(RME1_1)과 제2 전극(RME2_1)이 하부의 제3 도전층과 연결되는 부분이다. 표시 장치(10)의 제조 공정에서, 전극 라인에 인가된 정렬 신호에 의해 전기장이 생성되는데, 전극 라인 중 전극 컨택홀(CTD, CTS)을 통해 하부의 도전층과 연결된 부분에 의해 상기 전기장의 세기가 위치에 따라 달라질 수 있다. 발광 영역(EMA) 내에서 전기장의 세기가 위치에 따라 달라질 경우, 발광 소자(ED)들이 특정 위치에 집중적으로 배치될 수도 있고, 이는 원하지 않는 영역에 배치되는 발광 소자(ED)들의 개수가 많아져서 이탈율이 증가할 수 있다. 이를 방지하기 위해, 표시 장치(10_1)는 전극 컨택홀(CTD, CTS)들이 발광 소자(ED)들이 배치되지 않는 서브 영역(SA)에 배치될 수 있다.
도 15는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 16은 도 15의 Q9-Q9'선을 따라 자른 단면도이다.
도 15 및 도 16을 참조하면, 표시 장치(10_2)는 복수의 전극(RME_2)들과 접촉 전극(CNE_2)들이 연결되는 컨택부(CT1, CT2, CT3, CT4)들이 다른 위치에 형성될 수도 있다. 일 실시예에 따르면, 표시 장치(10_2)의 복수의 접촉 전극(CNE_2)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치되고, 복수의 컨택부(CT1, CT2, CT3, CT4)들은 서브 영역(SA) 내에 위치할 수도 있다.
제1 접촉 전극(CNE1_2)과 제2 접촉 전극(CNE2_2)은 각각 제1 방향(DR1)으로 연장되어 발광 영역(EMA)으로부터 서브 영역(SA)의 분리부(ROP) 이전까지 연장될 수 있다. 제1 접촉 전극(CNE1_2)은 서브 영역(SA)에 위치한 제1 컨택부(CT1)를 통해 제1 전극(RME1_2)과 접촉하고, 제2 접촉 전극(CNE2_2)은 서브 영역(SA)에 위치한 제2 컨택부(CT2)를 통해 제2 전극(RME2_2)과 접촉할 수 있다.
제3 접촉 전극(CNE3_2)은 제1 연장부(CN_E1)와 제2 연장부(CN_E2)가 각각 제1 방향(DR1)으로 연장되어 발광 영역(EMA)으로부터 서브 영역(SA)의 분리부(ROP) 이전까지 연장될 수 있다. 제3 접촉 전극(CNE3_2)의 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 각각 서브 영역(SA)에 위치한 제3 컨택부(CT3)와 제4 컨택부(CT4)를 통해 제3 전극(RME3_2) 및 제4 전극(RME4_2)과 접촉할 수 있다.
제3 접촉 전극(CNE3_2)의 제1 연결부(CN_B)는 발광 영역(EMA) 내에서 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하되, 도 3의 실시예와 달리 제1 접촉 전극(CNE1_2)의 제1 방향(DR1) 일 측에만 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에서 분리부(ROP)를 제외한 부분에 전면적으로 배치되고, 제3 절연층(PAS3)은 분리부(ROP)와 무관하게 서브 영역(SA)에 전면적으로 배치될 수 있다. 도 3의 실시예와 달리, 복수의 컨택부(CT1, CT2, CT3, CT4)들은 서브 영역(SA)에 배치되어 제1 절연층(PAS1) 상에 배치된 절연층들도 함께 관통할 수 있다. 예를 들어, 제1 컨택부(CT1) 및 제2 컨택부(CT2)는 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통할 수 있고, 제3 컨택부(CT3)와 제4 컨택부(CT4)는 제1 절연층(PAS1)과 제2 절연층(PAS2)을 관통할 수 있다.
복수의 컨택부(CT1, CT2, CT3, CT4)들은 발광 영역(EMA)에서 벗어나 서브 영역(SA)에 배치될 수 있고, 발광 소자(ED)에서 방출된 광이 컨택부(CT1, CT2, CT3, CT4)에서 굴절되어 출사되지 못하는 것을 최소화할 수 있다. 또한, 표시 장치(10)의 제조 공정에서 전극(RME)의 상면을 노출하는 컨택부(CT1, CT2, CT3, CT4)에 의해 발광 소자(ED)들이 컨택부 부근에서 뭉치는 것을 방지할 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 전극(RME1_3)의 제1 전극 확장부(EP1_3)는 서브 영역(SA)에 배치되고, 제2 전극(RME2_3)의 제2 전극 확장부(EP2_3)는 발광 영역(EMA)에 배치될 수 있다. 그에 대응하여 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)은 도 3 및 도 13의 실시예를 참조하면, 제1 전극(RME1_3) 및 제2 전극(RME2_3)과 비아층(VIA) 하부의 도전층이 연결되는 전극 컨택홀(CTD, CTS)은 그 위치가 특별히 제한되지 않을 수 있다. 경우에 따라 전극 컨택홀(CTD, CTS)이 위치한 부분에서 정렬 신호에 의해 생성된 전기장의 세기가 영향을 받을 수 있으나, 그 영향이 크지 않다면 비아층(VIA) 하부의 도전층들과 전극(RME)들의 배치 설계에 따라 전극 컨택홀(CTD, CTS)의 위치는 다양하게 변형될 수 있다.
도 17의 표시 장치(10_3)는 제1 전극(RME1_3)의 제1 전극 확장부(EP1_3)가 서브 영역(SA)에 배치되고, 제1 전극 컨택홀(CTD)도 서브 영역(SA)에 배치될 수 있다. 반면, 제2 전극(RME2_3)의 제2 전극 확장부(EP2_3)는 발광 영역(EMA)에 배치되고, 제2 전극 컨택홀(CTS)도 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들의 이탈율을 최소화하기 위해, 제2 전극 확장부(EP2_3)와 제2 전극 컨택홀(CTS)은 발광 소자(ED)들이 배치되는 영역과 최대한 이격되어 위치할 수 있다. 도면에 도시된 바와 같이, 제2 전극(RME2_3)의 제2 전극 확장부(EP2_3)는 제2 뱅크(BNL2)와 제1 방향(DR1)으로 이격되어 배치되고, 제2 전극 컨택홀(CTS)에 의한 전기장의 세기 변화를 최소화할 수 있다. 본 실시예에 따른 표시 장치(10_3)는 비아층(VIA) 상부의 전극(RME) 구조 설계와 하부의 도전층들 배치 설계가 비교적 자유롭게 변형 가능한 이점이 있다.
한편, 표시 장치(10)는 발광 소자(ED)의 정렬에 활용되는 전극 라인의 연결 구조를 설계하여 발광 소자(ED)들의 이탈을 최소화할 수 있다. 이에 더하여, 표시 장치(10)는 전극 라인들의 배치 및 그 구조를 도 3과 다르게 설계하여 발광 소자(ED)들을 특정 위치에 집중적으로 배치시키고 이탈율을 더 최소화할 수 있다. 일 실시예에서, 표시 장치(10)는 복수의 전극(RME)들이 일정하지 않은 폭을 갖고 연장되며, 부분적으로 절곡되거나 폭이 넓은 정렬부를 포함하는 구조를 가질 수도 있다.
도 18은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 19는 도 18의 제1 서브 화소를 나타내는 평면도이다. 도 20은 도 18의 제1 서브 화소에서 제1 뱅크, 제2 뱅크 및 제3 뱅크들의 상대적인 배치를 나타내는 평면도이다. 도 21은 도 18의 제1 서브 화소에서 복수의 전극들 및 제3 뱅크들의 상대적인 배치를 나타내는 평면도이다. 도 22는 도 19의 Q10-Q10'선을 따라 자른 단면도이다. 도 22는 발광 소자(ED)들의 양 단부를 가로지르는 단면을 도시하고 있다.
도 18 내지 도 22를 참조하면, 표시 장치(10_4)는 전극(RME_4), 및 뱅크(BNL1_4, BNL2_4, BNL3_4)들이 도 3의 실시예와 다른 구조를 가질 수 있다. 전극(RME_4)들, 및 뱅크(BNL1_4, BNL2_4, BNL3_4)들의 기능 또는 역할에 대한 설명은 상술한 바와 동일한 바, 이하에서는 각 부재들의 배치에 대하여 설명하기로 한다.
제1 뱅크(BNL1_4)는 제1 방향(DR1)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)을 넘어 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 제1 뱅크(BNL1_4)는 제2 뱅크(BNL2_4)들 사이에 배치된 제1 뱅크부(BP1), 서브 영역(SA)에 배치된 제2 뱅크부(BP2), 및 제1 뱅크부(BP1)와 제2 뱅크부(BP2)를 연결하는 제3 뱅크부(BP3)를 포함할 수 있다.
제1 뱅크부(BP1)는 제1 전극(RME1_4) 및 제3 전극(RME3_4)이 배치되는 부분으로, 제2 뱅크(BNL2_4)들과 이격되어 발광 소자(ED)들이 배치되는 공간을 형성할 수 있다. 제1 뱅크부(BP1)는 전극(RME_4)들이 배치될 수 있도록 제3 뱅크부(BP3)보다 비교적 큰 폭을 가질 수 있다. 제2 뱅크부(BP2)는 서브 영역(SA)에 배치되어 제1 뱅크부(BP1) 및 제3 뱅크부(BP3)보다 더 큰 폭을 가질 수 있다. 제2 뱅크부(BP2) 상에는 제3 전극(RME3_4)의 제3 전극 확장부(EP3_4)가 배치될 수 있고, 서브 영역(SA)에서 평탄하면서 비교적 높은 위치를 갖는 평면을 형성할 수 있다. 제3 뱅크부(BP3)는 대체로 제1 방향(DR1)으로 연장되며 부분적으로 절곡된 형상을 가질 수 있다. 제3 뱅크부(BP3)는 제1 뱅크(BNL1_4) 중 제1 방향(DR1)을 따라 서로 배열된 제1 뱅크부(BP1) 및 제2 뱅크부(BP2)들을 서로 연결하는 부분이다. 제3 뱅크부(BP3)는 실질적으로 제1 뱅크(BNL1_4) 중 제1 뱅크부(BP1)와 제2 뱅크부(BP2) 이외의 부분을 지칭하는 것일 수 있다.
복수의 제2 뱅크(BNL2_4)들은 도 3의 실시예와 실질적으로 동일한 형상을 갖되, 제3 뱅크(BNL3_4)와 부분적으로 중첩하도록 배치될 수 있다. 제1 뱅크(BNL1_4)는 표시 영역(DPA) 전면에서 대체로 일 방향으로 연장된 선형의 형상을 갖고, 제2 뱅크(BNL2_4)들은 섬형의 형상을 가질 수 있다. 제3 뱅크(BNL3_4) 중 제1 방향(DR1)으로 연장된 부분은 일부분이 제2 뱅크(BNL2_4)들 상에 배치되고, 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA)과 서브 영역(SA) 사이에서 제1 뱅크(BNL1_4)의 제3 뱅크부(BP3)에 걸쳐 배치될 수 있다.
복수의 전극(RME_4)들은 대체로 제1 방향(DR1)으로 연장되되, 부분적으로 그 폭이 커지거나 절곡된 형상을 가질 수 있다. 일 실시예에 따르면, 복수의 전극(RME_4)들은 제1 뱅크(BNL1_4)의 제1 뱅크부(BP1) 또는 제2 뱅크(BNL2_4) 상에 배치된 부분인 메인 전극부(ET1, ET2, ET3, ET4)를 포함할 수 있다. 메인 전극부(ET1, ET2, ET3, ET4)는 전극(RME_4)들의 다른 부분보다 비교적 큰 폭을 가질 수 있고, 메인 전극부(ET1, ET2, ET3, ET4)들 사이의 간격은 전극(RME_4)들의 다른 부분 사이의 간격보다 작을 수 있다. 전극(RME_4)의 메인 전극부(ET1, ET2, ET3, ET4)는 발광 소자(ED)들의 양 단부가 배치되는 부분일 수 있다.
제1 전극(RME1_4)의 제1 메인 전극부(ET1)는 제1 뱅크(BNL1_4)의 제1 뱅크부(BP1) 상에 배치된다. 제2 전극(RME2_4)의 제2 메인 전극부(ET2)는 발광 영역(EMA)의 좌측에 위치한 제2 뱅크(BNL2_4) 상에 배치되고, 제3 전극(RME3_4)의 제3 메인 전극부(ET3)는 제1 뱅크부(BP1) 상에서 제1 메인 전극부(ET1)와 이격되어 배치된다. 제4 전극(RME4_4)의 제4 메인 전극부(ET4)는 발광 영역(EMA)의 우측에 위치한 제2 뱅크(BNL2_4) 상에 배치된다. 각 전극(RME_4)의 메인 전극부(ET1, ET2, ET3, ET4)들은 다른 부분들보다 큰 폭을 가지며 제2 방향(DR2)으로 대향하는 다른 메인 전극부(ET1, ET2, ET3, ET4)를 향해 돌출된 형상을 가질 수 있다. 예를 들어, 제1 전극(RME1_4)은 제1 메인 전극부(ET1)에서 제4 전극(RME4_4)을 향해 일 측이 돌출된 형상을 가질 수 있고, 제2 전극(RME2_4)은 제2 메인 전극부(ET2)에서 제3 전극(RME3_4)을 향해 일 측이 돌출된 형상을 가질 수 있다. 제3 전극(RME3_4)은 제3 메인 전극부(ET3)에서 제2 전극(RME2_4)을 향해 일 측이 돌출된 형상을 가질 수 있고, 제4 전극(RME4_4)은 제4 메인 전극부(ET4)에서 제1 전극(RME1_4)을 향해 일 측이 돌출된 형상을 가질 수 있다.
복수의 전극(RME_4)들은 제1 방향(DR1)으로 연장되면서, 메인 전극부(ET1, ET2, ET3, ET4)들에서 제2 방향(DR2)으로 이격된 간격이 더 좁아질 수 있다. 발광 소자(ED)들은 제2 방향(DR2)으로 이격된 전극 라인 상에 생성된 전기장에 의해 정렬될 수 있는데, 전극 라인들 사이의 간격이 좁을수록 강한 세기의 전기장이 생성될 수 있다. 전극 라인, 또는 전극(RME_4)들은 폭이 달라지면서 제2 방향(DR2)의 간격이 좁아지는 메인 전극부(ET1, ET2, ET3, ET4)들을 더 포함하면서, 국부적으로 강한 세기의 전기장을 생성할 수 있다.
도 23은 도 18의 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
도 23을 더 참조하면, 표시 장치(10_4)의 제조 공정에 형성되는 전극 라인(RM1, RM2, RM3, RM4)들은 메인 전극부(ET1, ET2, ET3, ET4)를 포함하여 부분적으로 간격이 좁아질 수 있다. 전극 라인(RM1, RM2, RM3, RM4)들은 인가된 정렬 신호에 따라 전기장(EL1, EL2)을 생성하는데, 메인 전극부(ET1, ET2, ET3, ET4) 상에 집중적으로 강한 전기장(EL1, EL2)이 생성될 수 있다. 이에 따라, 표시 장치(10_4)는 전극(RME_4) 중에서 특정 위치에 발광 소자(ED)들을 집중적으로 배치하는 것이 용이해지고, 발광 소자(ED)들의 이탈율을 더 줄일 수 있다.
한편, 제3 전극 라인(RM3)은 라우팅부(RP)를 통해 제1 전극 라인(RM1)과 일체화될 수 있다. 제4 전극 라인(RM4)은 제3 뱅크(BNL3_4)와 중첩하며 제1 방향(DR1)으로 연장되고, 서브 영역(SA)에서 내측으로 절곡되어 분리부(ROP)를 경유할 수 있다. 제1 전극 라인(RM1)과 제3 전극 라인(RM3), 및 제4 전극 라인(RM4)은 분리부(ROP)에서 분리되어 각각 제1 전극(RME1_4), 제3 전극(RME3_4) 및 제4 전극(RME4_4)을 형성할 수 있다.
반면, 제2 전극 라인(RM2)은 서브 영역(SA)에서 분리부(ROP)를 경유하지 않고 제1 방향(DR1)으로 연장될 수 있다. 복수의 전극(RME_4)들, 또는 전극 라인들은 배치 구조 및 분리 여부에 따라 서로 다른 타입으로 구분될 수 있다. 상술한 바와 같이, 제1 전극(RME1_4)과 제4 전극(RME4_4)은 서브 영역(SA)의 분리부(ROP)에서 분리되면서 서브 화소(PXn)들의 경계에도 배치된 제1 타입 전극이고, 제3 전극(RME3_4)은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된 제2 타입 전극일 수 있다. 이들과 달리, 제2 전극(RME2_4)은 제1 방향(DR1)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 분리되지 않을 수 있다. 일 실시예에 따른 표시 장치(10_4)는 제1 타입 전극 및 제2 타입 전극에 더하여, 분리부(ROP)에서 연결되지 않으며 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 배치된 제3 타입 전극을 더 포함할 수 있다.
제3 타입 전극인 제2 전극(RME2_4)은 제2 전압 배선(VL2)과 연결되어 제2 전원 전압이 인가될 수 있다. 제1 전극(RME1_4)이 분리부(ROP)에서 분리된 제1 타입 전극이므로, 제2 전극(RME2_4)이 서브 화소(PXn)마다 분리되지 않더라도 서브 화소(PXn)들은 제1 전극(RME1_4)에 의해 개별적으로 발광할 수 있다. 표시 장치(10_4)가 제3 타입 전극을 포함함에 따라, 분리부(ROP)에서 분리되는 전극 라인의 개수가 줄어들기 때문에, 분리 공정 후 전극 재료의 잔사가 남는 문제가 다소 줄어들 수 있다.
제1 전극(RME1_4), 제2 전극(RME2_4) 및 제3 전극(RME3_4)은 메인 전극부에 더하여 전극 확장부(EP1_4, EP2_4, EP3_4)를 더 포함할 수 있다. 제1 전극(RME1_4)의 제1 전극 확장부(EP1_4)는 서브 영역(SA)에 배치될 수 있다. 제1 전극 확장부(EP1_4)는 제1 전극 컨택홀(CTD)을 통해 하부의 제3 도전층과 접촉할 수 있다. 제2 전극(RME2_4)의 제2 전극 확장부(EP2_4)는 발광 영역(EMA)에 배치되고, 제2 전극 컨택홀(CTS)을 통해 하부의 제3 도전층과 접촉할 수 있다. 이들에 대한 설명은 상술한 바와 동일하다.
제3 전극(RME3_4)의 제3 전극 확장부(EP3_4)는 서브 영역(SA)에서 제1 뱅크(BNL1_4)의 제2 뱅크부(BP2) 상에 배치된다. 제3 전극 확장부(EP3_4)는 서브 영역(SA)에서 몇몇 더미 패턴들이 배치될 수 있는 공간을 제공할 수 있다. 도면에 도시되지 않았으나, 제3 전극 확장부(EP3_4) 상에는 전극(RME_4)들 상에 배치되는 층들, 예컨대 복수의 절연층(PAS1, PAS2, PAS3)들, 및 접촉 전극(CNE1_4, CNE2_4, CNE3_4)들의 배치 관계를 나타내는 더미 패턴들이 더 배치될 수 있다.
복수의 발광 소자(ED)들은 양 단부가 전극(RME_4)들의 메인 전극부들 상에 배치될 수 있다. 제1 발광 소자(ED1)는 제1 메인 전극부(ET1)와 제4 메인 전극부(ET4) 상에 배치되고, 제2 발광 소자(ED2)는 제2 메인 전극부(ET2)와 제3 메인 전극부(ET3) 상에 배치될 수 있다.
복수의 접촉 전극(CNE1_4, CNE2_4, CNE3_4)들은 실질적으로 도 3의 실시예와 동일한 형상으로 배치될 수 있다. 제1 접촉 전극(CNE1_4)은 제1 메인 전극부(ET1) 상에 배치되고, 제2 접촉 전극(CNE2_4)은 제2 메인 전극부(ET2) 상에서 제2 전극 확장부(EP2_4)까지 연장되어 배치될 수 있다. 제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)은 각각 복수의 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 전극(RME1_4) 및 제2 전극(RME2_4)과 접촉할 수 있다.
제3 접촉 전극(CNE3_4)은 제1 연장부(CN_E1)가 제3 메인 전극부(ET3) 상에 배치되고 제2 연장부(CN_E2)가 제4 메인 전극부(ET4) 상에 배치된다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 제1 연결부(CN_B)를 통해 서로 연결되며 제1 접촉 전극(CNE1_4)을 둘러싸도록 배치될 수 있다.
도 24는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 25는 도 24의 제1 서브 화소 및 제2 서브 화소에서 복수의 전극들 및 제3 뱅크의 상대적인 배치를 나타내는 평면도이다.
도 24 및 도 25를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 방향(DR2)으로 배열된 서브 화소(PXn)들의 발광 영역(EMA) 및 서브 영역(SA)의 배열이 도 18의 실시예와 상이할 수 있다. 발광 영역(EMA)과 서브 영역(SA)의 배치는 제3 뱅크(BNL3_5)의 평면도 상의 형상, 또는 제3 뱅크(BNL3_5)가 구획하는 개구 영역의 위치에 따라 달라질 수 있다. 그에 따라, 복수의 전극(RME_5)들, 및 접촉 전극(CNE)들의 배치도 서브 화소(PXn)들 마다 달라질 수 있다.
일 실시예에 따르면, 표시 장치(10_5)는 각 화소(PX)마다 발광 영역(EMA)과 서브 영역(SA)의 배치가 서로 다른 서브 화소(PXn)를 포함할 수 있다. 하나의 화소(PX)에 포함된 각 서브 화소(PXn)는 발광 영역(EMA)과 서브 영역(SA)이 제1 방향(DR1)으로 이웃하여 배치되는데, 몇몇 서브 화소(PXn)들은 발광 영역(EMA)을 기준으로 서브 영역(SA)이 배치된 방향이 다를 수 있다. 즉, 제1 방향(DR1)을 따라 각 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)이 교대로 배열되는 것과 유사하게, 제2 방향(DR2)을 따라 서로 다른 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)이 교대로 배열될 수 있다.
예를 들어, 제1 서브 화소(PX1) 및 제3 서브 화소(PX3)는 발광 영역(EMA)을 기준으로 서브 영역(SA)이 제1 방향(DR1) 일 측인 상측에 배치되고, 제2 서브 화소(PX2)는 발광 영역(EMA)을 기준으로 서브 영역(SA)이 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 발광 영역(EMA)들은 서로 제2 방향(DR2)으로 나란하지 않게 배치될 수 있다. 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3)은 서로 제2 방향(DR2)으로 나란하되, 이들 사이에는 제2 서브 화소(PX2)의 서브 영역(SA)이 배치될 수 있다. 이와 유사하게, 각 서브 화소(PXn)의 서브 영역(SA)들은 제1 방향(DR1) 또는 제2 방향(DR2)으로 이웃하지 않으며 서로 일 방향 또는 대각선 방향으로 이격될 수 있다. 예를 들어, 제1 서브 화소(PX1)와 제3 서브 화소(PX3)의 서브 영역(SA)들은 제2 방향(DR2)으로 나란하되 서로 이웃하지 않도록 이격되고, 이들 사이에는 제2 발광 영역(EMA2)이 배치될 수 있다. 제2 서브 화소(PX2)의 서브 영역(SA)은 제1 서브 화소(PX1) 및 제3 서브 화소(PX3)의 서브 영역(SA)과 대각선 방향으로 이격될 수 있다. 이에 따라, 복수의 발광 영역(EMA)들은 어느 한 발광 영역, 예컨대 제2 발광 영역(EMA2)을 기준으로, 다른 발광 영역들, 예컨대 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3)은 각각 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각선 방향으로 배치된 섬형 구조로 배치될 수 있다.
이러한 서브 화소(PXn)들의 배치는 제3 뱅크(BNL3_5)의 평면 구조에 기인한 것일 수 있다. 제3 뱅크(BNL3_5)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하되, 제1 방향(DR1)으로 연장된 부분과 달리 제2 방향(DR2)으로 연장된 부분은 비교적 짧은 길이를 가질 수 있다. 제3 뱅크(BNL3_5)의 제2 방향(DR2)으로 연장된 부분들 사이에는 발광 영역(EMA)들이 위치할 수 있다.
제1 서브 화소(PX1) 및 제3 서브 화소(PX3)와 제2 서브 화소(PX2)가 서로 다른 발광 영역(EMA) 및 서브 영역(SA)의 배치를 가짐에 따라, 복수의 전극(RME)들의 배치도 서브 화소(PXn)의 타입에 따라 서로 다를 수 있다. 제1 서브 화소(PX1)와 제3 서브 화소(PX3)는 발광 영역(EMA)의 상측에 서브 영역(SA)이 배치되고, 제3 전극(RME3_5)은 제3 전극 확장부(EP3)로부터 하측 방향으로 연장된 배치를 가질 수 있다. 반면, 제2 서브 화소(PX2)는 발광 영역(EMA)의 하측에 서브 영역(SA)이 배치되고, 제3 전극(RME3_5)은 제3 전극 확장부(EP3)로부터 상측 방향으로 연장된 배치를 가질 수 있다. 제1 전극(RME1_5), 제2 전극(RME2_5) 및 제4 전극(RME4_5)도 서브 화소(PXn)의 구조에 대응한 배치를 가질 수 있다.
서브 영역(SA)들이 대각선 방향으로 이격됨에 따라, 제1 전극(RME1_5)의 제1 전극 컨택홀(CTD)들도 대각선 방향으로 배열될 수 있다. 제1 전극(RME1_5)과 접촉하는 제2 도전 패턴(CDP2)은 서브 화소(PXn)의 구조에 대응하여 그 위치가 달라질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
ED: 발광 소자
CNE: 접촉 전극

Claims (20)

  1. 발광 영역 및 상기 발광 영역의 제1 방향에 위치한 서브 영역을 포함하고 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열된 복수의 서브 화소들;
    상기 제1 방향으로 연장되어 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치된 복수의 전극들로서, 제1 전극, 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제1 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극; 및
    상기 제1 전극과 상기 제4 전극 상에 배치된 제1 발광 소자들, 및 상기 제2 전극과 상기 제3 전극 상에 배치된 제2 발광 소자를 포함하고,
    상기 제3 전극은 상기 제1 방향으로 연장된 길이가 상기 제1 전극의 상기 제1 방향으로 연장된 길이보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 방향으로 이웃한 상기 서브 화소들 사이의 경계에 배치된 상기 전극들의 개수는 상기 발광 영역에 배치된 상기 전극들의 개수보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 영역은 상기 제3 전극이 배치된 제1 부분, 및 상기 제3 전극이 배치되지 않은 제2 부분을 포함하고,
    상기 제1 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격은 상기 제2 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격보다 작은 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 제4 전극은 상기 제1 방향의 일 단이 상기 서브 영역에 배치되고 타 단은 상기 제1 방향으로 이웃한 다른 상기 서브 화소의 상기 서브 영역에 배치되고,
    상기 제3 전극은 상기 제1 방향의 일 단이 상기 서브 영역에 배치되고 타 단은 상기 발광 영역에 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 전극은 상기 제1 방향으로 연장되어 상기 제1 방향으로 배열된 복수의 상기 서브 화소들에 배치된 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 전극은 상기 서브 영역에 배치된 제1 전극 확장부를 더 포함하고, 상기 제2 전극은 상기 발광 영역에 배치된 제2 전극 확장부를 더 포함하며,
    상기 제1 전극 확장부는 제1 전극 컨택홀을 통해 하부의 도전층과 연결되고, 상기 제2 전극 확장부는 제2 전극 컨택홀을 통해 하부의 도전층과 연결된 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 전극은 상기 서브 영역에 배치된 제3 전극 확장부를 더 포함하는 표시 장치.
  8. 제4 항에 있어서,
    상기 복수의 전극들은 각각 상기 발광 영역에 배치된 메인 전극부들을 포함하고,
    상기 제2 방향으로 이격된 상기 전극들의 상기 메인 전극부들 사이의 간격은 상기 전극들의 다른 부분들의 간격보다 작은 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 발광 소자는 양 단부가 상기 제1 전극의 제1 메인 전극부 및 상기 제4 전극의 제4 메인 전극부 상에 배치되고,
    상기 제2 발광 소자는 양 단부가 상기 제2 전극의 제2 메인 전극부 및 상기 제3 전극의 제3 메인 전극부 상에 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 발광 소자의 제1 단부가 향하는 방향은 상기 제2 발광 소자의 제1 단부가 향하는 방향과 반대인 표시 장치.
  11. 제4 항에 있어서,
    상기 서브 화소는 제1 서브 화소, 및 상기 제1 서브 화소와 상기 제2 방향으로 이웃하는 제2 서브 화소를 포함하고,
    상기 제2 서브 화소의 상기 발광 영역은 상기 제1 서브 화소의 상기 발광 영역과 대각선 방향에 위치하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 서브 화소의 상기 제3 전극은 상기 타 단이 상기 서브 영역에 배치된 상기 일 단으로부터 상기 제1 방향 일 측으로 연장되고,
    상기 제2 서브 화소의 상기 제3 전극은 상기 타 단이 상기 서브 영역에 배치된 상기 일 단으로부터 상기 제1 방향 타 측으로 연장된 표시 장치.
  13. 제1 항에 있어서,
    상기 복수의 전극들 상에 배치된 제1 절연층;
    상기 제1 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제1 접촉 전극;
    상기 제2 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제2 접촉 전극; 및
    상기 제3 전극 및 상기 제4 전극 상에 배치되어 상기 제1 발광 소자 및 상기 제2 발광 소자와 접촉하는 제3 접촉 전극을 더 포함하고,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 상기 제1 절연층 상에 직접 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제3 접촉 전극은 상기 제3 전극 상에 배치된 제1 연장부, 상기 제4 전극 상에 배치된 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 복수의 제1 연결부들을 포함하여 상기 제1 접촉 전극을 둘러싸도록 배치된 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 절연층을 관통하는 제1 컨택부를 통해 상기 제1 전극과 접촉하고,
    상기 제2 전극은 상기 제1 절연층을 관통하는 제2 컨택부를 통해 상기 제2 전극과 접촉하고,
    상기 제3 접촉 전극의 상기 제1 연장부는 상기 제1 절연층을 관통하는 제3 컨택부를 통해 상기 제3 전극과 접촉하며,
    상기 제3 접촉 전극의 상기 제2 연장부는 상기 제1 절연층을 관통하는 제4 컨택부를 통해 상기 제4 전극과 접촉하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 컨택부, 상기 제2 컨택부, 상기 제3 컨택부, 및 상기 제4 컨택부는 상기 서브 영역에 배치된 표시 장치.
  17. 발광 영역 및 상기 발광 영역의 제1 방향에 위치한 서브 영역을 포함하고 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열된 복수의 서브 화소들;
    상기 제1 방향으로 연장되어 서로 상기 제2 방향으로 이격된 복수의 전극들; 및
    상기 제2 방향으로 이격된 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 전극은 상기 서브 영역으로부터 상기 발광 영역을 넘어 상기 제1 방향으로 이웃한 다른 상기 서브 화소의 상기 서브 영역까지 배치된 제1 타입 전극들, 및 상기 서브 영역과 상기 발광 영역에 걸쳐 배치된 제2 타입 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 전극은 상기 제1 방향으로 연장되어 상기 제1 방향으로 배열된 복수의 상기 서브 화소들에 걸쳐 배치된 제3 타입 전극을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 발광 영역은 상기 제2 타입 전극이 배치된 제1 부분, 및 상기 제2 타입 전극이 배치되지 않은 제2 부분을 포함하고,
    상기 제1 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격은 상기 제2 부분에서 상기 제2 방향으로 이격된 상기 전극들이 사이의 평균 간격보다 작은 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 타입 전극들의 상기 제1 방향으로 측정된 길이는 상기 제2 타입 전극의 상기 제1 방향으로 측정된 길이보다 큰 표시 장치.
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