KR102668637B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 각각의 발광 영역을 포함하는 복수의 화소들과, 상기 각각의 발광 영역을 둘러싸도록 상기 화소들의 발광 영역들 사이에 배치되는 뱅크를 포함한다. 상기 화소들 각각은, 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극과, 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들을 포함한다. 상기 제1 전극은, 상기 제2 전극의 제1 측에 인접하도록 상기 발광 영역에 배치된 제1 전극부와, 상기 제2 전극의 제2 측에 인접하도록 상기 발광 영역에 배치된 제2 전극부와, 상기 제1 및 제2 전극부들의 사이에서 상기 제1 및 제2 전극부들을 연결하며 상기 제2 전극의 제3 측에 인접하도록 상기 발광 영역에 배치된 제3 전극부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소와 같은 각종 발광 장치를 제조하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 복수의 발광 소자들을 포함한 화소를 구비하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 각각의 발광 영역을 포함하는 복수의 화소들과, 상기 각각의 발광 영역을 둘러싸도록 상기 화소들의 발광 영역들 사이에 배치되는 뱅크를 포함한다. 상기 화소들 각각은, 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극과, 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들을 포함한다. 상기 제1 전극은, 상기 제2 전극의 제1 측에 인접하도록 상기 발광 영역에 배치된 제1 전극부와, 상기 제2 전극의 제2 측에 인접하도록 상기 발광 영역에 배치된 제2 전극부와, 상기 제1 및 제2 전극부들의 사이에서 상기 제1 및 제2 전극부들을 연결하며 상기 제2 전극의 제3 측에 인접하도록 상기 발광 영역에 배치된 제3 전극부를 포함한다.
일 실시예에 있어서, 상기 제1, 제2 및 제3 전극부들 각각은, 상기 제2 전극으로부터 상기 발광 소자들의 길이 이하의 거리만큼 이격될 수 있다.
일 실시예에 있어서, 상기 제1, 제2 및 제3 전극부들은, 상기 제2 전극으로부터 동일한 거리만큼 이격될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전극부들은 상기 발광 영역에서 각각 제1 방향을 따라 연장되어 서로 평행하게 배치되며, 상기 제3 전극부는 상기 발광 영역에서 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.
일 실시예에 있어서, 상기 제1, 제2 및 제3 전극부들은 서로 일체로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 전극은 상기 제1, 제2 및 제3 전극부들의 경계에서 상기 제2 전극과 마주하는 일 영역이 곡면을 가지도록 휘어지고, 상기 제2 전극은 상기 제1 전극의 곡면과 마주하는 영역에서 상기 제1 전극의 형상에 대응하는 곡면을 가질 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전극부들은, 상기 제2 전극을 사이에 두고 서로 대칭을 이룰 수 있다.
일 실시예에 있어서, 상기 제2 전극은, 상기 제1 및 제2 전극부들의 사이에 배치되며 상기 제1 전극에 의해 둘러싸인 메인 전극부와, 상기 메인 전극부의 일단에 연결되며 상기 메인 전극부와 상이한 방향으로 연장되어 상기 제1 및 제2 전극부들 각각의 일단과 마주하는 서브 전극부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전극부들과 상기 메인 전극부는 상기 발광 영역에서 각각 제1 방향을 따라 연장되어 서로 평행하게 배치되고, 상기 제3 전극부 및 상기 서브 전극부는 상기 발광 영역에서 각각 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 서로 평행하게 배치될 수 있다.
일 실시예에 있어서, 상기 제2 전극은 원형 또는 타원형의 메인 전극부를 포함하며, 상기 제1, 제2 및 제3 전극부들은 상기 메인 전극부에 대응하는 형상을 가지면서 상기 메인 전극부를 둘러쌀 수 있다.
일 실시예에 있어서, 상기 제2 전극은, 상기 메인 전극부에 연결되며 상기 제1 및 제2 전극부들 각각의 일단과 마주하도록 상기 발광 영역에 배치된 서브 전극부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자들 각각은, 상기 제1 전극과 중첩되어 상기 제1 전극에 전기적으로 연결되는 제1 단부와, 상기 제2 전극과 중첩되어 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은, 상기 제1 전극에 대응하는 형상을 가지면서 상기 제1 전극과 중첩되며 상기 제1 전극을 통해 상기 발광 소자들의 제1 단부들에 전기적으로 연결되는 제3 전극과, 상기 제2 전극에 대응하는 형상을 가지면서 상기 제2 전극과 중첩되며 상기 제2 전극을 통해 상기 발광 소자들의 제2 단부들에 전기적으로 연결되는 제4 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 전극은 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선에 전기적으로 연결되고, 상기 제4 전극은 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 화소들 각각은, 상기 제3 전극보다 좁은 폭을 가지면서 상기 제3 전극의 하부에 배치되며 상기 제3 전극에 대응하는 형상을 가지는 제1 격벽과, 상기 제4 전극보다 좁은 폭을 가지면서 상기 제4 전극의 하부에 배치되며 상기 제4 전극에 대응하는 형상을 가지는 제2 격벽을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 각각의 발광 영역을 포함하는 복수의 화소들과, 상기 각각의 발광 영역을 둘러싸도록 상기 화소들의 발광 영역들 사이에 배치되는 뱅크를 포함한다. 상기 화소들 각각은, 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극과 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들을 포함한다. 상기 제2 전극은, 상기 제1 전극에 의해 둘러싸이도록 상기 발광 영역에 배치된 메인 전극부와, 상기 메인 전극부의 일단에 연결되며, 상기 발광 영역에서 상기 메인 전극부와 상이한 방향으로 연장되어 상기 제1 전극의 양단과 마주하는 서브 전극부를 포함한다.
일 실시예에 있어서, 상기 제1 전극은, 상기 메인 전극부의 제1 측에 인접하도록 상기 발광 영역에 배치된 제1 전극부와, 상기 메인 전극부의 제2 측에 인접하도록 상기 발광 영역에 배치된 제2 전극부와, 상기 제1 및 제2 전극부들의 사이에서 상기 제1 및 제2 전극부들을 연결하며 상기 메인 전극부의 제3 측에 인접하도록 상기 발광 영역에 배치된 제3 전극부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1, 제2 및 제3 전극부들 각각은, 상기 제2 전극으로부터 상기 발광 소자들의 길이 이하의 거리만큼 이격될 수 있다.
일 실시예에 있어서, 상기 제1, 제2 및 제3 전극부들은, 상기 제2 전극으로부터 동일한 거리만큼 이격될 수 있다.
일 실시예에 있어서, 상기 화소들 각각은, 상기 제1 전극에 대응하는 형상을 가지면서 상기 제1 전극과 중첩되며, 상기 제1 전극을 통해 상기 발광 소자들의 제1 단부들에 전기적으로 연결되는 제3 전극과, 상기 제2 전극에 대응하는 형상을 가지면서 상기 제2 전극과 중첩되며 상기 제2 전극을 통해 상기 발광 소자들의 제2 단부들에 전기적으로 연결되는 제4 전극을 더 포함할 수 있다.
본 발명의 다양한 실시예들에 의한 화소를 구비하는 표시 장치에 따르면, 각 화소의 발광 영역에 공급된 발광 소자들을 보다 효율적으로 활용하여 광원 유닛을 구성할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 회로도로서, 일 예로 각각의 발광 장치를 구성하는 능동형 화소에 대한 서로 다른 실시예들을 나타낸다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예들을 나타낸다.
도 7a는 도 6a 및 도 6b의 제1 및 제2 정렬 전극들을 나타내는 평면도이다.
도 7b는 도 6a 및 도 6b의 제1 및 제2 컨택 전극들을 나타내는 평면도이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅰ~Ⅰ'선에 대응하는 단면의 실시예들을 나타낸다.
도 9a 및 도 9b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅰ~Ⅰ'선에 대응하는 단면의 다른 실시예들을 나타낸다.
도 10은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 11은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타낸다.
도 12a는 도 11의 제1 및 제2 정렬 전극들을 나타내는 평면도이다.
도 12b는 도 11의 제1 및 제2 컨택 전극들을 나타내는 평면도이다.
도 13은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타낸다.
도 14a는 도 13의 제1 및 제2 정렬 전극들을 나타내는 평면도이다.
도 14b는 도 13의 제1 및 제2 컨택 전극들을 나타내는 평면도이다.
도 15는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타낸다.
도 16a는 도 15의 제1 및 제2 정렬 전극들을 나타내는 평면도이다.
도 16b는 도 15의 제1 및 제2 컨택 전극들을 나타내는 평면도이다.
도 17 및 도 18은 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 서로 다른 실시예들을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 발광 소자(LD)를 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 화소 전극들 및/또는 전원선들의 사이에 서로 병렬로 연결되어 해당 화소(PXL)의 광원 또는 광원 유닛을 구성하며, 각각이 막대형상을 가지는 복수의 초소형 발광 소자들을 포함할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 회로도로서, 일 예로 각각의 발광 장치를 구성하는 능동형 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 5a 내지 도 5c에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 제1 방향(일 예로, 순방향)으로 연결되고, 다른 일부는 제2 방향(일 예로, 역방향)으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 소자(일 예로, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 발광 소자)(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부는 상기 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 정렬 전극 및/또는 제1 컨택 전극)을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 정렬 전극 및/또는 제2 컨택 전극) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터("구동 트랜지스터"라고도 함)(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터("스위칭 트랜지스터"라고도 함)(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 5a의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 5b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
도 5b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 정렬 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P 타입의 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 정렬 전극 및/또는 제1 컨택 전극)과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 양 단부는, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소(PXL)의 실시예들을 나타낸다. 실시예에 따라, 도 6b는 도 6a의 실시예 대비 제1 및 제2 격벽들(PW1, PW2)을 더 구비하며, 이를 제외하고는 도 6a의 실시예와 실질적으로 동일할 수 있다. 실시예에 따라, 상기 화소(PXL)는 도 4 내지 도 5c에 도시된 화소들(PXL) 중 어느 하나일 수 있으나, 이에 한정되지는 않는다. 또한, 표시 영역(DA)에 배치되는 화소들(PXL)은 실질적으로 동일한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 도 7a는 도 6a 및 도 6b의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 나타내는 평면도이고, 도 7b는 도 6a 및 도 6b의 제1 및 제2 컨택 전극들(CNE1, CNE2)을 나타내는 평면도이다.
도 6a 내지 도 7b에서는 각 화소(PXL)의 광원 유닛(LSU)이 배치되는 표시 소자층의 구조만을 도시하기로 한다. 다만, 화소(PXL)는 각각의 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 5a 내지 도 5c의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 선택적으로 더 포함할 수 있다. 또한, 실시예에 따라 도 6a 및 도 6b에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 및 제2 정렬 전극들(ALE1, ALE2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 6a 내지 도 7b를 참조하면, 본 발명의 일 실시예에 의한 발광 장치, 일 예로 화소(PXL)는, 소정의 발광 영역(EMA)과, 상기 발광 영역(EMA)에 배치되는 제1 정렬 전극("제3 전극"이라고도 함)(ALE1) 및 제2 정렬 전극("제4 전극"이라고도 함)(ALE2)과, 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)과 중첩되는 제1 컨택 전극("제1 전극" 또는 "제1 구동 전극"이라고도 함)(CNE1) 및 제2 컨택 전극("제2 전극" 또는 "제2 구동 전극"이라고도 함)(CNE2)을 포함한다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 각각의 발광 영역(EMA)에 서로 이격되어 배치된다. 유사하게, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)도 각각의 발광 영역(EMA)에 서로 이격되어 배치된다. 실시예에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2) 중 어느 하나는 광원 유닛(LSU)의 애노드 전극이고, 다른 하나는 상기 광원 유닛(LSU)의 캐소드 전극일 수 있다. 일 예로, 제1 정렬 전극(ALE1)은 애노드 전극이고, 제2 정렬 전극(ALE2)의 캐소드 전극일 수 있다.
또한, 화소(PXL)는, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함한다. 일 예로, 각각의 발광 영역(EMA)에 배치된 복수의 발광 소자들(LD) 중 적어도 일부의 발광 소자들(LD)의 제1 단부들(EP1)은 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)에 전기적으로 연결되고, 상기 적어도 일부의 발광 소자들(LD)의 제2 단부들(EP2)은 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)에 전기적으로 연결될 수 있다. 이와 같이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 전기적으로 연결된(특히, 제1 및/또는 제2 정렬 전극들(ALE1, ALE2)로 공급되는 소정의 제어 신호 및/또는 전원에 대응하여 발광할 수 있도록 순방향으로 연결된) 복수의 발광 소자들(LD)("유효 발광 소자들"이라고도 함) 각각은 해당 화소(PXL)의 광원을 구성할 수 있다. 그리고, 이러한 유효 발광 소자들(LD)이 모여 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
추가적으로, 화소(PXL)는, 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)과 중첩되도록 배치된 제1 격벽(PW1) 및 제2 격벽(PW2)을 선택적으로 더 포함할 수 있다. 예를 들어, 일 실시예에 의한 화소(PXL)는 도 6a에 도시된 바와 같이 제1 격벽(PW1) 및 제2 격벽(PW2)을 포함하지 않을 수 있다. 다른 실시예에 의한 화소(PXL)는 도 6b에 도시된 바와 같이 각각 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 하부에 배치되는 제1 격벽(PW1) 및 제2 격벽(PW2)을 포함할 수 있다.
발광 영역(EMA)은, 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 온전히 연결되는 유효 발광 소자들)이 배치되는 영역일 수 있다. 이러한 발광 영역(EMA)은 차광성 및/또는 반사성의 뱅크("화소 정의막"이라고도 함)(BNK)에 의해 둘러싸일 수 있다. 즉, 실시예에 따라, 각 화소(PXL)의 발광 영역(EMA)은 뱅크(BNK)에 의해 규정 및/또는 구획될 수 있다.
실시예에 따라, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각 화소(PXL)의 외곽 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 위치하도록 화소들(PXL)의 발광 영역들(EMA) 사이에 배치될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 각각의 발광 영역(EMA)에서 적어도 일 영역이 서로 마주하도록 이격되어 배치될 수 있다. 또한, 제1 정렬 전극(ALE1)은 제2 정렬 전극(ALE2)의 적어도 일 영역을 둘러싸도록 배치될 수 있다. 일 예로, 제1 정렬 전극(ALE1)은, 제2 정렬 전극(ALE2)의 일 영역을 적어도 삼 면에서 둘러싸도록 배치될 수 있다.
예를 들어, 제1 정렬 전극(ALE1)은 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)를 삼 면에서 둘러싸도록 배치될 수 있다. 일 예로, 제1 정렬 전극(ALE2)은, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)의 제1 측(일 예로, 좌측)에 인접하도록 배치된 제1 전극부(ALE11)와, 상기 메인 전극부(ALE21)의 제2 측(일 예로, 우측)에 인접하도록 배치되며 상기 제1 전극부(ALE11)와 대향되도록 배치된 제2 전극부(ALE12)와, 상기 제1 및 제2 전극부들(ALE11, ALE12)의 사이에서 상기 제1 및 제2 전극부들(ALE11, ALE12)을 연결하며 상기 메인 전극부(ALE21)의 제3 측(일 예로, 상측)에 인접하도록 배치된 제3 전극부(ALE13)를 포함할 수 있다.
실시예에 따라, 제1 정렬 전극(ALE1)의 제1 및 제2 전극부들(ALE11, ALE12)은, 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 연장되어 서로 평행하게 배치될 수 있다. 그리고, 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)는, 제1 및 제2 전극부들(ALE11, ALE12)의 사이에서 상기 제1 및 제2 전극부들(ALE11, ALE12)을 연결할 수 있도록 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 실시예에 따라, 제1 방향(DR1)과 제2 방향(DR2)은 서로 직교하는 방향일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 방향(DR1)과 제2 방향(DR2)이 사선 방향으로 교차할 수도 있다.
다만, 제1 정렬 전극(ALE1)의 형상은 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제1 정렬 전극(ALE1)의 제1 및 제2 전극부들(ALE11, ALE12)은, 제2 정렬 전극(ALE2)을 중심으로 서로 대칭인 사선 방향 등으로 연장될 수도 있다. 또한, 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)는, 제1 및 제2 전극부들(ALE11, ALE12)과 직교하는 방향으로 연장되거나, 또는 상기 제1 및 제2 전극부들(ALE11, ALE12)에 대하여 사선인 방향으로 연장될 수 있다.
일 실시예에서, 각각의 제1 정렬 전극(ALE1)을 구성하는 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 또한, 상기 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13) 중 적어도 일부의 전극부들은 서로 동일한 폭을 가질 수 있다. 일 예로, 제1 및 제2 전극부들(ALE11, ALE12)은 서로 동일한 폭(WA1)을 가질 수 있다. 또한, 제3 전극부(ALE13)는, 제1 및/또는 제2 전극부들(ALE11, ALE12)과 동일 또는 상이한 폭(WA1')을 가질 수 있다.
제1, 제2 및/또는 제3 전극부들(ALE11, ALE12, ALE13) 각각은 균일한 폭을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1, 제2 및/또는 제3 전극부들(ALE11, ALE12, ALE13) 각각이 소정의 분할 영역별로 상이한 폭을 가지거나, 어느 일 방향을 따라 점진적으로 변화되는 폭을 가질 수도 있다. 즉, 본 발명에서 각각의 제1 정렬 전극(ALE1)을 구성하는 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)의 형상 및/또는 구조 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)의 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13) 각각은, 제2 정렬 전극(ALE2)으로부터 동일한 거리만큼 이격될 수 있다. 일 예로, 상기 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)은, 제2 정렬 전극(ALE2)으로부터 각각 소정의 제1 거리(d1)만큼 이격될 수 있다.
실시예에 따라, 제1 정렬 전극(ALE1)은 발광 영역(EMA)의 외곽에서 제1 연결 전극(CNL1)에 연결될 수 있다. 실시예에 따라, 제1 정렬 전극(ALE1)과 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 한편, 제1 정렬 전극(ALE1)과 제1 연결 전극(CNL1)이 일체로 연결될 경우, 이들을 하나의 전극으로 간주할 수도 있다. 일 예로, 제1 연결 전극(CNL1)을 제1 정렬 전극(ALE1)의 일 영역으로 간주할 수도 있다.
일 실시예에서, 제1 연결 전극(CNL1)은 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)와 동일한 방향을 따라 연장되되, 상기 제3 전극부(ALE13)로부터 이격될 수 있다. 일 예로, 제1 연결 전극(CNL1)은 개구부(OPN)를 사이에 개재하고 제3 전극부(ALE13)로부터 이격되며, 상기 제3 전극부(ALE13)와 같이 제2 방향(DR2) 따라 연장되어 상기 제3 전극부(ALE13)와 평행하게 배치될 수 있다.
이러한 제1 정렬 전극(ALE1)은, 제1 연결 전극(CNL1) 및/또는 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 연결 전극(CNL1) 및 제1 컨택홀(CH1)을 통해, 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
또는, 다른 실시예에서, 제1 정렬 전극(ALE1)은 제1 연결 전극(CNL1), 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제1 정렬 전극(ALE1)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
제2 정렬 전극(ALE2)은, 제1 정렬 전극(ALE1)에 의해 둘러싸인 메인 전극부(ALE21)와, 상기 메인 전극부(ALE21)에 연결되는 서브 전극부(ALE22)를 포함할 수 있다. 예를 들어, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)는, 제1 정렬 전극(ALE1)의 제1 및 제2 전극부들(ALE11, ALE12)의 사이에 개재되어 상기 제1 정렬 전극(ALE1)의 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)에 의해 둘러싸일 수 있다.
제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는, 메인 전극부(ALE21)의 일단에 연결되며, 상기 메인 전극부(ALE21)와 상이한 방향으로 연장될 수 있다. 일 예로, 각각의 발광 영역(EMA)에서 메인 전극부(ALE21)는 제1 방향(DR1)을 따라 연장되고, 서브 전극부(ALE22)는 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는 적어도 일 영역이 제1 정렬 전극(ALE1)의 적어도 일 단부와 마주하도록 배치될 수 있다. 일 예로, 상기 서브 전극부(ALE22)의 양 단부는, 각각 제1 정렬 전극(ALE1)의 제1 전극부(ALE11) 및 제2 전극부(ALE12)와 마주하도록 배치될 수 있다.
일 실시예에서, 각각의 제2 정렬 전극(ALE2)을 구성하는 메인 전극부(ALE21) 및 서브 전극부(ALE22)는 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 또한, 상기 메인 전극부(ALE21) 및 서브 전극부(ALE22)는 서로 동일 또는 상이한 폭을 가질 수 있다. 일 예로, 서브 전극부(ALE22)는 메인 전극부(ALE21)의 폭(WA2)과 동일 또는 상이한 폭(WA2')을 가질 수 있다.
또한, 실시예에 따라, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21) 및 서브 전극부(ALE22) 각각은 균일한 폭을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 메인 전극부(ALE21) 및 서브 전극부(ALE22) 각각이 소정의 분할 영역별로 상이한 폭을 가지거나, 어느 일 방향을 따라 점진적으로 변화되는 폭을 가질 수도 있다. 즉, 본 발명에서 각각의 제2 정렬 전극(ALE2)을 구성하는 메인 전극부(ALE21) 및 서브 전극부(ALE22)의 형상 및/또는 구조 등은 다양하게 변경될 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21) 및 서브 전극부(ALE22)는, 제1 정렬 전극(ALE1)으로부터 동일한 거리만큼 이격될 수 있다. 일 예로, 상기 메인 전극부(ALE21) 및 서브 전극부(ALE22)는, 제1 정렬 전극(ALE1)으로부터 소정의 제1 거리(d1)만큼 이격될 수 있다.
실시예에 따라, 제2 정렬 전극(ALE2)은 발광 영역(EMA)의 외곽에서 제2 연결 전극(CNL2)에 연결될 수 있다. 제2 정렬 전극(ALE2)과 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 한편, 제2 정렬 전극(ALE2)과 제2 연결 전극(CNL2)이 일체로 연결될 경우, 이들을 하나의 전극으로 간주할 수도 있다. 일 예로, 제2 연결 전극(CNL2)을 제2 정렬 전극(ALE2)의 일 영역으로 간주할 수도 있다.
일 실시예에서, 제2 연결 전극(CNL2)은 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)와 동일한 방향을 따라 연장되되, 상기 서브 전극부(ALE22)로부터 이격될 수 있다. 일 예로, 제2 연결 전극(CNL2)은 제1 방향(DR1)을 따라 소정의 거리만큼 서브 전극부(ALE22)로부터 이격되며, 상기 서브 전극부(ALE22)와 같이 제2 방향(DR2) 따라 연장되어 상기 서브 전극부(ALE22)와 평행하게 배치될 수 있다.
이러한 제2 정렬 전극(ALE2)은, 제2 연결 전극(CNL2) 및/또는 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은 제2 연결 전극(CNL2) 및 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 소정의 제2 배선에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제2 배선은 소정의 제2 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
또는, 다른 실시예에서, 제2 정렬 전극(ALE2)은 제2 연결 전극(CNL2), 제2 컨택홀(CH2) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제2 정렬 전극(ALE2)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL) 각각의 제1 정렬 전극들(ALE1)이 서로 전기적으로 연결되고, 제2 정렬 전극들(ALE2)이 서로 전기적으로 연결되어 있을 수 있다. 이러한 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 전압 및 제2 정렬 전압을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 소정의 정렬 신호가 인가되고, 이에 따라 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 전계가 형성될 수 있다. 이러한 전계에 의해 각각의 화소 영역, 특히 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 다만, 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 제1 정렬 전극들(ALE1) 사이, 및/또는 제2 정렬 전극들(ALE2) 사이의 연결을 끊음으로써, 상기 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
실시예에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 각각의 제1 정렬 전극(ALE1)은 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 유사하게, 각각의 제2 정렬 전극(ALE2)은 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 각각의 발광 영역(EMA)에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 하부에는 각각 제1 및 제2 격벽들(PW1, PW2)이 배치될 수 있다. 그리고, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 상부에는 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 각각 제1 및 제2 정렬 전극들(ALE1, ALE2)에 대응하는 형상을 가지며, 각각의 발광 영역(EMA)에서 서로 이격되어 배치될 수 있다.
제1 격벽(PW1)은, 제1 정렬 전극(ALE1)과 중첩되도록 상기 제1 정렬 전극(ALE1)의 하부에 배치될 수 있다. 예를 들어, 제1 격벽(PW1)은, 제1 정렬 전극(ALE1)보다 좁은 폭을 가지면서 제1 정렬 전극(ALE1)의 하부에 배치될 수 있다. 일 예로, 제1 격벽(PW1)은, 평면 상에서 보았을 때, 제1 정렬 전극(ALE1)의 내측에 위치할 수 있다.
실시예에 따라, 제1 격벽(PW1)은 제1 정렬 전극(ALE1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제1 격벽(PW1)은 제1 정렬 전극(ALE1)과 같이 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)를 적어도 삼 면에서 감싸는 형상을 가질 수 있다.
제1 정렬 전극(ALE1)의 하부에 제1 격벽(PW1)이 배치되면, 상기 제1 격벽(PW1)이 형성된 영역에서 제1 정렬 전극(ALE1)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제1 정렬 전극(ALE1)과 마주하는 발광 소자들(LD)의 제1 단부들(EP1)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
제2 격벽(PW2)은 제2 정렬 전극(ALE2)과 중첩되도록 상기 제2 정렬 전극(ALE2)의 하부에 배치될 수 있다. 예를 들어, 제2 격벽(PW2)은, 제2 정렬 전극(ALE2)보다 좁은 폭을 가지면서 제2 정렬 전극(ALE2)의 하부에 배치될 수 있다.
또한, 제2 격벽(PW2)은 제2 정렬 전극(ALE2)에 대응하는 형상을 가질 수 있다. 일 예로, 제2 격벽(PW2)은, 평면 상에서 보았을 때, 제2 정렬 전극(ALE2)에 대응하는 형상을 가지면서 상기 제2 정렬 전극(ALE2)의 내측에 위치할 수 있다.
제2 정렬 전극(ALE2)의 하부에 제2 격벽(PW2)이 배치되면, 상기 제2 격벽(PW2)이 형성된 영역에서 제2 정렬 전극(ALE2)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제2 정렬 전극(ALE2)과 마주하는 발광 소자들(LD)의 제2 단부들(EP2)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
제1 컨택 전극(CNE1)은, 제1 정렬 전극(ALE1)과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치될 수 있다. 실시예에 따라, 제1 정렬 전극(ALE1)과 제1 컨택 전극(CNE1)은 서로 대응하는 형상을 가질 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 정렬 전극(ALE1)의 제1 전극부(ALE11)에 대응하는 형상을 가지면서 상기 제1 정렬 전극(ALE1)의 제1 전극부(ALE11)와 중첩되는 제1 전극부(CNE11)와, 제1 정렬 전극(ALE1)의 제2 전극부(ALE12)에 대응하는 형상을 가지면서 상기 제1 정렬 전극(ALE1)의 제2 전극부(ALE12)와 중첩되는 제2 전극부(CNE12)와, 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)에 대응하는 형상을 가지면서 상기 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)와 중첩되는 제3 전극부(CNE13)를 포함할 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)의 제1 전극부(CNE11)는 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 제1 측(일 예로, 좌측)에 인접하도록 배치되고, 제1 컨택 전극(CNE1)의 제2 전극부(CNE12)는, 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 제2 측(일 예로, 우측)에 인접하도록 배치될 수 있다. 그리고, 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)는 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 제3 측(일 예로, 상측)에 인접하도록 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)은 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 서로 다른 일 측에 위치하도록 각각의 발광 영역(EMA)에 배치될 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12)은, 제2 컨택 전극(CNE2)을 사이에 두고 서로 대칭을 이룰 수 있다. 그리고, 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)는, 제1 및 제2 전극부들(CNE11, CNE12)의 사이에서 상기 제1 및 제2 전극부들(CNE11, CNE12)을 연결할 수 있다. 예를 들어, 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12)은, 해당 발광 영역(EMA)에서 각각 제1 방향(DR1)을 따라 연장되어 서로 평행하게 배치되고, 상기 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)는 상기 발광 영역(EMA)에서 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장되어 상기 제1 및 제2 전극부들(CNE11, CNE12)을 서로 연결할 수 있다. 또한, 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)는 제1 및 제2 전극부들(CNE11, CNE12)과 직교하는 방향으로 연장되거나, 또는 상기 제1 및 제2 전극부들(CNE11, CNE12)에 대하여 사선인 방향으로 연장될 수 있다.
일 실시예에서, 각각의 제1 컨택 전극(CNE1)을 구성하는 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 또한, 상기 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13) 중 적어도 일부의 전극부들은 서로 동일한 폭을 가질 수 있다. 일 예로, 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12)은 서로 동일한 폭(WC1)을 가질 수 있다. 또한, 제3 전극부(CNE13)는, 제1 및/또는 제2 전극부들(CNE11, CNE12)과 동일 또는 상이한 폭(WC1')을 가질 수 있다.
제1 컨택 전극(CNE1)의 제1, 제2 및/또는 제3 전극부들(CNE11, CNE12, CNE13) 각각은 균일한 폭을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 제1, 제2 및/또는 제3 전극부들(CNE11, CNE12, CNE13) 각각이 소정의 분할 영역별로 상이한 폭을 가지거나, 일 방향을 따라 점진적으로 변화되는 폭을 가질 수도 있다. 즉, 본 발명에서 각각의 제1 컨택 전극(CNE1)을 구성하는 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)의 형상 및/또는 구조 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)은, 제2 컨택 전극(CNE2)으로부터 동일한 거리만큼 이격될 수 있다. 일 예로, 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)은, 제2 컨택 전극(CNE2)으로부터 각각 소정의 제2 거리(d2)만큼 이격될 수 있다. 실시예에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)이 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 접촉될 수 있도록, 제2 거리(d2)는 발광 소자들(LD)의 길이 이하의 값을 가질 수 있다. 일 예로, 제2 거리(d2)는 발광 소자들(LD)의 평균 길이보다 작은 값을 가질 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은, 발광 영역(EMA)에 정렬된 복수의 발광 소자들(LD)의 제1 단부들(EP1) 및 제1 정렬 전극(ALE1)의 일 영역 상에 배치되어, 상기 제1 단부들(EP1) 및 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 이러한 제1 컨택 전극(CNE1)을 통해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 또한, 제1 컨택 전극(CNE1)에 의해 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정함으로써, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 컨택 전극(CNE2)은, 제2 정렬 전극(ALE2)과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 실시예에 따라, 제2 정렬 전극(ALE2)과 제2 컨택 전극(CNE2)은 서로 대응하는 형상을 가질 수 있다.
예를 들어, 제2 컨택 전극(CNE2)은, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)에 대응하는 형상을 가지면서 상기 메인 전극부(ALE21)와 중첩되는 메인 전극부(CNE21)와, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)에 대응하는 형상을 가지면서 상기 서브 전극부(ALE22)와 중첩되는 서브 전극부(CNE22)를 포함할 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)의 메인 전극부(CNE21)는, 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12)의 사이에 배치되어 제1 컨택 전극(CNE1)에 의해 둘러싸일 수 있다. 그리고, 제2 컨택 전극(CNE2)의 서브 전극부(CNE22)는, 상기 제2 컨택 전극(CNE2)의 메인 전극부(CNE21)의 일단에 연결되며, 상기 메인 전극부(CNE21)와 상이한 방향으로 연장되어 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12) 각각의 일단과 마주할 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)의 메인 전극부(CNE21)는 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12)과 같이 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 연장되어 상기 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12)과 평행하게 배치될 수 있다. 그리고, 제2 컨택 전극(CNE2)의 서브 전극부(CNE22)는 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)와 같이 제2 방향(DR2)을 따라 연장되어 상기 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)와 평행하게 배치될 수 있다.
일 실시예에서, 각각의 제2 컨택 전극(CNE2)을 구성하는 메인 전극부(CNE21) 및 서브 전극부(CNE22)는 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 또한, 상기 메인 전극부(CNE21) 및 서브 전극부(CNE22)는 서로 동일 또는 상이한 폭을 가질 수 있다. 일 예로, 서브 전극부(CNE22)는 메인 전극부(CNE21)의 폭(WC2)과 동일 또는 상이한 폭(WC2')을 가질 수 있다.
또한, 실시예에 따라, 제2 컨택 전극(CNE2)의 메인 전극부(CNE21) 및 서브 전극부(CNE22) 각각은 균일한 폭을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 메인 전극부(CNE21) 및 서브 전극부(CNE22) 각각이 소정의 분할 영역별로 상이한 폭을 가지거나, 일 방향을 따라 점진적으로 변화되는 폭을 가질 수도 있다. 즉, 본 발명에서 각각의 제2 컨택 전극(CNE2)을 구성하는 메인 전극부(CNE21) 및 서브 전극부(CNE22)의 형상 및/또는 구조 등은 다양하게 변경될 수 있다.
일 실시예에서, 제2 컨택 전극(CNE2)의 메인 전극부(CNE21) 및 서브 전극부(CNE22)는 제1 컨택 전극(CNE1)으로부터 동일한 거리만큼 이격될 수 있다. 일 예로, 상기 메인 전극부(CNE21) 및 서브 전극부(CNE22)는, 제1 컨택 전극(CNE1)으로부터 소정의 제2 거리(d2)만큼 이격될 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)은, 발광 영역(EMA)에 정렬된 복수의 발광 소자들(LD)의 제2 단부들(EP2) 및 제2 정렬 전극(ALE2)의 적어도 일 영역 상에 배치되어, 상기 제2 단부들(EP2) 및 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 이러한 제2 컨택 전극(CNE2)을 통해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 또한, 제2 컨택 전극(CNE2)에 의해 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정함으로써, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
발광 소자들(LD)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬된다. 이러한 발광 소자들(LD)의 제1 단부들(EP1)은 제1 정렬 전극(ALE1)에 전기적으로 연결되고, 제2 단부들(EP2)은 제2 정렬 전극(ALE2)에 전기적으로 연결된다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)과 중첩되어 상기 제1 컨택 전극(CNE1)에 전기적으로 연결되고, 상기 제1 컨택 전극(CNE1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 유사하게, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)과 중첩되어 상기 제2 컨택 전극(CNE2)에 전기적으로 연결되고, 상기 제2 컨택 전극(CNE2)을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 길이 방향을 가지는 막대형 발광 소자일 수 있다. 또한, 상기 발광 소자(LD)는, 길이 방향의 일단에 위치되며 제1 정렬 전극(ALE1)에 전기적으로 연결되는 제1 단부(EP1)와, 상기 길이 방향의 다른 일단에 위치되며 제2 정렬 전극(ALE2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 및 제2 정렬 전극들(ALE1, ALE2)이 서로 마주하도록 배치된 영역에서, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 상기 발광 소자(LD)의 크기는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자들(일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 온전히 연결된 유효 발광 소자들)(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)을 경유하여 제1 정렬 전극(ALE1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)을 경유하여 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나는, 제1 및/또는 제2 정렬 전극들(ALE1, ALE2)에 직접적으로 접촉되어 상기 제1 및/또는 제2 정렬 전극들(ALE1, ALE2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 및 제2 정렬 전극들(ALE1, ALE2)에 소정의 정렬 전압(또는, 정렬 신호)을 인가하게 되면, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다. 이에 따라, 상기 발광 소자들(LD)을 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 보다 안정적으로 연결할 수 있다.
제1 정렬 전극(ALE1), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전원(VDD)에 전기적으로 연결되고, 제2 정렬 전극(ALE2) 및/또는 제2 전원선(PL2) 등을 경유하여 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전원(VSS)에 전기적으로 연결되면, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 소자(LD)가 화소 회로(PXC) 등으로부터 공급되는 구동 전류에 대응하는 휘도로 발광하게 된다. 이에 따라, 화소(PXL)가 빛을 방출할 수 있게 된다.
한편, 각각의 발광 영역(EMA)에는 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 온전히 연결되지 않은 적어도 하나의 발광 소자(LD)가 더 배치되어 있을 수도 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 마주하는 영역 중, 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)의 경계 영역과 같이 제1 컨택 전극(CNE1)이 꺾이는 영역에서는 제1 및 제2 컨택 전극들(CNE1, CNE2) 사이의 거리가 상대적으로 멀 수 있다. 따라서, 해당 영역에는 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 온전히 연결되지 않은 적어도 하나의 발광 소자(LD)가 존재할 수도 있다. 또는, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 제2 거리(d2)만큼 균일하게 이격되어 있는 영역에서도, 발광 소자(LD)의 배열 방향이 틀어지거나, 상기 발광 소자(LD)가 어느 일 전극 방향으로 치우쳐 배열될 경우, 상기 발광 소자(LD)는 제1 및 제2 컨택 전극들(CNE1, CNE2)에 온전히 연결되지 않을 수도 있다.
다만, 상술한 실시예에서와 같이, 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)이, 각각의 제1 전극부(ALE11, CNE11), 제2 전극부(ALE12, CNE12) 및 제3 전극부(ALE13, CNE13)를 포함하도록 구성되면서 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 일 영역을 적어도 삼 면에서 둘러싸도록 배치될 경우, 각각의 발광 영역(EMA)에 공급된 발광 소자들(LD)을 보다 효율적으로 활용하여 광원 유닛(LSU)을 구성할 수 있다. 예를 들어, 본 실시예에서는, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13) 각각이, 제2 컨택 전극(CNE2)으로부터 발광 소자들(LD)의 길이 이하의 제2 거리(d2)만큼 이격되면서 제2 컨택 전극(CNE2)을 적어도 삼 면에서 둘러쌀 수 있다. 또한, 이러한 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13) 각각의 하부에는, 제1 정렬 전극(ALE1)의 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)이 배치될 수 있다.
상술한 실시예에 의하면, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급한 이후(또는, 상기 발광 소자들(LD)의 공급과 동시에), 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 소정의 정렬 전압(또는, 정렬 신호)을 인가하여 발광 소자들(LD)을 정렬하는 단계에서, 상기 정렬 전압에 의해 전계가 형성되는 영역에 배열된 발광 소자들(LD) 중 보다 많은 개수의 발광 소자들(LD)이 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 전기적으로 연결될 수 있도록 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성한다. 예를 들어, 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 양측(일 예로, 좌측 및 우측) 모두에 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)을 배치함은 물론, 상기 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 또 다른 일 측(일 예로, 상측)에도 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)이 배치될 수 있다.
일 예로, 제1 정렬 전극(ALE1) 및 제1 컨택 전극(CNE1)은, 제2 정렬 전극(ALE2) 및 제2 컨택 전극(CNE2)의 제1 측, 제2 측 및 제3 측에 각각 배치된 제1 전극부들(ALE11, CNE12), 제2 전극부들(ALE12, CNE12) 및 제3 전극부들(ALE13, CNE13)을 포함할 수 있다. 또한, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13) 각각은, 제2 컨택 전극(CNE2)의 적어도 삼 면을 둘러싸면서, 상기 제2 컨택 전극(CNE2)으로부터 발광 소자들(LD)의 길이 이하의 제2 거리(d2)만큼 이격되도록 배치될 수 있다.
즉, 상술한 실시예에 의하면, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 각각의 발광 영역(EMA)에 정렬된 발광 소자들(LD)의 활용 효율을 높이도록 형성될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 전계가 형성되는 영역에 부합되는 형상 및/또는 크기를 가질 수 있다.
또한, 상술한 실시예에서는, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 하부에, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형상에 부합되는 제1 및 제2 정렬 전극들(ALE1, ALE2)을 배치한다. 이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 전극들(ALE1, ALE2)에 인가된 정렬 전압에 의해 전계가 형성되는 영역에 보다 부합되는 영역에 배치되게 된다. 이에 따라, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 보다 많은 개수의 발광 소자들(LD)을 안정적으로 연결할 수 있다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅰ~Ⅰ'선에 대응하는 단면의 실시예들을 나타낸다. 실시예에 따라, 도 8a 및 도 8b는 제1 및 제2 격벽들(PW1, PW2) 및 그 상부막들의 형상과 관련하여 서로 다른 실시예들을 나타낸다.
도 9a 및 도 9b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅰ~Ⅰ'선에 대응하는 단면의 다른 실시예들을 나타낸다. 실시예에 따라, 도 9a 및 도 9b는 제1 및 제2 격벽들(PW1, PW2) 및 그 상부막들의 형상과 관련하여 서로 다른 실시예들을 나타낸다. 또한, 도 9a 및 도 9b는, 제1 절연층(INS1)과 제1 및 제2 컨택 전극들(CNE1, CNE2)과 관련하여, 도 8a 및 도 8b의 실시예와는 다른 실시예들을 나타낸다.
도 6a 내지 도 9b를 참조하면, 본 발명의 일 실시예에 의한 발광 장치, 일 예로 화소(PXL)는, 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함한다. 또한, 실시예에 따라, 상기 화소(PXL)는, 베이스 층(BSL)과 제1 및 제2 격벽들(PW1, PW2)의 사이에, 화소 회로층(PCL)을 선택적으로 더 포함할 수 있다.
화소 회로층(PCL)은 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자(일 예로, 적어도 하나의 트랜지스터 및/또는 커패시터), 적어도 하나의 전원선 및/또는 신호선 등을 포함할 수 있다. 다만, 화소 회로(PXC)가 생략되고, 발광 유닛(LSU)이 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우, 화소 회로층(PCL)은 생략될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 각각의 발광 영역(EMA)에 서로 이격되어 배치된다. 이러한 제1 및 제2 격벽들(PW1, PW2)은 베이스 층(BSL) 및/또는 화소 회로층(PCL) 상에서 높이 방향으로 돌출된다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제1 정렬 전극(ALE1)의 사이에 배치될 수 있다. 이러한 제1 격벽(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 상기 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제2 정렬 전극(ALE2)의 사이에 배치될 수 있다. 이러한 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 상기 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 8a 및 도 9a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 또는, 다른 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 도 8b 및 도 9b에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
또한, 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 정렬 전극들(ALE1, ALE2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 각각 제1 및 제2 정렬 전극들(ALE1, ALE2)이 배치될 수 있다. 이러한 제1 및 제2 정렬 전극들(ALE1, ALE2)은 각각의 발광 영역(EMA)에서 서로 이격되어 배치된다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각의 상부에 배치되는 제1 및 제2 정렬 전극들(ALE1, ALE2) 등은 상기 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 정렬 전극들(ALE1, ALE2)은, 각각 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 정렬 전극들(ALE1, ALE2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 정렬 전극들(ALE1, ALE2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 정렬 전극들(ALE1, ALE2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 정렬 전극들(ALE1, ALE2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 및 제2 정렬 전극들(ALE1, ALE2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 정렬 전극들(ALE1, ALE2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)의 일 영역 상에는 제1 절연층(INS1)이 배치된다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 정렬 전극들(ALE1, ALE2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 도 8a 및 도 8b에 도시된 바와 같이 각각 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 정렬 전극들(ALE1, ALE2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 도 9a 및 도 9b에 도시된 바와 같이 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)과 발광 소자들(LD)의 사이에 개재되되, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)이 형성된 이후 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)을 커버하도록 형성되어, 후속 공정에서 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)이 형성된 각각의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 정렬 전극들(ALE1, ALE2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 상기 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 제2 절연층(INS2)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 한편, 도 8a 및 도 8b에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 공간은 제2 절연층(INS2)을 형성하는 과정에서 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 8a 및 도 8b에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 9a 및 도 9b에 도시된 바와 같이 서로 다른 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 다른 공정에서, 동일 또는 상이한 도전 물질을 이용하여 형성될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)이 서로 다른 층에 배치될 경우, 보다 하부 층에 배치된 컨택 전극, 일 예로 제1 컨택 전극(CNE1) 상에는 적어도 한 층의 절연층(일 예로, 제4 절연층(INS4))이 형성될 수 있다.
이러한 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 각각 제1 및 제2 정렬 전극들(ALE1, ALE2)에 전기적으로 연결한다.
예를 들어, 제1 컨택 전극(CNE1)은, 각각의 제1 정렬 전극(ALE1)과 접촉되도록 상기 제1 정렬 전극(ALE1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 정렬 전극(ALE1)의 일 영역(일 예로, 제1 컨택부(CNT1)) 상에서 상기 제1 정렬 전극(ALE1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)에 인접한 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 접촉되도록 상기 제1 단부들(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 이에 대응하는 제1 정렬 전극(ALE1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 상기 발광 소자들(LD)의 제1 단부들(EP1)이 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 각각의 제2 정렬 전극(ALE2)과 접촉되도록 상기 제2 정렬 전극(ALE2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 정렬 전극(ALE2)의 일 영역(일 예로, 제2 컨택부(CNT2)) 상에서 상기 제2 정렬 전극(ALE2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2)에 인접한 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 접촉되도록 상기 제2 단부들(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 이에 대응하는 제2 정렬 전극(ALE2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 상기 발광 소자들(LD)의 제2 단부들(EP2)이 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 정렬 전극들(ALE1, ALE2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 상기 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 정렬 전극들(ALE1, ALE2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 베이스 층(BSL)의 일면 상에 형성 및/또는 배치될 수 있다. 이러한 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제3 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 상기 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)은 서로 다른 절연 물질을 포함하거나, 또는 상기 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다. 실시예에 따라, 도 10에서는 화소 회로층(PCL)에 배치되는 일부 회로 소자 및/또는 배선을 도시함과 아울러, 상기 화소 회로층(PCL)과 그 상부의 표시 소자층(일 예로, 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 배치되는 층)(DPL)과의 연결 구조를 도시하였다. 도 10에서, 도 6a 내지 도 9b와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6a 내지 도 10을 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 베이스 층(BSL)과 표시 소자층(DPL)의 사이에 배치된 화소 회로층(PCL)을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 형성되고, 표시 소자층(DPL)은 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 형성될 수 있다.
화소 회로층(PCL)은 표시 소자층(DPL)을 제어하기 위한 화소 회로, 일 예로, 도 5a 내지 도 5c 등에 도시된 어느 하나의 화소 회로(PXC) 및/또는 이에 연결되는 배선들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 도 5a의 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 상기 화소 회로층(PCL)은 도 5a 등에 도시된 스토리지 커패시터(Cst)와, 각각의 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 각종 전원선들(일 예로, 제1 및 제2 전원선들(PL1, PL2))을 더 포함할 수 있다.
실시예에 따라, 각각의 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
추가적으로, 화소 회로층(PCL)은 복수의 절연층들을 포함한다. 일 예로, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 적어도 일부의 트랜지스터의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 선택적으로 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 포함한다. 한편, 실시예에 따라 도 10에서는 제1 및 제2 트랜지스터들(T1, T2) 각각이, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연층(ILD)과 패시베이션층(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 각각의 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터는 어느 하나의 화소 전극에 연결될 수 있다. 일 예로, 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션층(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 상기 패시베이션층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제1 정렬 전극(ALE1) 및/또는 제1 연결 전극(CNL1)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 제1 및 제2 트랜지스터들(T1, T2)의 게이트 전극들(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션층(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 상기 패시베이션층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 정렬 전극(ALE2) 및/또는 제2 연결 전극(CNL2)에 전기적으로 연결될 수 있다. 다만, 제2 전원선(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 적어도 한 쌍의 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)과, 상기 제1 및 제2 전극들(ALE1, ALE2)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 또한, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들면, 표시 소자층(DPL)은 각각의 발광 영역(EMA)에 배치된 제1 및 제2 격벽들(PW1, PW2)과, 상기 제1 및 제2 격벽들(PW1, PW2) 상에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2)과, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배치된 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 순차적으로 배치된 제1 내지 제3 절연층들(INS1, INS2, INS3)을 포함하며, 도 9a 및 도 9b에 도시된 제4 절연층(INS4)을 선택적으로 더 포함할 수 있다. 표시 소자층(DPL)의 구조와 관련한 실시예들은, 도 6a 내지 도 9b를 참조하여 상세히 설명하였으므로, 상세한 설명은 생략하기로 한다.
한편, 실시예에 따라, 발광 영역(EMA)의 외곽의 주변 영역(PEA)에는 뱅크(BNK)가 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 화소들(PXL)의 사이에 배치될 수 있다. 또한, 뱅크(BNK)는 화소들(PXL)이 배치되는 표시 영역(DA)을 둘러싸도록 상기 표시 영역(DA)의 테두리에 배치될 수 있다.
뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 규정하는 구조물로서, 일 예로 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다.
일 실시예에서, 뱅크(BNK)는 발광 영역(EMA) 외곽의 주변 영역(PEA)에서, 제1 절연층(INS1)과 제3 절연층(INS3)의 사이에 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 뱅크(BNK)의 위치(일 예로, 층별 위치)는 다양하게 변경될 수 있다.
도 11은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소(PXL)의 실시예를 나타낸다. 도 12a는 도 11의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 나타내는 평면도이고, 도 12b는 도 11의 제1 및 제2 컨택 전극들(CNE1, CNE2)을 나타내는 평면도이다. 실시예에 따라, 도 11 내지 도 12b는, 도 6a 내지 도 7b의 실시예들에 의한 화소(PXL)의 변경 실시예를 나타낸다. 구체적으로, 도 11 내지 도 12b는 각각의 화소(PXL)에 배치되는 전극들의 형상과 관련하여 도 6a 내지 도 7b의 실시예들에 대한 변경 실시예를 나타낸다.
도 11 내지 도 12b의 실시예와 이에 후속되는 다른 실시예들을 개시한 평면도들에서는, 전극들의 형상을 중심으로 각 실시예를 개시하기로 하며, 앞서 설명한 뱅크(BNK) 등의 도시는 생략하기로 한다. 다만, 후속되는 실시예들에서도 각 화소(PXL)의 발광 영역(EMA)은 뱅크(BNK)에 의해 둘러싸일 수 있다. 또한, 도 11 내지 도 12b의 실시예와 이에 후속되는 실시예들에서, 먼저 설명한 적어도 하나의 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11 내지 도 12b를 참조하면, 제1 정렬 전극(ALE1)은, 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)의 경계에서, 제2 정렬 전극(ALE2)과 마주하는 일 영역이 곡면을 가지도록 휘어질 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은, 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)의 경계에서 내측면이 소정의 각도를 가지도록 꺾이는 대신 완만한 곡면을 가질 수 있다. 일 실시예에서, 제1 격벽(PW1)은 제1 정렬 전극(ALE1)에 대응하여 적어도 일 영역이 곡면을 가지도록 휘어질 수 있으나, 이에 한정되지는 않는다.
또한, 제2 정렬 전극(ALE2)도 제1 정렬 전극(ALE1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은, 제1 정렬 전극(ALE1)의 곡면과 마주하는 영역에서 상기 제1 정렬 전극(ALE1)의 형상에 대응하는 곡면을 가질 수 있다. 일 실시예에서, 제2 격벽(PW2)은 제2 정렬 전극(ALE2)에 대응하여 적어도 일 영역이 곡면을 가지도록 휘어질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2)은, 이들이 서로 마주하는 영역의 전반에서 균일한 거리만큼 이격될 수 있다. 예를 들어, 제1 및 제2 정렬 전극들(ALE1, ALE2)은, 제1 정렬 전극(ALE1)의 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)의 경계에 대응하는 영역에서도 균일하게 제1 거리(d1)만큼 이격될 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)은, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21) 및 서브 전극부(ALE22)의 경계에 대응하는 영역에서도 균일하게 제1 거리(d1)만큼 이격될 수 있다.
유사하게, 제1 컨택 전극(CNE1)은, 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)의 경계에서, 제2 컨택 전극(CNE2)과 마주하는 일 영역이 곡면을 가지도록 휘어질 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은, 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)의 경계에서 내측면이 완만한 곡면을 가질 수 있다.
또한, 제2 컨택 전극(CNE2)도 제1 컨택 전극(CNE1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제2 컨택 전극(CNE2)은, 제1 컨택 전극(CNE1)의 곡면과 마주하는 영역에서 상기 제1 컨택 전극(CNE1)의 형상에 대응하는 곡면을 가질 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 이들이 서로 마주하는 영역의 전반에서 균일한 거리만큼 이격될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)의 경계에 대응하는 영역에서도 균일하게 제2 거리(d2)만큼 이격될 수 있다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제2 컨택 전극(CNE2)의 메인 전극부(CNE21) 및 서브 전극부(CNE22)의 경계에 대응하는 영역에서도 균일하게 제2 거리(d2)만큼 이격될 수 있다.
도 13은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소(PXL)의 실시예를 나타낸다. 도 14a는 도 13의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 나타내는 평면도이고, 도 14b는 도 13의 제1 및 제2 컨택 전극들(CNE1, CNE2)을 나타내는 평면도이다. 실시예에 따라, 도 13 내지 도 14b는, 도 11 내지 도 12b의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다.
도 13 내지 도 14b를 참조하면, 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)는, 제1 연결 전극(CNL1)과의 사이에 개구부(도 11의 OPN)를 구비하지 않고 상기 제1 연결 전극(CNL1)에 바로 연결될 수 있다. 이 경우, 제1 정렬 전극(ALE1)의 제3 전극부(ALE13)는 보다 확장된 폭을 가질 수 있다.
또한, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는, 제2 연결 전극(CNL2)으로부터 이격되지 않고 상기 제2 연결 전극(CNL2)에 바로 연결될 수 있다. 이 경우, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는 보다 확장된 폭을 가질 수 있다.
제1 컨택 전극(CNE1)은, 제1 정렬 전극(ALE1)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 컨택 전극(CNE1)의 제3 전극부(CNE13)는, 제1 정렬 전극(ALE1)의 제3 전극부(ALE13) 및 제1 연결 전극(CNL1)과 중첩될 수 있도록 보다 확장된 폭을 가질 수 있다.
또한, 제2 컨택 전극(CNE2)은, 제2 정렬 전극(ALE2)에 대응하는 형상을 가질 수 있다. 일 예로, 제2 컨택 전극(CNE2)의 서브 전극부(CNE22)는, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22) 및 제2 연결 전극(CNL2)과 중첩될 수 있도록 보다 확장된 폭을 가질 수 있다.
도 15는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소(PXL)의 실시예를 나타낸다. 도 16a는 도 15의 제1 및 제2 정렬 전극들(ALE1, ALE2)을 나타내는 평면도이고, 도 16b는 도 15의 제1 및 제2 컨택 전극들(CNE1, CNE2)을 나타내는 평면도이다. 실시예에 따라, 도 15 내지 도 16b는, 앞서 설명한 실시예들, 일 예로 도 11 내지 도 12b의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다. 한편, 도 15 내지 도 16b에는 도시하지 않았으나, 본 실시예에 의한 화소(PXL)도, 적어도 일 측면이 각각 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하는 제1 및/또는 제2 격벽들을 선택적으로 더 포함할 수 있다.
도 15 내지 도 16b를 참조하면, 제2 정렬 전극(ALE2)은 원형의 메인 전극부(ALE21)를 포함하고, 제1 정렬 전극(ALE1)은 제2 정렬 전극(ALE2)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 정렬 전극(ALE1)의 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)은 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)에 대응하는 개방형의 환(open circle) 형상을 가지면서 상기 메인 전극부(ALE21)를 둘러쌀 수 있다. 또한, 제1 정렬 전극(ALE1)의 제1, 제2 및 제3 전극부들(ALE11, ALE12, ALE13)은, 제2 정렬 전극(ALE2)으로부터 균일하게 제1 거리(d1)만큼 이격될 수 있다.
실시예에 따라, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는, 제1 정렬 전극(ALE1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는, 제1 정렬 전극(ALE1)의 제1 및 제2 전극부들(ALE11, ALE12) 각각의 일단과 마주하며, 상기 제1 및 제2 전극부들(ALE11, ALE12) 각각의 일단을 포함한 제1 정렬 전극(ALE1)의 양측 가능자리 영역에 대응하는 형상으로 휘어질 수 있다. 또한, 제2 정렬 전극(ALE2)의 서브 전극부(ALE22)는, 제1 정렬 전극(ALE1)으로부터 균일하게 제1 거리(d1)만큼 이격될 수 있다.
또한, 제2 정렬 전극(ALE2)은 메인 전극부(ALE21)와 서브 전극부(ALE22)의 사이에 배치된 연결 전극부(ALE23)를 더 포함할 수 있다. 상기 연결 전극부(ALE23)는, 메인 전극부(ALE21) 및 서브 전극부(ALE22)에 일체 또는 비일체로 연결되어, 상기 메인 전극부(ALE21)와 서브 전극부(ALE22)를 연결할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 각각 제1 및 제2 정렬 전극들(ALE1, ALE2)에 대응하는 형상을 가질 수 있다. 예를 들어, 제2 컨택 전극(CNE2)은, 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)와 중첩되는 원형의 메인 전극부(CNE21)를 포함할 수 있다. 그리고, 제1 컨택 전극(CNE1)은 제2 컨택 전극(CNE2)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)은 제2 컨택 전극(CNE2)의 메인 전극부(CNE21)에 대응하는 개방형의 환(open circle) 형상을 가지면서 상기 메인 전극부(CNE21)를 둘러쌀 수 있다. 또한, 제1 컨택 전극(CNE1)의 제1, 제2 및 제3 전극부들(CNE11, CNE12, CNE13)은, 제2 컨택 전극(CNE2)으로부터 균일하게 제2 거리(d2)만큼 이격될 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)의 서브 전극부(CNE22)는, 제1 컨택 전극(CNE1)에 대응하는 형상을 가질 수 있다. 예를 들어, 제2 컨택 전극(CNE2)의 서브 전극부(CNE22)는, 제1 컨택 전극(CNE1)의 제1 및 제2 전극부들(CNE11, CNE12) 각각의 일단과 마주하며, 상기 제1 및 제2 전극부들(CNE11, CNE12) 각각의 일단을 포함한 제1 컨택 전극(CNE1)의 양측 가능자리 영역에 대응하는 형상으로 휘어질 수 있다. 또한, 제2 컨택 전극(CNE2)의 서브 전극부(CNE22)는, 제1 컨택 전극(CNE1)으로부터 균일하게 제2 거리(d2)만큼 이격될 수 있다.
또한, 제2 컨택 전극(CNE2)은 메인 전극부(CNE21)와 서브 전극부(CNE22)의 사이에 배치된 연결 전극부(CNE23)를 더 포함할 수 있다. 상기 연결 전극부(CNE23)는, 메인 전극부(CNE21) 및 서브 전극부(CNE22)에 일체 또는 비일체로 연결되어, 상기 메인 전극부(CNE21)와 서브 전극부(CNE22)를 연결할 수 있다.
도 17 및 도 18은 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소(PXL)의 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 17 및 도 18은 앞서 설명한 실시예들, 일 예로 도 15 내지 도 16b의 실시예에 의한 화소(PXL)의 변경 실시예들을 나타낸다.
먼저 도 17을 참조하면, 제2 정렬 전극(ALE2)은 제1 정렬 전극(ALE1)에 의해 둘러싸이는 영역에서 타원형상을 가질 수 있다. 예를 들어, 도 16a에 도시된 바와 같은 원형의 제2 정렬 전극(ALE2)의 메인 전극부(ALE21)는, 도 17에 도시된 바와 같은 타원형의 전극부로 형성될 수 있다.
또한, 제1 정렬 전극(ALE1)은, 제2 정렬 전극(ALE2)에 대응하는 형상을 가짐으로써, 제2 정렬 전극(ALE2)과 마주하는 영역에서 상기 제2 정렬 전극(ALE2)과의 이격 거리를 균일하게 유지할 수 있다. 일 예로, 제1 정렬 전극(ALE1)은, 적어도 일 영역이 타원형의 개방형 환 형상을 가지도록 형성되면서, 상기 제2 정렬 전극(ALE2)으로부터 균일한 거리만큼 이격될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)에 의해 둘러싸이는 영역에서 타원형상을 가질 수 있다. 예를 들어, 도 16a에 도시된 바와 같은 원형의 제2 컨택 전극(CNE2)의 메인 전극부(CNE21)는, 도 17에 도시된 바와 같은 타원형의 전극부로 형성될 수 있다.
또한, 제1 컨택 전극(CNE1)은, 제2 컨택 전극(CNE2)에 영역에서 상기 제2 컨택 전극(CNE2)과의 이격 거리를 균일하게 유지할 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 타원형의 개방형 환 형상을 가지면서 상기 제2 컨택 전극(CNE2)으로부터 균일한 거리만큼 이격될 수 있다.
도 18을 참조하면, 제1 정렬 전극(ALE1)은 제1 연결 전극(CNL1)과의 사이에 개구부(도 15의 OPN)를 구비하지 않고 상기 제1 연결 전극(CNL1)에 바로 연결될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1) 및 제1 연결 전극(CNL1)과 중첩될 수 있도록, 발광 영역(EMA)의 일 측 가장자리 영역(일 예로, 상단 영역)에서 제1 방향(DR1)을 따라 보다 확장된 폭을 가질 수 있다.
제2 정렬 전극(ALE2)은 제2 연결 전극(CNL2)으로부터 이격되지 않고 상기 제2 연결 전극(CNL2)에 바로 연결될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 정렬 전극(ALE2) 및 제2 연결 전극(CNL2)과 중첩될 수 있도록, 발광 영역(EMA)의 다른 일 측 가장자리 영역(일 예로, 하단 영역)에서 제1 방향(DR1)을 따라 보다 확장된 폭을 가질 수 있다.
도 6a 내지 도 18을 참조하여 설명한 본 발명의 다양한 실시예들에 의한 화소(PXL) 및 이를 구비하는 표시 장치에 따르면, 각각의 발광 영역(EMA)에 공급된 발광 소자들(LD)을 보다 효율적으로 활용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다. 또한, 이를 위한 제1 및 제2 정렬 전극들(ALE1, ALE2), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형상은 다양하게 변경될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE1: 제1 정렬 전극(제3 전극) ALE2: 제2 정렬 전극(제4 전극)
BNK: 뱅크 BSL: 베이스 층
CNE1: 제1 컨택 전극(제1 전극) CNE11: 제1 전극부
CNE12: 제2 전극부 CNE13: 제3 전극부
CNE2: 제2 컨택 전극(제2 전극) CNE21: 메인 전극부
CNE22: 서브 전극부 CNL1: 제1 연결 전극
CNL2: 제2 연결 전극 DA: 표시 영역
DPL: 표시 소자층 EMA: 발광 영역
LD: 발광 소자 LSU: 광원 유닛
PCL: 화소 회로층 PNL: 표시 패널
PW1: 제1 격벽 PW2: 제2 격벽
PXL: 화소(발광 장치)

Claims (20)

  1. 각각의 발광 영역을 포함하며, 각각이, 상기 발광 영역에 서로 이격되어 배치된 제1 정렬 전극 및 제2 정렬 전극, 복수의 발광 소자들 상에 배치되고 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극, 및 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치되고 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 상기 복수의 발광 소자들을 포함하는 복수의 화소들; 및
    상기 각각의 발광 영역을 둘러싸도록 상기 화소들의 발광 영역들 사이에 배치되는 뱅크를 포함하며,
    상기 제1 전극은,
    상기 제2 전극의 제1 측에 인접하도록 상기 발광 영역에 배치된 제1 전극부;
    상기 제2 전극의 제2 측에 인접하도록 상기 발광 영역에 배치된 제2 전극부; 및
    상기 제1 및 제2 전극부들의 사이에서 상기 제1 및 제2 전극부들을 연결하며, 상기 제2 전극의 제3 측에 인접하도록 상기 발광 영역에 배치된 제3 전극부를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1, 제2 및 제3 전극부들 각각은, 상기 제2 전극으로부터 상기 발광 소자들의 길이 이하의 거리만큼 이격되는 표시 장치.
  3. 제1항에 있어서,
    상기 제1, 제2 및 제3 전극부들은, 상기 제2 전극으로부터 동일한 거리만큼 이격되는 표시 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 전극부들은, 상기 발광 영역에서 각각 제1 방향을 따라 연장되어 서로 평행하게 배치되며,
    상기 제3 전극부는, 상기 발광 영역에서 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 표시 장치.
  5. 제1항에 있어서,
    상기 제1, 제2 및 제3 전극부들은 서로 일체로 연결되는 표시 장치.
  6. 제1항에 있어서,
    상기 제1 전극은, 상기 제1, 제2 및 제3 전극부들의 경계에서, 상기 제2 전극과 마주하는 일 영역이 곡면을 가지도록 휘어지고,
    상기 제2 전극은, 상기 제1 전극의 곡면과 마주하는 영역에서 상기 제1 전극의 형상에 대응하는 곡면을 가지는 표시 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 전극부들은, 상기 제2 전극을 사이에 두고 서로 대칭을 이루는 표시 장치.
  8. 제1항에 있어서,
    상기 제2 전극은,
    상기 제1 및 제2 전극부들의 사이에 배치되며, 상기 제1 전극에 의해 둘러싸인 메인 전극부; 및
    상기 메인 전극부의 일단에 연결되며, 상기 메인 전극부와 상이한 방향으로 연장되어 상기 제1 및 제2 전극부들 각각의 일단과 마주하는 서브 전극부를 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 전극부들과 상기 메인 전극부는, 상기 발광 영역에서 각각 제1 방향을 따라 연장되어 서로 평행하게 배치되고,
    상기 제3 전극부 및 상기 서브 전극부는, 상기 발광 영역에서 각각 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 서로 평행하게 배치되는 표시 장치.
  10. 제1항에 있어서,
    상기 제2 전극은, 원형 또는 타원형의 메인 전극부를 포함하며,
    상기 제1, 제2 및 제3 전극부들은, 상기 메인 전극부에 대응하는 형상을 가지면서 상기 메인 전극부를 둘러싸는 표시 장치.
  11. 제10항에 있어서,
    상기 제2 전극은, 상기 메인 전극부에 연결되며 상기 제1 및 제2 전극부들 각각의 일단과 마주하도록 상기 발광 영역에 배치된 서브 전극부를 더 포함하는 표시 장치.
  12. 제1항에 있어서,
    상기 발광 소자들 각각은,
    상기 제1 전극과 중첩되어 상기 제1 전극에 전기적으로 연결되는 제1 단부; 및
    상기 제2 전극과 중첩되어 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함하는 표시 장치.
  13. 제12항에 있어서,
    상기 화소들 각각은,
    상기 제1 전극에 대응하는 형상을 가지면서 상기 제1 전극과 중첩되며, 상기 제1 전극을 통해 상기 발광 소자들의 제1 단부들에 전기적으로 연결되는 상기 제1 정렬 전극 및
    상기 제2 전극에 대응하는 형상을 가지면서 상기 제2 전극과 중첩되며, 상기 제2 전극을 통해 상기 발광 소자들의 제2 단부들에 전기적으로 연결되는 상기 제2 정렬 전극을 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 정렬 전극은, 제1 전원 또는 제1 구동 신호가 공급되는 제1 배선에 전기적으로 연결되고,
    상기 제2 정렬 전극은, 제2 전원 또는 제2 구동 신호가 공급되는 제2 배선에 전기적으로 연결되는 표시 장치.
  15. 제13항에 있어서,
    상기 화소들 각각은,
    상기 제1 정렬 전극보다 좁은 폭을 가지면서 상기 제1 정렬 전극의 하부에 배치되며, 상기 제1 정렬 전극에 대응하는 형상을 가지는 제1 격벽; 및
    상기 제2 정렬 전극보다 좁은 폭을 가지면서 상기 제2 정렬 전극의 하부에 배치되며, 상기 제2 정렬 전극에 대응하는 형상을 가지는 제2 격벽을 더 포함하는 표시 장치.
  16. 각각의 발광 영역을 포함하며, 각각이, 상기 발광 영역에 서로 이격되어 배치된 제1 정렬 전극 및 제2 정렬 전극, 복수의 발광 소자들 상에 배치되고 상기 발광 영역에 서로 이격되어 배치된 제1 전극 및 제2 전극, 및 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치되고 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 상기 복수의 발광 소자들을 포함하는 복수의 화소들; 및
    상기 각각의 발광 영역을 둘러싸도록 상기 화소들의 발광 영역들 사이에 배치되는 뱅크를 포함하며,
    상기 제2 전극은,
    상기 제1 전극에 의해 둘러싸이도록 상기 발광 영역에 배치된 메인 전극부; 및
    상기 메인 전극부의 일단에 연결되며, 상기 발광 영역에서 상기 메인 전극부와 상이한 방향으로 연장되어 상기 제1 전극의 양단과 마주하는 서브 전극부를 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 제1 전극은,
    상기 메인 전극부의 제1 측에 인접하도록 상기 발광 영역에 배치된 제1 전극부;
    상기 메인 전극부의 제2 측에 인접하도록 상기 발광 영역에 배치된 제2 전극부; 및
    상기 제1 및 제2 전극부들의 사이에서 상기 제1 및 제2 전극부들을 연결하며, 상기 메인 전극부의 제3 측에 인접하도록 상기 발광 영역에 배치된 제3 전극부를 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1, 제2 및 제3 전극부들 각각은, 상기 제2 전극으로부터 상기 발광 소자들의 길이 이하의 거리만큼 이격되는 표시 장치.
  19. 제17항에 있어서,
    상기 제1, 제2 및 제3 전극부들은, 상기 제2 전극으로부터 동일한 거리만큼 이격되는 표시 장치.
  20. 제16항에 있어서,
    상기 화소들 각각은,
    상기 제1 전극에 대응하는 형상을 가지면서 상기 제1 전극과 중첩되며, 상기 제1 전극을 통해 상기 발광 소자들의 제1 단부들에 전기적으로 연결되는 상기 제1 정렬 전극 및
    상기 제2 전극에 대응하는 형상을 가지면서 상기 제2 전극과 중첩되며, 상기 제2 전극을 통해 상기 발광 소자들의 제2 단부들에 전기적으로 연결되는 상기 제2 정렬 전극을 더 포함하는 표시 장치.
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