KR102673078B1 - 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 - Google Patents

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예에 의한 발광 장치는, 기판; 상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 길이 방향의 양측에 제1 단부 및 제2 단부를 갖는 적어도 하나의 발광 다이오드; 상기 발광 다이오드의 상부를 커버하도록 배치되며, 상기 발광 다이오드의 상기 제1 및 제2 단부들을 노출하는 절연 패턴; 상기 발광 다이오드의 상기 제1 단부에 접촉되며, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 다이오드의 상기 제2 단부에 접촉되며, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 포함한다. 상기 절연 패턴은, 상기 기판의 상부에서 보았을 때 상기 발광 다이오드의 상기 제1 및 제2 단부들을 완전히 커버하며, 하단 영역에서 폭이 감소하는 형상의 단면을 가진다.

Description

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치{LIGHT EMITTING DEVICE, FABRICATING METHOD THEREOF, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 상기 발광 다이오드를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지는 초소형의 발광 다이오드를 이용한 발광 장치가 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치의 광원으로 이용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 다이오드를 포함하는 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 장치는, 기판; 상기 기판 상에 서로 이격되어 배치된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 길이 방향의 양측에 제1 단부 및 제2 단부를 갖는 적어도 하나의 발광 다이오드; 상기 발광 다이오드의 상부를 커버하도록 배치되며, 상기 발광 다이오드의 상기 제1 및 제2 단부들을 노출하는 절연 패턴; 상기 발광 다이오드의 상기 제1 단부에 접촉되며, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 다이오드의 상기 제2 단부에 접촉되며, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 포함한다. 상기 절연 패턴은, 상기 기판의 상부에서 보았을 때 상기 발광 다이오드의 상기 제1 및 제2 단부들을 완전히 커버하며, 하단 영역에서 폭이 감소하는 형상의 단면을 가진다.
실시예에 따라, 상기 제1 및 제2 컨택 전극들은 각각 상기 제1 및 제2 단부들에서 상기 발광 다이오드의 양 측면에 접촉될 수 있다. 그리고, 상기 제1 및 제2 컨택 전극들 각각의 일측 끝단은 상기 발광 다이오드의 상부면 상으로 연장되지 않고 상기 절연 패턴의 하단 영역에 접촉될 수 있다.
실시예에 따라, 상기 제1 및 제2 컨택 전극들은 상기 발광 다이오드를 사이에 두고 서로 이격되며, 상기 기판 상의 서로 동일한 층 또는 동일한 높이에 배치될 수 있다.
실시예에 따라, 상기 절연 패턴은, 상기 발광 다이오드의 상기 제1 단부 상에 배치되며, 경사면 또는 곡면을 가지는 제1 측면; 및 상기 발광 다이오드의 상기 제2 단부 상에 배치되며, 경사면 또는 곡면을 가지는 제2 측면을 포함할 수 있다.
실시예에 따라, 상기 제1 측면의 상단부는, 상기 기판의 상부에서 보았을 때 상기 제1 단부로부터 상기 제1 전극 방향으로 상기 제1 및 제2 컨택 전극들의 두께 이상의 거리만큼 이격된 지점에 위치될 수 있다. 그리고, 상기 제2 측면의 상단부는, 상기 기판의 상부에서 보았을 때 상기 제2 단부로부터 상기 제2 전극 방향으로 상기 제1 및 제2 컨택 전극들의 두께 이상의 거리만큼 이격된 지점에 위치될 수 있다.
실시예에 따라, 상기 절연 패턴은, 상기 제1 및 제2 컨택 전극들 각각의 두께 이상의 두께를 가질 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 제1 전극과 상기 제1 컨택 전극의 일 영역 사이에 배치된 적어도 한 층의 제1 절연막; 및 상기 제2 전극과 상기 제2 컨택 전극의 일 영역 사이에 배치된 적어도 한 층의 제2 절연막을 더 포함할 수 있다.
실시예에 따라, 상기 절연 패턴은, 상기 제1 및 제2 절연막들 각각의 두께보다 작은 두께를 가질 수 있다.
실시예에 따라, 상기 절연 패턴의 상부면은 상기 발광 다이오드의 길이보다 큰 폭을 가질 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 절연 패턴 상에 상기 발광 다이오드와 중첩되도록 배치되며 상기 절연 패턴에 의해 상기 발광 다이오드 및 상기 제1 및 제2 컨택 전극들과 분리된 도전 패턴을 더 포함할 수 있다.
실시예에 따라, 상기 도전 패턴은 상기 제1 및 제2 컨택 전극들과 동일한 물질로 구성되며, 전기적으로 격리될 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 기판과 상기 발광 다이오드의 사이에 배치되는 제3 절연막을 더 포함할 수 있다.
실시예에 따라, 상기 발광 다이오드는 상기 기판의 일면 상에 수평으로 배치되며, 상기 제1 전극과 상기 제2 전극의 사이에 가로 방향으로 배열될 수 있다.
실시예에 따라, 상기 발광 다이오드는 나노 스케일 내지 마이크로 스케일의 직경 또는 길이를 가지는 막대형 발광 다이오드일 수 있다.
본 발명의 일 실시예에 의한 발광 장치의 제조 방법은, 기판 상에 서로 이격되도록 제1 및 제2 전극들을 형성하는 단계; 상기 제1 및 제2 전극들이 형성된 상기 기판 상에 제1 절연 물질층을 형성하는 단계; 상기 제1 절연 물질층이 형성된 상기 기판 상에 적어도 하나의 발광 다이오드를 공급하고, 상기 발광 다이오드의 제1 및 제2 단부들이 각각 상기 제1 및 제2 전극들에 인접하도록 상기 제1 및 제2 전극들의 사이에 상기 발광 다이오드를 배열하는 단계; 상기 발광 다이오드가 배열된 상기 기판 상에 제2 절연 물질층을 형성하는 단계; 상기 제2 절연 물질층이 형성된 상기 기판 상에 마스크를 형성하고, 상기 제1 및 제2 전극들의 적어도 일 영역과 상기 제1 및 제2 단부들을 노출하도록 상기 제1 및 제2 절연 물질층들을 식각하는 단계; 및 상기 제1 및 제2 단부들을 각각 상기 제1 및 제2 전극들에 연결하는 제1 및 제2 컨택 전극들을 형성하는 단계를 포함한다. 상기 제1 및 제2 절연 물질층들을 식각하는 단계에서, 상기 제1 및 제2 단부들이 위치한 상기 발광 다이오드의 양측 상부에서 상기 제2 절연 물질층을 과식각하여, 상기 발광 다이오드의 상부에서 상기 제1 및 제2 단부들을 완전히 커버하되 상기 발광 다이오드에 가까운 하단 영역에서 폭이 감소하는 절연 패턴을 형성한다.
실시예에 따라, 상기 마스크를 형성하는 단계는, 상기 제2 절연 물질층이 형성된 상기 기판 상에 포토 레지스트층을 형성하는 단계; 및 상기 제1 및 제2 단부들로부터 각각 소정 거리 이격된 지점들에서 상기 제1 및 제2 전극들 상부의 상기 제2 절연 물질층을 부분적으로 노출하도록 상기 포토 레지스트층에 제1 및 제2 개구부들을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 컨택 전극들을 형성하는 단계에서, 상기 절연 패턴 상에, 상기 발광 다이오드 및 상기 제1 및 제2 컨택 전극들과 분리되는 도전 패턴을 더 형성할 수 있다.
실시예에 따라, 상기 제1 및 제2 전극들을, 상기 기판 상의 동일한 층 상에 동시에 형성할 수 있다.
실시예에 따라, 상기 제1 및 제2 컨택 전극들을, 상기 기판 상의 동일한 층 상에 동시에 형성할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함하는 기판과, 상기 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 상기 기판의 일 영역 상에 서로 이격되어 배치된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 길이 방향의 양측에 제1 단부 및 제2 단부를 갖는 적어도 하나의 발광 다이오드; 상기 발광 다이오드의 상부를 커버하도록 배치되며, 상기 발광 다이오드의 상기 제1 및 제2 단부들을 노출하는 절연 패턴; 상기 발광 다이오드의 상기 제1 단부에 접촉되며, 상기 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 및 상기 발광 다이오드의 상기 제2 단부에 접촉되며, 상기 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극을 포함한다. 상기 절연 패턴은, 상기 기판의 상부에서 보았을 때 상기 발광 다이오드의 상기 제1 및 제2 단부들을 완전히 커버하며, 하단 영역에서 폭이 감소하는 형상의 단면을 가진다.
본 발명의 실시예에 의한 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 따르면, 제1 전극과 제2 전극의 사이에 발광 다이오드를 안정적으로 연결하면서도 제조 공정을 간소화할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다.
도 5 및 도 6은 도 4의 Ⅰ~Ⅰ' 선에 따른 발광 장치의 구조를 나타내는 단면도이다.
도 7은 도 5의 EA1 영역을 확대한 단면도이다.
도 8은 도 5의 EA1 영역에 대응하는 단면도로서, 절연 패턴의 형상과 관련한 다른 실시예를 나타낸다.
도 9는 본 발명의 일 실시예에 의한, 발광 다이오드와 절연 패턴의 상호 배치 관계를 개략적으로 나타내는 평면도이다.
도 10a 내지 도 10i는 도 5에 도시된 발광 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 11은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 12 내지 도 14는 도 11의 화소에 대한 서로 다른 실시예들을 나타내는 회로도들이다.
도 15는 도 11의 화소를 나타내는 평면도로서, 특히 각 화소의 발광 유닛에 대한 레이아웃 실시예를 나타낸다.
도 16은 도 15의 Ⅱ~Ⅱ' 선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 다이오드(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명에 의한 발광 다이오드(LD)의 종류 및/또는 형상 등이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 다이오드(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 다이오드(LD)는 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 다이오드(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 다이오드(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 다이오드(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 다이오드(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 다이오드(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 다이오드(LD)는 막대 형상으로 제조될 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)의 길이(L)는 그 직경(D)(또는, 단면의 너비)보다 클 수 있다.
실시예에 따라, 발광 다이오드(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 다이오드(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 다이오드(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 다이오드(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 다이오드(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 다이오드(LD)의 발광을 제어함으로써, 상기 발광 다이오드(LD)를 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 다이오드(LD)의 외주면(일 예로, 원 기둥의 외측면)에는 절연성 피막(INF)이 제공될 수 있다. 예를 들어, 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 다이오드(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 적어도 일부를 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 다이오드(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 다이오드(LD)의 양단에 위치한 제1 및 제2 도전성 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 다이오드(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 다이오드(LD)는 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 다이오드(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전성 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 다이오드(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 다이오드(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 다이오드(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 다이오드(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 다이오드(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 다이오드(LD)의 양단에 연결되는 전극들 중 적어도 하나의 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 다이오드(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 다이오드(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 상기 발광 다이오드(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 다이오드(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 다이오드들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 다이오드들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 다이오드(LD)는 추가적인 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 다이오드들(LD)을 유동성의 용액에 혼합하여 각각의 단위 발광 영역(일 예로, 각각의 화소 영역)에 공급할 때, 상기 발광 다이오드들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 발광 다이오드(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 다이오드(LD)를 포함한 발광 장치는, 표시 장치를 비롯한 다양한 종류의 장치에서 광원으로 이용될 수 있다. 예를 들어, 발광 표시 패널의 각 화소 영역에 적어도 하나의 발광 다이오드(LD)를 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 다이오드(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 다이오드(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 제1 및 제2 전원선들(PL1, PL2)을 포함하거나, 또는 상기 제1 및 제2 전원선들(PL1, PL2)에 직접적으로 연결되는 발광 장치를 도시하였다. 다만, 본 발명에 의한 발광 장치가 도 4에 도시된 실시예에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 발광 장치가 적어도 하나의 다른 회로 소자(일 예로, 화소 회로)나 중간의 연결 배선 등을 경유하여 제1 및/또는 제2 전원선들(PL1, PL2)에 연결될 수도 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 다수의 발광 다이오드들(LD)과, 상기 발광 다이오드들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결하는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 다만, 본 발명에 의한 발광 장치가 도 4에 도시된 실시예에 한정되지는 않는다. 예를 들어, 각각의 발광 장치는, 단일의 발광 다이오드(LD)만을 포함할 수도 있다.
또한, 상기 발광 장치는, 제1 전극(ELT1)을 제1 전원선(PL1)에 연결하는 제1 연결 전극(CNL1)과, 제2 전극(ELT2)을 제2 전원선(PL2)에 연결하는 제2 연결 전극(CNL2)을 더 포함할 수 있다. 실시예에 따라, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 전극들(ELT1, ELT2)에 일체로 연결되거나, 또는 적어도 하나의 컨택홀 등을 경유하여 상기 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 제1 및 제2 연결 전극들(CNL1, CNL2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 일체로 연결되는 경우, 상기 제1 및 제2 연결 전극들(CNL1, CNL2)을 각각 제1 및 제2 전극들(ELT1, ELT2)의 일 영역으로 간주할 수도 있다.
제1 전극(ELT) 및 제2 전극(ELT2)은 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 발광 장치의 베이스 부재가 되는 기판 상의 동일한 층 및/또는 높이에 소정 간격만큼 이격되어 나란히 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)을 통해 제1 전원선(PL1)에 연결될 수 있다. 실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제1 연결 전극(CNL1)이 제1 방향(DR1)(일 예로, 가로 방향)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)(일 예로, 세로 방향)을 따라 연장될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 개별적으로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
또한, 일 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 제1 전원선(PL1)과 일체로 연결될 수 있다. 또는, 다른 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 상기 제1 전원선(PL1)과는 개별적으로 형성되어 적어도 하나의 컨택홀 및/또는 적어도 하나의 회로 소자를 경유하여 상기 제1 전원선(PL1)에 전기적으로 연결될 수도 있다. 이에 의해, 제1 전원선(PL1)으로 공급되는 제1 전원이 제1 전극(ELT1)으로 전달될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)을 통해 제2 전원선(PL2)에 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 개별적으로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
또한, 일 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 제2 전원선(PL2)과 일체로 연결될 수 있다. 또는, 다른 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 상기 제2 전원선(PL2)과는 개별적으로 형성되어 적어도 하나의 컨택홀 및/또는 적어도 하나의 회로 소자를 경유하여 상기 제2 전원선(PL2)에 전기적으로 연결될 수도 있다. 이에 의해, 제2 전원선(PL2)으로 공급되는 제2 전원이 제2 전극(ELT2)으로 전달될 수 있다.
실시예에 따라, 제1 전원과 제2 전원은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원과 제2 전원 사이의 전위 차는, 발광 다이오드들(LD)의 문턱전압 이상일 수 있다. 또한, 실시예에 따라, 제1 전원과 제2 전원은, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 적어도 하나의 발광 다이오드(LD)가 순방향으로 연결될 수 있도록 하는 전위를 가질 수 있다. 즉, 제1 전원과 제2 전원 사이의 전압은, 발광 장치에 포함된 적어도 하나의 발광 다이오드(LD)가 발광할 수 있도록 하는 값을 가질 수 있다.
실시예에 따라, 발광 다이오드들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결될 수 있다. 일 예로, 발광 다이오드들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)이 마주하도록 배치된 영역에서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 제1 방향(DR1), 일 예로 가로 방향으로 배열될 수 있다.
실시예에 따라, 발광 다이오드들(LD)의 일 단부는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 다이오드들(LD)의 다른 단부는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 다이오드들(LD)의 양 단부 중 적어도 하나가, 제1 또는 제2 전극(ELT1, ELT2)에 직접적으로 접촉되어 상기 제1 또는 제2 전극(ELT1, ELT2)에 전기적으로 연결될 수도 있다.
한편, 도 4에서는 발광 다이오드들(LD)이 어느 하나의 방향, 일 예로, 제1 방향(DR1)을 따라 균일하게 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 다이오드들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 각각의 발광 다이오드(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 각각의 발광 다이오드(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 발광 다이오드들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 발광 장치 내에 규정된 소정의 발광 영역에 공급될 수 있다. 일 예로, 발광 다이오드들(LD)은 휘발성 용매에 섞여 각각의 발광 영역에 투하될 수 있다. 이때, 제1 및 제2 전원선들(PL1, PL2)을 통해 제1 및 제2 전극들(ELT1, ELT2)에 각각 제1 전원 및 제2 전원을 인가하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)이 자가 정렬하게 된다. 발광 다이오드들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 다이오드들(LD)의 양 단부에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 다이오드들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 발광 다이오드들(LD)의 일 단부 및 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 형성되어, 상기 발광 다이오드들(LD)의 일 단부와 제1 전극(ELT1)을 물리적 및/또는 전기적으로 연결한다. 유사하게, 제2 컨택 전극(CNE2)은 발광 다이오드들(LD)의 다른 단부 및 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 형성되어, 상기 발광 다이오드들(LD)의 다른 단부와 제2 전극(ELT2)을 물리적 및/또는 전기적으로 연결한다.
제1 전원선(PL1) 및 제1 전극(ELT1) 등을 경유하여 발광 다이오드들(LD)의 일 단부에 제1 전원이 인가되고, 제2 전원선(PL1) 및 제2 전극(ELT2) 등을 경유하여 발광 다이오드들(LD)의 다른 단부에 제2 전원이 인가되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 다이오드(LD)가 발광하게 된다. 이에 따라, 발광 장치가 빛을 방출할 수 있게 된다.
도 5 및 도 6은 도 4의 Ⅰ~Ⅰ'선에 따른 발광 장치의 구조를 나타내는 단면도이다. 구체적으로, 도 5 및 도 6은 각각 도 4의 Ⅰ~Ⅰ'선에 따른 단면의 일 실시예를 나타내는 것으로서, 제1 격벽(PW1) 및 제2 격벽(PW2)의 형상과 관련하여 서로 다른 실시예들을 나타낸다.
도 5 및 도 6을 도 4와 함께 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 다이오드(LD)와, 상기 발광 다이오드(LD)의 양단을 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 연결하는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함할 수 있다. 또한, 상기 발광 장치는, 기판(SUB)과 제1 전극(ELT1)의 일 영역 사이에 배치된 제1 격벽(PW1)과, 기판(SUB)과 제2 전극(ELT2)의 일 영역 사이에 배치된 제2 격벽(PW2)과, 제1 전극(ELT1)과 제1 컨택 전극(CNE1)의 일 영역 사이에 배치된 적어도 한 층의 제1 절연막(INS1)과, 제2 전극(ELT2)과 제2 컨택 전극(CNE2)의 일 영역 사이에 배치된 적어도 한 층의 제2 절연막(INS2)과, 기판(SUB)과 발광 다이오드(LD)의 사이에 배치된 제3 절연막(INS3)과, 발광 다이오드(LD)의 상부에 배치된 절연 패턴(INP)과, 상기 절연 패턴(INP)의 상부에 배치된 도전 패턴(CNP) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 기판(SUB)은 발광 장치의 베이스 부재를 구성하며, 경성 기판 또는 가요성 기판일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다. 즉, 기판(SUB)의 재료나 물성이 특별히 한정되지는 않는다.
기판(SUB) 상에는 제1 격벽(PW1) 및 제2 격벽(PW2)이 배치될 수 있다. 또한, 실시예에 따라서는 기판(SUB)의 상부에 도시되지 않은 적어도 한 층의 버퍼층 등이 더 배치 및/또는 형성될 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2)은 상기 버퍼층 상에 배치될 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 기판(SUB)의 일면 상에 서로 이격되도록 배치될 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB)의 동일한 층 상에 일정 간격만큼 이격되어 배치될 수 있다. 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 구조, 형상 및/또는 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
또한, 제1 및 제2 격벽들(PW1, PW2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 5에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 또는, 다른 실시예에서, 제1 및 제2 격벽들(PW1, PW2) 각각은 도 6에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 또는 그 위치가 변경될 수도 있다.
제1 격벽(PW1)의 상부에는 제1 전극(ELT1), 제1 절연막(INS1) 및 제1 컨택 전극(CNE1)이 순차적으로 배치되고, 제2 격벽(PW1)의 상부에는 제2 전극(ELT2), 제2 절연막(INS2) 및 제2 컨택 전극(CNE2)이 순차적으로 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)의 상부에 배치되는 적어도 하나의 전극 및/또는 절연막 등은 상기 제1 및 제2 격벽들(PW1, PW2)의 형상에 상응하는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 사이의 기판(SUB) 상에는, 제3 절연막(INS3), 발광 다이오드(LD), 절연 패턴(INP) 및 도전 패턴(CNP)이 순차적으로 배치될 수 있다. 실시예에 따라, 발광 다이오드(LD)의 적어도 일 영역, 일 예로 각각 제1 단부(EP1) 및 제2 단부(EP2)는 제1 및 제2 격벽들(PW1, PW2)에 의해 형성된 제1 및 제2 전극들(ELT1, ELT2)의 경사면(또는, 곡면)을 마주하도록 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은, 제1 및 제2 격벽들(PW1, PW2)이 배치된 기판(SUB) 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1)을 커버하도록 상기 제1 격벽(PW1) 상에 배치되고, 제2 전극(ELT2)은 제2 격벽(PW2)을 커버하도록 상기 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 일 예로, 제1 전극(ELT1)은 제1 격벽(PW1)의 형상에 대응되는 경사면 또는 곡면을 가질 수 있고, 제2 전극(ELT2)은 제2 격벽(PW2)의 형상에 대응되는 경사면 또는 곡면을 가질 수 있다. 한편, 실시예에 따라서는 발광 장치에 제1 및 제2 격벽들(PW1, PW2)이 제공되지 않을 수도 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2)은 실질적으로 평탄하게 구현될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 기판(SUB) 상의 동일한 층에 배치될 수 있으며, 실질적으로 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 동일한 높이를 가지면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)을 보다 안정적으로 연결할 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 적층 구조가 특별히 한정되지는 않는다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극(REF1)과 제1 도전성 캡핑층(CPL1)을 포함한 다중층으로 구성되고, 제2 전극(ELT2)은 제2 반사 전극(REF2)과 제2 도전성 캡핑층(CPL2)을 포함한 다중층으로 구성될 수 있다.
제1 및 제2 반사 전극들(REF1, REF2) 각각은, 일정한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 반사 전극들(REF1, REF2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 반사 전극들(REF1, REF2) 각각은 다양한 반사성 도전 물질로 구성될 수 있다.
이러한 제1 및 제2 반사 전극들(REF1, REF2)은 발광 다이오드들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 반사 전극들(REF1, REF2)이 각각 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사 또는 굴곡을 가지게 되면, 발광 다이오드들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 반사 전극들(REF1, REF2)에 의해 반사되어 더욱 정면 방향으로 진행될 수 있다. 이에 따라, 발광 다이오드들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)도 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 반사 전극들(REF1, REF2)과 함께 발광 다이오드들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 반사 전극들(REF1, REF2)의 상부에는, 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)이 선택적으로 배치될 수 있다. 일 예로, 제1 도전성 캡핑층(CPL1)은 제1 반사 전극(REF1)을 커버하도록 상기 제1 반사 전극(REF1) 상에 배치되고, 제2 도전성 캡핑층(CPL2)은 제2 반사 전극(REF2)을 커버하도록 상기 제2 반사 전극(REF2) 상에 배치될 수 있다.
제1 및 제2 도전성 캡핑층들(CPL1, CPL2) 각각은, 발광 다이오드(LD)에서 방출되는 광의 손실을 최소화하기 위하여 ITO나 IZO를 비롯한 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 이외에도 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)의 구성 물질은 다양하게 변경될 수 있다.
이러한 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)은 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 반사 전극들(REF1, REF2)이 손상되는 것을 방지하며, 상기 제1 및 제2 반사 전극들(REF1, REF2)과 기판(SUB) 사이의 접착력을 강화할 수 있다. 다만, 실시예에 따라서는 제1 및 제2 도전성 캡핑층들(CPL1, CPL2) 중 적어도 하나가 생략될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)이 배치된 기판(SUB) 상에는 제1 절연막(INS1)의 하부층을 구성하는 제1_1 절연막(INS1_1)과, 제2 절연막(INS2)의 하부층을 구성하는 제2_1 절연막(INS2_1)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 위치되는 제3 절연막(INS3)이 배치될 수 있다.
실시예에 따라, 제1_1 절연막(INS1_1)은 제1 전극(ELT1)과 제1 컨택 전극(CNE1)의 사이에 배치될 수 있다. 일 예로, 제1_1 절연막(INS1_1)은 제1 도전성 캡핑층(CPL1)과 제1 컨택 전극(CNE1)의 일 영역 사이에 개재될 수 있다. 이러한 제1_1 절연막(INS1_1)은 제1 전극(ELT1)의 일 영역 상부를 노출하면서 상기 제1 전극(ELT1)의 나머지 영역 상에 배치될 수 있다. 일 예로, 제1_1 절연막(INS1_1)은 발광 다이오드(LD)의 제1 단부(EP1)에 인접한 제1 도전성 캡핑층(CPL1)의 일 영역을 노출하고, 상기 제1 도전성 캡핑층(CPL1)의 나머지 영역을 커버할 수 있다.
실시예에 따라, 제2_1 절연막(INS2_1)은 제2 전극(ELT2)과 제2 컨택 전극(CNE2)의 사이에 배치될 수 있다. 일 예로, 제2_1 절연막(INS2_1)은 제2 도전성 캡핑층(CPL2)과 제2 컨택 전극(CNE2)의 일 영역 사이에 개재될 수 있다. 이러한 제2_1 절연막(INS2_1)은 제2 전극(ELT2)의 일 영역 상부를 노출하면서 상기 제2 전극(ELT2)의 나머지 영역 상에 배치될 수 있다. 일 예로, 제2_1 절연막(INS2_1)은 발광 다이오드(LD)의 제2 단부(EP2)에 인접한 제2 도전성 캡핑층(CPL2)의 일 영역을 노출하고, 상기 제2 도전성 캡핑층(CPL2)의 나머지 영역을 커버할 수 있다.
실시예에 따라, 제3 절연막(INS3)은 평면 상에서 보았을 때 (일 예로, 기판의 상부에서 보았을 때) 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 배치되며, 발광 장치의 두께 방향(일 예로, 기판(SUB)의 두께 방향) 상에서 기판(SUB)과 발광 다이오드(OLED)의 사이에 배치될 수 있다. 이러한 제3 절연막(INS3)의 상부에는 발광 다이오드(LD)가 배치될 수 있다. 즉, 제3 절연막(INS3)은 발광 다이오드(LD)의 하부에 배치된 절연막일 수 있다. 이러한 제3 절연막(INS3)은 발광 다이오드(LD)를 안정적으로 지지하며, 상기 발광 다이오드(LD)의 이탈을 방지할 수 있다.
실시예에 따라, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및/또는 제3 절연막(INS3)은 서로 동시에 형성될 수 있다. 일 예로, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및/또는 제3 절연막(INS3)은 SiNx를 비롯한 다양한 절연 물질 중 동일한 절연 물질을 포함할 수 있으며, 동일한 공정 단계에서 동시에 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및/또는 제3 절연막(INS3)은 적어도 하나의 서로 다른 절연 물질을 포함하거나, 서로 다른 공정 단계에서 형성될 수도 있다. 또한, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및 제3 절연막(INS3) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 구조가 특별히 한정되지는 않는다. 즉, 본 발명에서 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및/또는 제3 절연막(INS3)의 구조, 구성 물질 및/또는 형성 순서 등이 특별히 한정되지는 않는다.
실시예에 따라, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및 제3 절연막(INS3)이 배치된 기판(SUB) 상에는 적어도 하나의 발광 다이오드(LD)가 배치될 수 있다. 발광 다이오드(LD)는 제3 절연막(INS3)의 상부에 배치될 수 있으며, 기판(SUB)의 상부에서 보았을 때 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 이러한 발광 다이오드(LD)는 길이 방향의 양측에 각각 제1 단부(EP1) 및 제2 단부(EP2)를 가질 수 있다.
실시예에 따라, 발광 다이오드(LD)는 기판(SUB)의 일면 상에 수평으로 배치될 수 있다. 또한, 상기 발광 다이오드(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 가로 방향으로 배열될 수 있다. 일 예로, 발광 다이오드(LD)의 제1 단부(EP1)는 제1 전극(ELT1)을 향해 배치되고, 상기 발광 다이오드(LD)의 제2 단부(EP2)는 제2 전극(ELT2)을 향해 배치될 수 있다.
발광 다이오드(LD)가 배치된 기판(SUB) 상에는 제1 절연막(INS1)의 상부층을 구성하는 제1_2 절연막(INS1_2)과, 제2 절연막(INS2)의 상부층을 구성하는 제2_2 절연막(INS2_2)과, 발광 다이오드(LD)의 상부에 위치되는 절연 패턴(INP)이 배치될 수 있다.
실시예에 따라, 제1_2 절연막(INS1_2)은 제1_1 절연막(INS1_1)과 함께 제1 전극(ELT1)과 제1 컨택 전극(CNE1)의 사이에 배치될 수 있다. 일 예로, 제1_2 절연막(INS1_2)은 제1_1 절연막(INS1_1) 상에 배치될 수 있다. 이러한 제1_2 절연막(INS1_2)은, 제1_1 절연막(INS1_1)과 함께, 제1 전극(ELT1)의 일 영역 상부를 노출하면서 상기 제1 전극(ELT1)의 나머지 영역 상에 배치될 수 있다. 일 예로, 제1_2 절연막(INS1_2)은 발광 다이오드(LD)의 제1 단부(EP1)에 인접한 제1 도전성 캡핑층(CPL1)의 일 영역을 노출하고, 상기 제1 도전성 캡핑층(CPL1)의 나머지 영역을 커버할 수 있다.
실시예에 따라, 제2_2 절연막(INS2_2)은, 제2_1 절연막(INS2_1)과 함께 제2 전극(ELT2)과 제2 컨택 전극(CNE2)의 사이에 배치될 수 있다. 일 예로, 제2_2 절연막(INS2_2)은 제2_1 절연막(INS2_1) 상에 배치될 수 있다. 이러한 제2_2 절연막(INS2_2)은, 제2_1 절연막(INS2_1)과 함께, 제2 전극(ELT2)의 일 영역 상부를 노출하면서 상기 제2 전극(ELT2)의 나머지 영역 상에 배치될 수 있다. 일 예로, 제2_2 절연막(INS2_2)은 발광 다이오드(LD)의 제2 단부(EP2)에 인접한 제2 도전성 캡핑층(CPL2)의 일 영역을 노출하고, 상기 제2 도전성 캡핑층(CPL2)의 나머지 영역을 커버할 수 있다.
실시예에 따라, 절연 패턴(INP)은 발광 다이오드(LD)의 상부를 커버하도록 배치되되, 상기 발광 다이오드(LD)의 양측에 위치한 제1 및 제2 단부들(EP1, EP2)은 노출하도록 형성될 수 있다. 일 예로, 절연 패턴(INP)은 기판(SUB)의 상부에서 보았을 때 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)를 완전히 커버하도록 형성되되, 기판(SUB)의 측면 또는 단면 방향에서 보았을 때 상기 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2) 각각의 적어도 일 영역을 커버하지 않을 수 있다.
일 실시예에서, 절연 패턴(INP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하기 위한 도전막의 형성 공정에서, 상기 도전막이 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2) 상에서 절연 패턴(INP)에 의해 단선될 수 있도록 (일 예로, 끊어지도록) 형성될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)의 상단 영역에서 도전막의 단선(disconnection)을 유발할 수 있는 형상 및/또는 크기를 가질 수 있다. 절연 패턴(INP)의 실시예적 구조 및/또는 형상 등에 대한 보다 상세한 설명은 후술하기로 한다.
실시예에 따라, 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및/또는 절연 패턴(INP)은 서로 동시에 형성될 수 있다. 일 예로, 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및/또는 절연 패턴(INP)은 SiNx를 비롯한 다양한 절연 물질 중 동일한 절연 물질을 포함할 수 있으며, 동일한 공정 단계에서 동시에 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및/또는 절연 패턴(INP)은 적어도 하나의 서로 다른 절연 물질을 포함하거나, 서로 다른 공정 단계에서 형성될 수도 있다. 또한, 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및/또는 절연 패턴(INP)은, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1) 및/또는 제3 절연막(INS3)과 동일한 절연 물질을 포함할 수도 있다. 일 예로, 제1_1 절연막(INS1_1), 제2_1 절연막(INS2_1), 제3 절연막(INS3), 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및 절연 패턴(INP)은 모두 SiNx로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 상기 절연막들의 구성 물질은 다양하게 변경될 수 있다.
또한, 실시예에 따라, 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및 절연 패턴(INP) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 구조가 특별히 한정되지는 않는다. 즉, 본 발명에서 제1_2 절연막(INS1_2), 제2_2 절연막(INS2_2) 및/또는 절연 패턴(INP)의 구조, 구성 물질 및/또는 형성 순서 등이 특별히 한정되지는 않는다.
추가적으로, 제1 절연막(INS1) 및 제2 절연막(INS2)은 실질적으로 동일 또는 유사한 물질 및/또는 구조를 가질 수 있으며, 동일 공정 또는 방식을 통해 형성될 수 있다. 일 예로, 제1 절연막(INS1) 및 제2 절연막(INS2)의 구성 물질, 적층 구조, 형상, 두께 및 높이 중 적어도 하나는 서로 동일할 수 있다.
한편, 제3 절연막(INS3) 및 절연 패턴(INP) 각각은 제1 및 제2 절연막들(INS1, INS2)의 일부를 형성하는 과정에서, 상기 제1 및 제2 절연막들(INS1, INS2)의 일부와 동시에 형성될 수 있다. 일 예로, 제3 절연막(INS3)은 제1 및 제2 절연막들(INS1, INS2) 각각의 하부층을 구성하는 제1_1 및 제2_1 절연막들(INS1_1, INS2_1)과 실질적으로 동일 또는 유사한 물질 및/또는 구조를 가지며, 상기 제1_1 및 제2_1 절연막들(INS1_1, INS2_1)과 실질적으로 동일 또는 유사한 두께를 가질 수 있다. 이러한 제3 절연막(INS3)은 제1 절연막(INS1) 및 제2 절연막(INS2) 각각의 전체 두께보다 작은 두께를 가질 수 있으며, 일 예로 제1 또는 제2 절연막(INS1, INS2) 두께의 대략 절반에 해당하는 두께를 가질 수 있다.
유사하게, 절연 패턴(INP)은 제1 및 제2 절연막들(INS1, INS2) 각각의 상부층을 구성하는 제1_2 및 제2_2 절연막들(INS1_2, INS2_2)과 실질적으로 동일 또는 유사한 물질 및/또는 구조를 가지며, 상기 제1_2 및 제2_2 절연막들(INS1_2, INS2_2)과 실질적으로 동일 또는 유사한 두께를 가질 수 있다. 이러한 절연 패턴(INP)은 제1 절연막(INS1) 및 제2 절연막(INS2) 각각의 전체 두께보다 작은 두께를 가질 수 있으며, 일 예로 제1 또는 제2 절연막(INS1, INS2) 두께의 대략 절반에 해당하는 두께를 가질 수 있다.
제1 절연막(INS1), 제2 절연막(INS2) 및 절연 패턴(INP)이 배치된 기판(SUB) 상에는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 도전 패턴(CNP)이 배치된다. 다만, 도전 패턴(CNP)은 발광 장치에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 제거될 수도 있다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1) 및 제1 절연막(INS1)의 상부에 배치되며, 상기 제1 절연막(INS1)에 의해 커버되지 않는 제1 전극(ELT1)의 일 영역 상에서 상기 제1 전극(ELT1)에 접촉된다. 이에 의해, 제1 컨택 전극(CNE1)과 제1 전극(ELT1)이 전기적으로 연결된다. 또한, 제1 컨택 전극(CNE1)의 일단은 발광 다이오드(LD)의 제1 단부(EP1)에 접촉되며, 이를 통해 상기 제1 단부(EP1)에 전기적으로 연결된다. 이와 같은 제1 컨택 전극(CNE1)은 발광 다이오드(LD)의 제1 단부(EP1)를 안정적으로 고정하며, 상기 제1 단부(EP1)를 제1 전극(ELT1)에 전기적으로 연결한다.
제2 컨택 전극(CNE2)은 제2 전극(ELT2) 및 제2 절연막(INS2)의 상부에 배치되며, 상기 제2 절연막(INS2)에 의해 커버되지 않는 제2 전극(ELT2)의 일 영역 상에서 상기 제2 전극(ELT2)에 접촉된다. 이에 의해, 제2 컨택 전극(CNE2)과 제2 전극(ELT2)이 전기적으로 연결된다. 또한, 제2 컨택 전극(CNE2)의 일단은 발광 다이오드(LD)의 제2 단부(EP2)에 접촉되며, 이를 통해 상기 제2 단부(EP2)에 전기적으로 연결된다. 이와 같은 제2 컨택 전극(CNE2)은 발광 다이오드(LD)의 제2 단부(EP2)를 안정적으로 고정하며, 상기 제2 단부(EP2)를 제2 전극(ELT2)에 전기적으로 연결한다.
실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 실질적으로 투명 또는 반투명할 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO나 IZO를 비롯한 투명 도전성 물질로 이루어질 수 있으며, 이 외에도 현재 공지된 다양한 종류의 투명 도전성 물질로 이루어질 수 있다. 이에 따라, 발광 다이오드(LD)에서 생성되는 빛이 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 발광 다이오드(LD)의 외부로 방출될 수 있게 된다.
본 발명의 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 각각 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 상기 발광 다이오드(LD)의 양 측면에만 접촉되고, 상기 발광 다이오드(LD)의 상부면 상에는 배치되지 않을 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 일측 끝단은 발광 다이오드(LD)의 상부면 상으로는 연장되지 않고, 절연 패턴(INP)의 측면 하단 영역에 접촉될 수 있다.
또한, 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 다이오드(LD)를 사이에 두고 서로 이격되며, 기판(SUB) 상의 서로 동일한 층 및/또는 서로 동일한 높이에 배치될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 다이오드(LD)를 사이에 두고 서로 대칭을 이루는 형상 및/또는 구조를 가질 수 있다.
이러한 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 동일한 공정에서 동시에 형성될 수 있으며, 하단 영역에서 (또는, 하단 영역으로 갈수록) 폭이 좁아지는 형상을 가지는 절연 패턴(INP)에 의해 상기 절연 패턴(INP)의 하단 영역 주변에서 끊어지게 된다. 따라서, 발광 다이오드(LD)가, 일 예로 나노 스케일 내지 마이크로 스케일 범위의 작은 길이를 가지는 경우에도, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 상기 발광 다이오드(LD)를 사이에 두고 서로 분리된 상태를 유지하게 된다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 발광 다이오드(LD)의 상부면 상에는 배치되지 않기 때문에, 발광 다이오드(LD)의 형성 및/또는 배열 공정이나 절연 패턴(INP)의 형성 공정 등에서 상기 발광 다이오드(LD)의 표면에 형성된 절연성 피막(INF)이 손상되더라도, 상기 절연성 피막(INF)의 손상 부위를 통한 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)과의 의도치 않은 단락, 즉 쇼트 결함을 방지할 수 있게 된다.
이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 서로 동일한 공정, 일 예로, 단일의 마스크 공정을 통해 동시에 형성하더라도 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의한 쇼트 결함을 방지하고, 발광 장치의 전기적 안정성을 확보할 수 있게 된다.
이러한 본 발명의 실시예에 의하면, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 동일한 공정에서 동시에 형성할 수 있게 되므로, 발광 장치의 제조에 이용되는 마스크 공정의 수를 저감 또는 최소화할 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 다이오드(LD)를 안정적으로 연결하면서도 발광 장치의 제조 공정을 간소화할 수 있다. 이러한 본 발명의 실시예에 의하면, 발광 장치의 제조 비용 및/또는 제조 시간을 줄여 생산성을 높이고, 상기 발광 장치 구조를 간소화할 수 있다.
도전 패턴(CNP)은 절연 패턴(INP) 상에 발광 다이오드(LD)와 중첩되도록 배치되며, 절연 패턴(INP)에 의해 발광 다이오드(LD) 및 제1 및 제2 컨택 전극들(CNE1, CNE2)과 분리될 수 있다. 실시예에 따라, 도전 패턴(CNP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하는 공정에서 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동시에 형성되되, 하부로 갈수록 폭이 좁아지는 형상의 절연 패턴(INP)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)과의 연결이 끊어진 상태로 절연 패턴(INP) 상에 남을 수 있다.
일 예로, 도전 패턴(CNP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 투명 도전성 물질로 구성될 수 있으며, 절연 패턴(INP) 상에서 전기적으로 격리된 상태를 유지할 수 있다. 또한, 도전 패턴(CNP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하기 위한 도전막의 성막 공정, 일 예로 스퍼터링 방식의 도전막 성막 공정에서 절연 패턴(INP) 상에 형성될 수 있으며, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 실질적으로 동일 또는 유사한 두께를 가질 수 있다.
다만, 본 발명에서 도전 패턴(CNP)이 발광 장치에 반드시 형성 또는 잔류하여야만 하는 것은 아니다. 예를 들어, 실시예에 따라서는 도전 패턴(CNP)이 형성되지 않거나, 또는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하기 위한 도전막의 성막 공정 이후 선택적으로 제거될 수도 있다. 일 예로, 본 발명의 다른 실시예에서는 절연 패턴(INP)의 상부에 마스크를 배치하여 도전 패턴(CNP)의 형성을 차단하거나, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하는 과정에서 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)과 함께 도전 패턴(CNP)을 형성한 이후 상기 도전 패턴(CNP)을 선택적으로 제거할 수도 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2) 등이 배치된 기판(SUB) 상에는 오버 코트층(OC)이 배치될 수 있다. 일 예로, 오버 코트층(OC)은 제1 및 제2 컨택 전극들(CNE1, CNE2) 등이 배치된 기판(SUB)의 상면을 커버하도록 제공될 수 있다.
도 7은 도 5의 EA1 영역을 확대한 단면도이고, 도 8은 도 5의 EA1 영역에 대응하는 단면도로서, 절연 패턴(INP)의 형상과 관련한 다른 실시예를 나타낸다. 또한, 도 9는 본 발명의 일 실시예에 의한, 발광 다이오드(LD)와 절연 패턴(INP)의 상호 배치 관계를 개략적으로 나타내는 평면도이다.
도 7 내지 도 9를 참조하면, 절연 패턴(INP)은 기판(SUB)의 상부에서 보았을 때 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)을 포함하여 상기 발광 다이오드(LD)의 상부면을 완전히 커버하도록 형성될 수 있다. 다만, 절연 패턴(INP)은 기판(SUB)의 측면 또는 단면 방향에서 보았을 때 상기 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다.
예를 들어, 절연 패턴(INP)은 제1 및 제2 단부들(EP1, EP2)의 상단 영역만을 커버하고, 상기 제1 및 제2 단부들(EP1, EP2)의 나머지 영역은 커버하지 않도록 형성될 수 있다. 일 예로, 절연 패턴(INP)은, 각각의 발광 다이오드(LD)의 상부면을 완전히 덮되, 기판(SUB)에 보다 가까운 하단 영역에서, 또는, 기판(SUB)에 점차적으로 근접하는 하단 영역으로 갈수록, 폭이 감소하는 형상의 단면을 가지면서, 상기 발광 다이오드(LD)의 양측에 위치한 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 절연 패턴(INP)에 의해 커버되지 않은 제1 단부(EP1)는 제1 컨택 전극(CNE1)에 의해 접촉 및 커버되며, 상기 절연 패턴(INP)에 의해 커버되지 않은 제2 단부(EP2)는 제2 컨택 전극(CNE2)에 의해 접촉 및 커버될 수 있다. 즉, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 가로 방향으로 배치된 발광 다이오드(LD)의 양 측면에서, 상기 발광 다이오드(LD)와의 접촉을 통해 상기 발광 다이오드(LD)에 전기적으로 연결될 수 있다.
실시예에 따라, 절연 패턴(INP)의 상부면(USUR)은 발광 다이오드(LD)의 길이(L)보다 큰 수치의 제1 폭(W1, W1')을 가지면서, 상기 발광 다이오드(LD)의 상부면을 완전히 커버할 수 있다. 한편, 상기 절연 패턴(INP)은, 하단 영역에서, 또는 상기 하단 영역으로 갈수록, 그 폭이 감소하는 형상을 가질 수 있으며, 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 일 예로, 절연 패턴(INP)의 하부면(LSUR)은 발광 다이오드(LD)의 길이(L)와 유사하거나, 또는 그보다 작은 수치의 제2 폭(W2, W2')을 가질 수 있다.
예를 들어, 절연 패턴(INP)은, 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치되는 측면(SSUR)에서, 하단 영역으로 갈수록 그 폭이 점진적으로 감소하는 형상의 단면을 가질 수 있다. 일 예로, 절연 패턴(INP)은, 발광 다이오드(LD)의 제1 단부(EP1) 상에 배치되는 제1 측면(SSUR1)과, 상기 발광 다이오드(LD)의 제2 단부(EP2) 상에 배치되는 제2 측면(SSUR2)을 포함할 수 있다. 그리고, 상기 제1 및 제2 측면들(SSUR1, SSUR2)은 도 7에 도시된 바와 같이 곡면(일 예로, 버섯 형상(mushroom shape)의 측면부에 대응하는 곡면)을 가지거나, 도 8에 도시된 바와 같이 기울어진 경사면(일 예로, 역사다리꼴 형상의 측면부에 대응하는 경사면)을 가질 수 있으며, 하단 영역으로 갈수록 그 폭이 점진적으로 감소할 수 있다. 다만, 절연 패턴(INP)의 형상이 도 7 및 8에 도시된 실시예에 한정되지는 않으며, 이외에도 절연 패턴(INP)의 형상은 다양하게 변경될 수 있다. 예를 들어, 본 발명의 다른 실시예에서는 절연 패턴(INP)의 제1 및 제2 측면들(SSUR1, SSUR2)이 곡면 및 경사면이 결합된 형상을 가지거나, 계단 또는 요철 형상을 가질 수도 있다.
실시예에 따라, 절연 패턴(INP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하기 위한 도전막의 형성 공정에서, 상기 도전막이 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)의 상단 영역에서는 절연 패턴(INP)에 의한 음영 효과(shadow effect)에 의해 자연적으로 끊어질 수 있을 정도의 형상 및/또는 크기를 가질 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 두께(TH1)를 가지고, 도전 패턴(CNP)이 상기 제1 두께(TH1)와 유사 또는 동일하거나 그 보다 작은 수치의 두께(TH1')를 가진다고 할 때, 절연 패턴(INP)의 제1 측면(SSUR1)의 상단부(USE1)는, 상기 기판(SUB)의 상부에서 보았을 때 발광 다이오드(LD)의 제1 단부(EP1)로부터 제1 전극(ELT1) 방향으로 제1 두께(TH1) 이상의 제1 거리(d1)만큼 이격된 지점에 위치될 수 있다. 유사하게, 절연 패턴(INP)의 제2 측면(SSUR2)의 상단부(USE2)는, 상기 기판(SUB)의 상부에서 보았을 때 발광 다이오드(LD)의 제2 단부(EP2)로부터 제2 전극(ELT2) 방향으로 제1 두께(TH1) 이상의 제2 거리(d2)만큼 이격된 지점에 위치될 수 있다. 일 예로, 후속 공정에서 형성될 제1 및 제2 컨택 전극들(CNE1, CNE2)의 두께, 즉, 상기 제1 두께(TH1)가 대략 0.1㎛ 내지 0.2㎛라고 할 때, 절연 패턴(INP)의 제1 및 제2 측면들(SSUR1, SSUR2) 각각의 상단부들(USE1, USE2)은 평면 상에서 보았을 때 각각 발광 다이오드(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로부터 대략 0.3㎛ 이상, 일 예로 0.3㎛ 내지 0.5㎛ 만큼 이격된 지점에 위치될 수 있다.
한편, 상기 제1 및 제2 측면들(SSUR1, SSUR2) 각각의 하단부들(LSE1, LSE2)은, 상기 제1 및 제2 단부들(EP1, EP2)에 바로 인접하여 배치될 수 있다. 일 예로, 상기 제1 및 제2 측면들(SSUR1, SSUR2) 각각의 하단부들(LSE1, LSE2)은, 제1 두께(TH1) 이하의 거리 이내에서 제1 및 제2 단부들(EP1, EP2)에 인접하여 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형성 공정에서, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)이 발광 다이오드(LD)의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)에 안정적으로 접촉될 수 있다.
또한, 절연 패턴(INP)은, 도전 패턴(CNP)이 그 주변의 발광 다이오드(LD)와 제1 및 제2 컨택 전극들(CNE1, CNE2)로부터 안정적으로 분리될 수 있도록 하는 정도의 두께를 가질 수 있다. 일 예로, 절연 패턴(INP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)의 두께, 즉 제1 두께(TH1) 이상의 제2 두께(TH2)를 가질 수 있다. 일 예로, 상기 제1 두께(TH1)가 대략 0.1㎛ 내지 0.2㎛라고 할 때, 상기 제2 두께(TH2)는 대략 0.3㎛ 이상, 일 예로 0.3㎛ 내지 0.5㎛일 수 있다.
추가적으로, 절연 패턴(INP)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하기 위한 도전막이 제1 및 제2 측면들(SSUR1, SSUR2)에서 안정적으로 끊어질 수 있도록 하는 형상을 가질 수 있다. 일 예로, 절연 패턴(INP)은 하단 영역으로 갈수록 폭이 좁아지는 형태로 소정 범위의 각도, 경사 및/또는 곡률을 가질 수 있으며, 이외에도 계단 형상 등을 가질 수 있다.
상술한 실시예에 의하면, 발광 다이오드(LD)의 상부면을 덮는 절연 패턴(INP)을, 하단 영역에서 폭이 감소하는 형태로 형성한다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 다이오드(LD)를 안정적으로 연결하면서도 발광 장치의 제조 공정을 간소화할 수 있다.
도 10a 내지 도 10i는 도 5에 도시된 발광 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 10a를 참조하면, 먼저 기판(SUB)의 일면 상에 서로 이격되도록 제1 격벽(PW1) 및 제2 격벽(PW2)을 형성한다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 형성 공정 및/또는 패터닝 공정(일 예로, 마스크 공정)을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 동일한 물질을 이용하여 기판(SUB) 상의 동일한 층 (또는, 동일한 평면) 상에 동시에 형성될 수 있으나, 본 발명이 이에 한정되지는 않는다.
도 10b를 참조하면, 제1 및 제2 격벽들(PW1, PW2)이 형성된 기판(SUB) 상에 서로 이격되도록 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성한다. 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전 재료를 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
또한, 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극(REF1) 및 제1 도전성 캡핑층(CPL1)을 포함한 다중층으로 형성되고, 제2 전극(ELT2)은 제2 반사 전극(REF2) 및 제2 도전성 캡핑층(CPL2)을 포함한 다중층으로 형성될 수 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2)을 형성하는 단계는, 제1 및 제2 격벽들(PW1, PW2) 상에 각각 제1 및 제2 반사 전극들(REF1, REF2)을 형성하는 단계와, 상기 제1 및 제2 반사 전극들(REF1, REF2) 상에 제1 및 제2 도전성 캡핑층들(CPL1, CPL2)을 형성하는 단계를 포함할 수 있다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2)은 기판(SUB) 상의 동일한 층 상에 동시에 형성될 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 전극들(ELT1, ELT2)을 동시에 형성할 경우, 발광 장치의 제조에 이용되는 마스크 공정의 수를 저감 또는 최소화할 수 있게 된다.
도 10c를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)이 형성된 기판(SUB) 상에 제1 절연 물질층(IL1)을 형성한다. 실시예에 따라, 제1 절연 물질층(IL1)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 실시예에 따라, 제1 절연 물질층(IL1)은 단일층 또는 다중층으로 형성될 수 있다.
도 10d를 참조하면, 제1 절연 물질층(IL1)이 형성된 기판(SUB) 상에 적어도 하나의 발광 다이오드(LD)를 공급하고, 상기 발광 다이오드(LD)의 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 인접하도록 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드(LD)를 배열한다. 실시예에 따라, 발광 다이오드(LD)는 잉크젯 방식 등을 비롯한 다양한 방식을 통해 기판(SUB) 상에 공급될 수 있고, 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압을 인가함에 따라 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
도 10e를 참조하면, 발광 다이오드(LD)가 배열된 기판(SUB) 상에 제2 절연 물질층(IL2)을 형성한다. 실시예에 따라, 제2 절연 물질층(IL2)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 실시예에 따라, 제2 절연 물질층(IL2)은 단일층 또는 다중층으로 형성될 수 있다.
도 10f 및 도 10g를 참조하면, 제2 절연 물질층(IL2)이 형성된 기판(SUB) 상에 마스크(일 예로, 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 연결하기 위한 제1 및 제2 컨택부들(CNT1, CNT2)에 대응하는 개구부(OP1, OP2)가 형성된 포토 레지스트층(PR))를 형성하고, 제1 및 제2 전극들(ELT1, ELT2)의 적어도 일 영역과 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 제1 및 제2 절연 물질층들(IL1, IL2)을 식각할 수 있다. 이를 통해, 제1 전극(ELT1) 상에 상기 제1 전극(ELT1)의 일 영역을 노출하는 제1 절연막(INS1)을, 제2 전극(ELT2) 상에 상기 제2 전극(ELT2)의 일 영역을 노출하는 제2 절연막(INS2)을, 발광 다이오드(LD) 상에 상기 발광 다이오드(LD)의 상부를 커버하는 절연 패턴(INP)을 형성할 수 있다.
예를 들어, 마스크를 형성하는 단계는, 제2 절연 물질층(IL2)이 형성된 기판(SUB) 상에 포토 레지스트층(PR)을 형성하고, 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 각각 소정의 제3 거리(d3) 및 제4 거리(d4)만큼 이격된 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)에 대응하는 각각의 지점에서, 제1 및 제2 전극들(ELT1, ELT2) 상부의 제2 절연 물질층(IL2)을 부분적으로 노출하도록 포토 레지스트층(PR)에 제1 및 제2 개구부들(OP1, OP2)을 형성하는 단계를 포함할 수 있다. 이와 같이 제1 및 제2 개구부들(OP1, OP2)이 형성된 포토 레지스트층(PR)은 제1 및 제2 절연 물질층들(IL1, IL2)의 일 영역을 선택적으로 식각하기 위한 마스크로 이용될 수 있다.
실시예에 따라, 제1 및 제2 절연 물질층들(IL1, IL2)은 동시에 식각되거나, 또는 순차적으로 식각될 수 있다. 또한, 제1 및 제2 절연 물질층들(IL1, IL2)은 적어도 한 차례 및/또는 적어도 한 종류의 식각 공정을 통해 식각될 수 있다. 일 예로, 제1 및 제2 절연 물질층들(IL1, IL2)은 적어도 한 차례의 건식 및/또는 습식 식각 공정을 통해 식각될 수 있다.
단, 본 발명의 일 실시예에서, 적어도 제2 절연 물질층(IL2)은 제1 및 제2 단부들(EP1, EP2)이 위치한 발광 다이오드(LD)의 양측 상에서, 하단 영역으로 갈수록 폭이 감소하는 형태로 과식각(over-etching)될 수 있다. 예를 들어, 발광 다이오드(LD)의 상부에서 제2 절연 물질층(IL2)의 양 측면을 과식각함을 통해, 발광 다이오드(LD)의 상부에서는 제1 및 제2 단부들(EP1, EP2)을 완전히 커버하되 상기 발광 다이오드(LD)에 가까운 하단 영역으로 갈수록 폭이 감소하면서 상기 발광 다이오드(LD)의 측면 방향에서 상기 제1 및 제2 단부들(EP1, EP2)을 노출하는 절연 패턴(INP)을 형성할 수 있다.
실시예에 따라, 포토 레지스터(PR)에 형성되는 제1 및 제2 개구부들(OP1, OP2) 각각의 위치 및 크기 등은 식각 조건이나 공정 마진 등에 따라 달라질 수 있다. 일 예로, 발광 다이오드(LD) 상에 형성하고자 하는 절연 패턴(INP)의 크기, 형상 및 위치와 더불어, 제1 및 제2 절연 물질층들(IL1, IL2)의 재료 및 두께, 식각 가스의 농도 및 식각이 진행되는 시간 중 적어도 하나를 고려하여, 제1 및 제2 개구부들(OP1, OP2)의 위치 및/또는 크기를 조절할 수 있다. 또한, 제1 및/또는 제2 절연 물질층들(IL1, IL2)의 식각 과정에서 포토 레지스트층(PR)의 일부도 함께 식각될 수 있으므로, 제1 및 제2 개구부들(OP1, OP2)이 확장될 수 있음을 고려하여 상기 제1 및 제2 개구부들(OP1, OP2)의 위치 및/또는 크기를 조절할 수도 있다. 즉, 마스크에 형성되는 제1 및 제2 개구부들(OP1, OP2)의 위치 및 크기 등은 공정 조건이나 마진 등을 고려하여 설정될 수 있다.
도 10h를 참조하면, 제1 및 제2 절연막들(INS1, INS2) 및 절연 패턴(INP)이 형성된 기판(SUB) 상에 제1 및 제2 컨택 전극들(CNE1, CNE2)과 도전 패턴(CNP)을 형성한다. 예를 들어, 제1 및 제2 절연막들(INS1, INS2) 및 절연 패턴(INP)이 형성된 기판(SUB) 상에 스퍼터링 등을 비롯한 다양한 방식을 통해 도전막을 성막 및/또는 패터닝함으로써, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 도전 패턴(CNP)을 형성할 수 있다.
실시예에 따라, 상기 도전막은 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드(LD)의 상부는 물론, 제1 및 제2 절연 물질층들(IL1, IL2)의 식각 공정에서 노출된 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2) 상에도 바로 형성될 수 있다. 이에 따라, 상기 도전막이 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)에 직접 접촉되도록 형성되면서, 상기 제1 및 제2 단부들(EP1, EP2)을 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결하는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성할 수 있다.
또한, 상기 도전막은 발광 다이오드(LD)의 상부에도 형성되되, 절연 패턴(INP)에 의해 제1 및 제2 컨택 전극들(CNE1, CNE2)과는 분리되어 형성되게 된다. 따라서, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하는 단계에서, 발광 다이오드(LD)의 상부에는 도전 패턴(CNP)이 형성될 수 있다. 이러한 도전 패턴(CNP)은, 절연 패턴(INP)에 의해, 발광 다이오드(LD)와 제1 및 제2 컨택 전극들(CNE1, CNE2)과는 분리된 상태를 유지할 수 있다.
도 10i를 참조하면, 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 도전 패턴(CNP)이 형성된 기판(SUB) 상에 오버 코트층(OC)을 형성한다. 이에 따라, 도 5의 실시예 등에 의한 발광 장치를 제조할 수 있게 된다.
상술한 실시예에 의하면, 제1 및 제2 컨택 전극들(CNE1, CNE2)을, 기판(SUB) 상의 동일한 층 상에 동시에 형성할 수 있게 된다. 이에 따라, 발광 장치의 제조에 이용되는 마스크 공정의 수를 저감 또는 최소화할 수 있게 된다.
또한, 절연 패턴(INP)에 의해, 발광 다이오드(LD) 상부의 도전 패턴(CNP)이 전기적으로 격리된 상태를 유지할 수 있기 때문에, 발광 다이오드(LD) 및/또는 그 주변에서 쇼트 결함이 발생하는 것을 방지하고, 상기 발광 다이오드(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있게 된다.
도 11은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 11에서는 앞서 설명한 실시예에 의한 발광 장치를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 실시예에 따라, 도 11에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 11을 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 기판(SUB)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 기판(SUB) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 예컨대, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 광원, 일 예로 앞선 실시예에서 설명한 발광 장치를 각각의 광원으로서 포함할 수 있다. 예를 들어, 화소들(PXL) 각각은, 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 또한, 상기 발광 다이오드(LD)는 나노 스케일 내지 마이크로 스케일 범위의 작은 크기를 가지는 초소형의 막대형 발광 다이오드일 수 있다. 또한, 실시예에 따라, 화소들(PXL) 각각은, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 다이오드들(LD)을 포함할 수 있으며, 이를 통해 원하는 레벨의 휘도를 얻을 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명에 의한 표시 장치에서, 화소들(PXL)의 종류, 구조 및/또는 구동 방식 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)는 현재 공지된 다양한 구조의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 12 내지 도 14는 도 11의 화소(PXL)에 대한 서로 다른 실시예들을 나타내는 회로도들이다. 구체적으로, 도 12 내지 도 14는 능동형 발광 표시 장치에 구비될 수 있는 화소(PXL)의 서로 다른 실시예들을 도시한 것이다. 일 예로, 도 12 내지 도 14에 도시된 각각의 화소(PXL)는 도 11의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 12를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)과, 상기 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 다이오드들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 발광 다이오드들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 다이오드들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 12에서는 각 화소(PXL)의 발광 유닛(EMU)을 구성하는 발광 다이오드들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 다이오드들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 다이오드(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 발광 유닛(EMU)을 구성하는 발광 다이오드들(LD)의 일 단부(일 예로, 도 4 내지 도 6의 EP1)는 제1 전극(일 예로, 도 4 내지 도 6의 ELT1)을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 다이오드들(LD)의 다른 단부(일 예로, 도 4 내지 도 6의 EP2)는 제2 전극(일 예로, 도 4 내지 도 6의 ELT2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다. 편의상, 이하에서는 각 발광 유닛(EMU)에 배치되는 제1 전극(ELT1) 및 제2 전극(ELT2)을 각각 제1 화소 전극 및 제2 화소 전극이라 지칭하기로 한다.
각각의 발광 유닛(EMU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 이러한 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(구동 트랜지스터; T1)의 제1 전극은 제1 전원(VDD)에 접속되고, 제2 전극은 제1 화소 전극(즉, 해당 발광 유닛(EMU)의 제1 전극(ELT1))을 통해 발광 다이오드들(LD)에 접속된다. 여기서, 상기 제1 트랜지스터(T1)의 제1 및 제2 전극들은 서로 다른 전극으로서, 일 예로 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(스위칭 트랜지스터; T2)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 주사선(Si)에 접속된다.
이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 12에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 13에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 13에 도시된 화소(PXL)는, 제1 및 제2 트랜지스터들(T1, T2)의 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 12의 화소 회로(PXC)와 실질적으로 유사하다. 따라서, 도 13의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 12 및 도 13에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 14에 도시된 실시예와 같이 구성될 수도 있다.
도 14를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 이러한 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(VDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 다이오드들(LD)에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 제1 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 다이오드들(LD)의 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 유닛(EMU)(일 예로, 발광 다이오드들(LD)의 일 단부에 연결된 제1 화소 전극)과 초기화 전원(Vint)의 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 화소 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 14에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 12 내지 도 14에 도시된 실시예에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 각각의 화소(PXL)는 수동형 발광 표시 장치의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)의 제1 및 제2 화소 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선에 직접 접속될 수 있다.
도 15는 도 11의 화소(PXL)를 나타내는 평면도로서, 특히 각 화소(PXL)의 발광 유닛(EMU)에 대한 레이아웃 실시예를 나타낸다. 그리고, 도 16은 도 15의 Ⅱ~Ⅱ' 선에 따른 단면도이다
실시예에 따라, 도 15에 도시된 발광 유닛(EMU)은 앞서 설명한 실시예, 일 예로 도 4 등에 도시된 실시예에 의한 발광 장치와 실질적으로 유사 또는 동일하게 구성될 수 있다. 또한, 도 16에 도시된 표시 소자층(LDL)은 도 15의 발광 유닛(EMU)에 대응하는 단면을 보여주는 것으로서, 일 예로 도 5 등에 도시된 실시예에 의한 발광 장치의 단면과 실질적으로 유사 또는 동일하게 구성될 수 있다. 따라서, 도 15 및 도 16에서, 도 4 및 도 5와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 각각의 화소(PXL)는, 기판(SUB) 상에 순차적으로 배치된 화소 회로층(PCL) 및 표시 소자층(LDL)을 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함한다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 형성되어 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치된 적어도 하나의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 편의상, 도 15에서는 화소 회로(PXC)에 구비되는 트랜지스터들 중 표시 소자층(LDL)의 제1 전극(ELT1)(즉, 제1 화소 전극)에 직접적으로 연결되는 하나의 트랜지스터(T)만을 대표적으로 도시하기로 하며, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 본 발명에서 각 트랜지스터(T)의 구조가 도 16에 도시된 실시예에 한정되지는 않는다. 예를 들어, 각각의 트랜지스터(T)는 현재 공지된 다양한 단면 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들은 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 패시베이션막(PSV)을 포함할 수 있다. 실시예에 따라, 상기 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 패시베이션막(PSV)은 기판(SUB)과 표시 소자층(LDL)의 사이에 순차적으로 적층될 수 있다. 또한, 화소 회로층(PCL)은 기판(SUB)과 회로 소자들의 사이에 배치된 적어도 한 층의 버퍼층(BFL)을 추가적으로 포함할 수 있다. 실시예에 따라, 버퍼층(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2) 및 패시베이션막(PSV) 중 적어도 하나는 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 기판(SUB)의 일면 상에 형성될 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 각각의 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 16에서는 각각의 트랜지스터(T)가 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 각각의 화소 영역(PXA)에 배치되는 적어도 하나의 트랜지스터(T)가 별개의 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)을 구비하는 대신, 상기 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)의 사이에 배치되며, 반도체층(SCL)의 적어도 일 영역과 중첩될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은 적어도 한 층의 절연막, 일 예로 복수의 절연막을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 제2 층간 절연막(ILD2)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI)과 제1 및 제2 층간 절연막들(ILD1, ILD2)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
한편, 실시예에 따라 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 적어도 하나의 컨택홀(일 예로, 제1 컨택홀(CH1))에 의해 상기 패시베이션막(PSV)의 상부에 배치된 표시 소자층(LDL)의 제1 전극(ELT1), 즉 제1 화소 전극에 전기적으로 연결될 수 있다. 다만, 이는 각 트랜지스터(T1)의 접속 위치 등에 따라 트랜지스터 별로 다를 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는 서로 다른 층에 이격되어 배치된 제1 및 제2 커패시터 전극들(CSE1, CSE2)을 포함할 수 있다. 일 예로, 제1 커패시터 전극(CSE1)은 제1 및 제2 층간 절연막들(ILD1, ILD2)의 사이에 배치될 수 있다. 그리고, 제2 커패시터 전극(CSE2)은 트랜지스터(T)를 구성하는 적어도 하나의 도전층, 예를 들어, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 일 예로, 제2 커패시터 전극(CSE2)은 트랜지스터(T)의 게이트 전극(GE)과 함께 게이트 절연막(GI)과 제1 층간 절연막(ILD1)의 사이에 배치될 수 있다.
한편, 편의상 도 16에서는 제1 및 제2 커패시터 전극들(CSE1, CSE2) 각각을 단일층으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 커패시터 전극들(CSE1, CSE2) 중 적어도 하나는 다중층으로 구성될 수도 있으며, 상기 제1 및 제2 커패시터 전극들(CSE1, CSE2)의 적층 구조 및/또는 그 위치는 다양하게 변경될 수 있다.
표시 소자층(LDL)은 각 화소(PXL)의 발광 유닛(EMU)이 배치되는 층으로서, 일 예로 도 4 및 도 5에서 설명한 발광 장치와 같이 구성될 수 있다. 예를 들어, 표시 소자층(LDL)은 화소 회로층(PCL) 상부의 각 화소 영역(PXA)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결되는 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 일 예로, 표시 소자층(LDL)은 각각의 화소 영역(PXA)에서 화소 회로층(PCL)의 상부에 형성되어 각각의 발광 유닛(EMU)을 구성하는 복수의 발광 다이오드들(LD)을 포함할 수 있다.
실시예에 따라, 표시 소자층(LDL)의 제1 전극(ELT1), 즉 제1 화소 전극은 제1 컨택홀(CH1)을 통해 화소 회로층(PCL)의 회로 소자, 일 예로, 적어도 하나의 트랜지스터(T)와 전기적으로 연결될 수 있다. 그리고, 표시 소자층(LDL)의 제2 전극(ELT2), 즉, 제2 화소 전극은 제2 컨택홀(CH2)을 통해 도시되지 않은 전원선(또는, 제어선)과 전기적으로 연결될 수 있다. 실시예에 따라, 상기 전원선은 화소 회로층(PCL)에 형성되는 적어도 하나의 도전층과 동일한 층 상에 배치되어, 제2 컨택홀(CH2)을 통해 표시 소자층(LDL)의 제2 전극(ELT2)과 전기적으로 연결될 수 있으나, 이에 한정되지는 않는다.
상술한 실시예와 같이, 각 화소(PXL)의 발광 유닛(EMU)은, 적어도 하나의 발광 다이오드(LD)를 이용한 발광 장치로 구성될 수 있다. 본 발명의 실시예에 의한 발광 장치에 대해서는 앞서 상세히 설명하였으므로, 상기 발광 장치에 대응하는 각각의 발광 유닛(EMU) 및 상기 발광 유닛(EMU)을 구성하기 위한 표시 소자층(LDL)에 대한 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
CNP: 도전 패턴 ELT1: 제1 전극
ELT2: 제2 전극 EMU: 발광 유닛
EP1: 제1 단부 EP2: 제2 단부
INS1: 제1 절연막 INS2: 제2 절연막
INS3: 제3 절연막 INP: 절연 패턴
LD: 발광 다이오드 LDL: 표시 소자층
PCL: 화소 회로층 PNL: 표시 패널
PXC: 화소 회로 PXL: 화소
PW1: 제1 격벽 PW2: 제2 격벽

Claims (14)

  1. 베이스 부재;
    상기 베이스 부재 상에 서로 이격되어 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 길이 방향의 양측에 제1 단부 및 제2 단부를 갖는 발광 다이오드;
    상기 발광 다이오드를 커버하며, 상기 발광 다이오드의 상기 제1 단부 및 상기 제2 단부들를 노출하는 절연 패턴;
    상기 발광 다이오드의 상기 제1 단부와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 다이오드의 상기 제2 단부와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극; 을 포함하며,
    상기 절연 패턴은, 상기 베이스 부재의 평면 상에서 볼 때, 상기 제1 단부, 상기 제2 단부, 상기 제1 컨택 전극, 및 상기 제2 컨택 전극과 중첩하고,
    상기 절연 패턴은, 하단 영역에서 폭이 감소하는 형상의 단면을 가지는,
    발광 장치.
  2. 제1 항에 있어서,
    상기 절연 패턴은 상기 제1 단부의 위치에 대응한 제1 측면, 상기 제2 단부의 위치에 대응한 제2 측면, 및 상기 제1 측면과 상기 제2 측면 사이의 상부면과 하부면을 포함하고,
    상기 하부면은 상기 발광 다이오드를 향하고,
    상기 절연 패턴의 상기 상부면은 상기 발광 다이오드의 길이보다 큰 제1 폭을 가지고,
    상기 절연 패턴의 상기 하부면은 상기 제1 폭보다 작은 제2 폭을 가지고,
    상기 제1 폭 및 상기 제2 폭은 상기 발광 다이오드의 상기 길이 방향을 기준으로 정의되는,
    발광 장치.
  3. 제2 항에 있어서,
    상기 제1 측면 및 상기 제2 측면은 각각 곡면 형상을 가지는,
    발광 장치.
  4. 제2 항에 있어서,
    상기 제1 측면 및 상기 제2 측면은 각각 기울어진 경사면을 가지는,
    발광 장치.
  5. 제1 항에 있어서,
    상기 절연 패턴 상에 배치된 도전 패턴; 을 더 포함하고,
    상기 도전 패턴은 상기 평면 상에서 볼 때, 상기 제1 단부, 상기 제2 단부, 상기 제1 컨택 전극, 및 상기 제2 컨택 전극과 중첩하는,
    발광 장치.
  6. 제5 항에 있어서,
    상기 도전 패턴은 상기 평면 상에서 볼 때, 상기 절연 패턴의 측면들과 전체적으로 중첩하는,
    발광 장치.
  7. 제5 항에 있어서,
    상기 도전 패턴은 상기 제1 컨택 전극 및 상기 제2 컨택 전극과 동일한 물질을 포함하는,
    발광 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 컨택 전극들은 각각 상기 제1 단부 및 상기 제2 단부에서 상기 발광 다이오드와 접촉하며,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극 각각의 끝단은 상기 발광 다이오드의 상부면 상으로 연장되지 않고 상기 절연 패턴의 상기 하단 영역에 접촉되는,
    발광 장치.
  9. 제1 항에 있어서,
    상기 절연 패턴은 SiNx를 포함하는,
    발광 장치.
  10. 제1 항에 있어서,
    상기 발광 다이오드는, 상기 제1 단부가 상기 제1 전극을 향하고 상기 제2 단부가 상기 제2 전극을 향하도록, 상기 베이스 부재의 일면 상에 수평으로 배치되는,
    발광 장치.
  11. 제1 항에 있어서
    상기 발광 다이오드는, 제1 도전성 반도체층, 제2 도전성 반도체층, 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이의 활성층, 및 상기 활성층을 적어도 둘러싸는 절연성 피막을 포함하고,
    상기 절연 패턴은 상기 절연성 피막을 전체적으로 커버하는,
    발광 장치.
  12. 베이스 부재;
    상기 베이스 부재 상에 서로 이격되어 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 길이 방향의 양측에 제1 단부 및 제2 단부를 갖는 발광 다이오드;
    상기 발광 다이오드를 커버하며, 상기 발광 다이오드의 상기 제1 단부 및 상기 제2 단부들를 노출하는 절연 패턴;
    상기 발광 다이오드의 상기 제1 단부와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 다이오드의 상기 제2 단부와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극; 을 포함하며,
    상기 절연 패턴은, 상기 베이스 부재의 평면 상에서 볼 때, 상기 제1 단부, 상기 제2 단부, 상기 제1 컨택 전극, 및 상기 제2 컨택 전극과 중첩하고,
    상기 절연 패턴은, 하단 영역에서 폭이 감소하는 형상의 단면을 가지고,
    상기 절연 패턴은 상부면 및 하부면을 포함하고, 상기 하부면은 상기 상부면과 상기 발광 다이오드 사이에 배치되고,
    상기 절연 패턴의 상기 상부면의 폭은 상기 발광 다이오드의 길이보다 큰,
    발광 장치.
  13. 제12 항에 있어서,
    상기 절연 패턴 상에 배치된 도전 패턴; 을 더 포함하고,
    상기 도전 패턴은 상기 평면 상에서 볼 때, 상기 제1 단부, 상기 제2 단부, 상기 제1 컨택 전극, 및 상기 제2 컨택 전극과 중첩하고,
    상기 절연 패턴의 폭은 상기 발광 다이오드의 상기 길이보다 큰,
    발광 장치.
  14. 제13 항에 있어서,
    상기 도전 패턴은 상기 평면 상에서 볼 때, 상기 절연 패턴의 측면들과 전체적으로 중첩하고,
    상기 도전 패턴은 상기 제1 컨택 전극 및 상기 제2 컨택 전극과 동일한 물질을 포함하는,
    발광 장치.
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