KR102530760B1 - 반도체 발광소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 지나는 적어도 하나의 리세스를 갖는 반도체 적층체와; 상기 적어도 하나의 리세스의 내부 측벽과 상기 제2 도전형 반도체층 상면에 배치되며, 상기 제1 도전형 반도체층의 일부 영역에 위치한 적어도 하나의 제1 개구와 상기 제2 도전형 반도체층의 일부 영역에 위치한 적어도 하나의 제2 개구를 갖는 절연부와; 상기 적어도 하나의 제1 개구를 통해 상기 제1 도전형 반도체층의 일부 영역에 접속된 제1 전극과; 상기 적어도 하나의 제2 개구를 통해 상기 제2 도전형 반도체층의 일부 영역에 접속된 제2 전극;을 포함하고, 상기 절연부는 상기 리세스의 내부 측벽에 배치된 절연성 스페이서를 가지며, 상기 절연성 스페이서의 측면은 상단에서 하단으로의 방향을 따라 각진 지점(angular point)이 없는 표면을 갖는 반도체 발광소자를 제공한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
반도체 발광 소자는 백라이트 광원과 같은 디스플레이뿐만 아니라, 조명장치 등에 다양한 분야에 널리 사용되고 있다. 특히, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 3족 질화물 반도체가 각광을 받고 있다.
최근에는 반도체 발광소자의 발광 효율을 개선하기 위한 연구가 활발하게 이루어지고 있다. 특히, 발광 효율 및 광출력을 개선하기 위하여 다양한 구조의 반도체 발광소자가 개발되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 콘택 영역을 제공하는 과정에서 활성층이 제거되는 면적을 감소시킬 수 있는 반도체 발광소자 및 제조방법을 제공하는데 있다.
본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 지나는 적어도 하나의 리세스를 갖는 반도체 적층체와; 상기 적어도 하나의 리세스의 내부 측벽과 상기 제2 도전형 반도체층 상면에 배치되며, 상기 제1 도전형 반도체층의 일부 영역에 위치한 적어도 하나의 제1 개구와 상기 제2 도전형 반도체층의 일부 영역에 위치한 적어도 하나의 제2 개구를 갖는 절연부와; 상기 적어도 하나의 제1 개구를 통해 상기 제1 도전형 반도체층의 일부 영역에 접속된 제1 전극과; 상기 적어도 하나의 제2 개구를 통해 상기 제2 도전형 반도체층의 일부 영역에 접속된 제2 전극;을 포함하고, 상기 절연부는 상기 리세스의 내부 측벽에 배치된 절연성 스페이서를 가지며, 상기 절연성 스페이서의 측면은 상단에서 하단으로의 방향을 따라 각진 지점(angular point)이 없는 표면을 갖는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층의 일부 영역에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 지나는 리세스를 갖는 반도체 적층체와; 상기 리세스의 바닥면에 위치한 상기 제1 도전형 반도체층의 일부 영역에 접속된 제1 전극과; 상기 제2 도전형 반도체층에 접속되도록 상기 제2 도전형 반도체층 상에 배치된 제2 전극과; 상기 제2 전극을 덮도록 상기 제2 도전형 반도체층 상에 배치된 보호 절연층과, 상기 보호 절연층에 연결되어 상기 리세스의 내부 측벽에 배치된 절연성 스페이서:를 포함하며, 상기 절연성 스페이서의 측면 상에 위치한 임의의 지점에서의 법선 기울기가 상기 리세스의 바닥면으로 갈수록 증가하거나 동일한 반도체 발광소자를 제공한다.
본 실시예에 따르면, 리세스(recess)의 콘택영역 주위에 자기 정렬(self-align)로 형성되는 스페이서를 페시베이션으로 채용함으로써 리세스 형성에 따른 활성층의 제거되는 면적을 감소시킬 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 평면도이다.
도2는 도1에 도시된 반도체 발광소자를 나타내는 측단면도이다.
도3은 도2에 도시된 반도체 발광소자의 일부를 나타내는 부분 확대도이다.
도4 내지 도11은 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도12 및 도13은 본 발명의 제1 실시예와 비교예에 따른 반도체 발광소자의 단면을 촬영한 주사전자현미경(SEM) 사진이다.
도14는 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도15는 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도16 내지 도18은 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도19는 본 발명의 제2 실시예에 따른 반도체 발광소자의 단면을 촬영한 SEM 사진이다.
도20 및 도21은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 평면도 및 측단면도이다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예들을 상세하게 설명한다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 평면도이며, 도2는 도1에 도시된 반도체 발광소자를 나타내는 측단면도이다.
도1을 참조하면, 반도체 발광소자(100)는 기판(10)과 상기 기판(10) 상에 배치된 반도체 적층체(20)를 포함한다. 상기 반도체 적층체(20)는 제1 도전형 반도체층(22), 활성층(24) 및 제2 도전형 반도체층(26)을 포함할 수 있다.
상기 기판(10)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(10)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 제1 도전형 반도체층(22)은 n형 AlxInyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(22)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(26)은 p형 AlxInyGa1 -x- yN을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(26)은 p형 AlGaN/GaN일 수 있다. 상기 활성층(24)은 양자우물과 양자장벽이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 질화물 반도체를 사용할 경우, 상기 활성층(24)은 GaN/InGaN MQW 구조일 수 있다.
상기 반도체 적층체(20)는 상기 제1 도전형 반도체층(22)의 콘택 영역(22C)을 제공하기 위한 리세스(R)를 갖는다. 상기 리세스(R)는 상기 제1 도전형 반도체층의 콘택 영역(22C)이 노출되도록 상기 제2 도전형 반도체층(26)과 상기 활성층(24)을 부분적으로 제거함으로써 형성될 수 있다.
본 실시예에서, 상기 리세스(R)는 도1에 도시된 바와 같이, 복수의 원형 리세스를 라인형 리세스로 연결한 형태로 구현될 수 있다. 상기 리세스(R)은 이에 한정되지 아니하며, 라인형, 원형 및 다각형 중에 선택된 어느 하나의 형상 또는 다른 조합과 같은 다양한 형상을 가질 수 있다.
상기 반도체 발광소자(100)는 상기 반도체 적층체(20)의 표면에 배치된 절연부(40)를 포함한다. 상기 절연부(40)는 반도체 적층체(20)를 보호하기 위한 페시베이션층으로 제공될 수 있다. 상기 절연부(40)는 상기 제2 도전형 반도체층(26) 상면에 배치된 보호 절연층(42)과, 상기 리세스(R)의 내부 측벽에 배치된 절연성 스페이서(44)를 포함할 수 있다. 상기 절연성 스페이서(44)의 측면은 상단에서 하단으로의 방향을 따라 각진 지점(angular point)이 없는 표면을 갖는다.
본 상세한 설명에서 사용되는 "각진 지점"이란 용어는, 예리하거나 일정한 각을 갖는 지점뿐만 아니라, 패이거나 꺽인 부분과 같은 불연속적 지점을 포함한다. 이러한 절연성 스페이서(44)의 측면 프로파일은 도3과 도4 및 도5를 참조하여 더욱 상세히 설명하기로 한다.
추가적으로, 상기 절연부(40)는 상기 제2 도전형 반도체층(26) 상면의 에지를 따라 배치된 에지 절연층(41)를 포함할 수 있다.
상기 절연부(40)는 상기 제1 도전형 반도체층(22)의 콘택 영역(22C)에 위치한 복수의 제1 개구(O1)와 상기 제2 도전형 반도체층(26)의 콘택 영역(26C)에 위치한 복수의 제2 개구(O2)를 갖는다. 본 실시예에서, 상기 제1 개구(O1)는 상기 절연성 스페이서(44)로 둘러싸인 영역일 수 있다. 상기 제2 개구(O2)는 상기 에지 절연층(41)로 둘러싸인 영역일 수 있다.
상기 반도체 발광소자(100)는, 상기 제1 개구(O1)를 통해서 상기 제1 도전형 반도체층(22)의 콘택 영역(2)에 접속된 제1 전극(50)과, 상기 제2 개구(02)를 통해서 제2 도전형 반도체층(24) 상면에 접속된 제2 전극(60)을 포함한다. 본 실시예에서, 상기 제1 전극(50)은 제1 콘택 전극(51)과 제1 본딩 메탈(59)을 포함할 수 있다. 상기 제2 전극(60)은 제2 콘택 전극(61)과 제2 본딩 메탈(69)을 포함할 수 있다. 플립칩 구조에서는, 상기 제1 및 제2 콘택 전극(51,61)은 반사성 전극으로 구현될 수 있다. 예를 들어, 상기 제1 콘택 전극(51)은 Cr/Au을 포함할 수 있으며, 상기 제2 콘택 전극(61)은 Ag을 포함할 수 있다.
도1에 도시된 바와 같이, 상기 제1 및 제2 본딩 메탈(59,69)은 각각 마주하는 양 모서리에 인접하도록 위치할 수 있다. 상기 제1 본딩 메탈(59)은 상기 제1 콘택 전극(51)에 접속되며, 그 주위에 인접한 절연성 스페이서(44)와 보호 절연층(42) 상에 배치될 수 있다. 상기 제2 본딩 메탈(69)은 상기 제2 콘택 전극(61)에 접하며, 그 주위에 인접한 보호 절연층(42) 상에 배치될 수 있다.
도3은 도2에 도시된 반도체 발광소자의 "A"부분을 확대하여 나타낸다.
도3을 참조하면, 반도체 적층체(20)의 일 리세스(R) 주위의 절연부(40)가 확대되어 도시되어 있다.
본 실시예에 채용된 절연부는 앞서 설명한 바와 같이, 보호 절연층, 에지 절연층 및 절연성 스페이서를 포함한다.
상기 절연성 스페이서(44)의 측면은 상단에서 하단으로의 방향을 따라 각진 지점(angular point)이 없는 표면을 갖는다. 상기 절연성 스페이서(44)는 컨포멀(conformal)하게 절연 물질층을 형성하고(도8 참조) 리세스(R)의 바닥면으로부터 절연 물질층이 모두 제거될 때(예, 오버에칭)까지 드라이 에칭과 같은 이방성 에칭을 수행함(도9 참조)으로써, 리세스(R)의 내부 측벽에 남는 결과물로 이해할 수 있다. 그 결과물인 절연성 스페이서(44)는 종래의 공정(예, 포토리소그래피 공정)에 얻어진 구조와 다른 다양한 구조적 특징을 가질 수 있다.
본 실시예에 채용된 절연성 스페이서(44)는 연속적인 표면을 가질 수 있다. 본 상세한 설명에서 사용되는, "연속적인 표면"이라는 용어는 측정대상인 표면 상의 임의의 지점에서 법선 기울기를 측정할 때에 측정 지점이 변경되는 방향에 따라 법선 기울기가 증가(또는 감소)하거나 동일한 경우를 말한다. 즉, 법선 기울기가 증가하다가 감소하거나, 감소하거나 증가하는 경우를 불연속적이라고 할 수 있다. 여기서, 기울기는 다른 특별한 설명이 없는 한 수평면(예, 리세스 바닥면)과 이루는 각으로 정의될 수 있다.
도3에 도시된 바와 같이, 상기 절연성 스페이서(44)의 측면 상에 위치한 임의의 지점(P1,P2,P3)에서의 법선 기울기(α1, α2, α3)는 상기 리세스(R)의 바닥면으로 갈수록 증가하는 것(α1<α2<α3)을 확인할 수 있다. 본 실시예에 채용된 절연성 스페이서(44)는 거의 전체 측면이 곡면을 갖는 것으로 예시되어 있으나, 적어도 일부 영역(예, 하부 영역)이 거의 평면을 가질 수 있다. 이러한 평면 상의 지점들에서는 법선 기울기가 동일하게 나타날 것이다. 즉, 법선 기울기의 변화가 거의 없다고 할 수 있다. 상기 절연성 스페이서(44)의 측면이 곡면인 경우에, 이러한 프로파일은 법선 기울기가 아닌 곡률 반경으로 표현될 수 있다. 예를 들어, 본 실시예에 따른 절연성 스페이서(44)의 측면이 곡률 반경이 측정 방향에 따라 증가하거나 동일하다는 것으로 표현될 수 있다.
또한, 상기 절연성 스페이서(44)의 폭(W)은 상단에서보다 하단에서 클 수 있다. 예를 들어, 상기 절연성 스페이서(44)의 폭(W)은 상기 리세스(R)의 바닥면으로 갈수록 커지거나 동일하다고 할 수 있다(예, ta<tb<tc).
한편, 제1 도전형 반도체층의 콘택 영역(22C), 즉 상기 리세스(R)의 바닥면은 상기 절연성 스페이서(44)의 하면보다 다소 낮은 레벨일 수 있다. 이는 제1 도전형 반도체층의 콘택 영역(22C)으로부터 절연 물질층이 충분히 제거하기 위해서 오버에칭되기 때문이다.
상기 보호 절연층(42)은 제2 콘택 전극(61) 상에 위치하며, 스페이서 형성과정에서 제2 콘택 전극(61)을 보호하는 역할을 할 수 있다(도10 및 도11 참조). 상기 에지 절연층(41)은 제2 콘택 전극(61)이 형성되는 영역을 특정할 수 있다. 또한, 메사 구조물의 에지의 부근에서 절연성 스페이서(44)가 얇아질 수 있으므로, 상기 에지 절연층(41)은 메사 구조물(MS)의 에지가 노출되지 않고 안정적으로 절연시키는 역할을 할 수 있다.
상기 절연성 스페이서(44)는 반도체 적층체(20)의 메사 구조물(MS)의 측면뿐만이 아니라, 에지 절연층(41) 및 보호 절연층(42)의 측면에 위치할 수 있다. 예를 들어, 절연성 스페이서(44), 보호 절연층(42) 및 에지 절연층(41)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합일 수 있다. 특정 예에서, 상기 절연성 스페이서(44)는 상기 보호 절연층(42) 및 에지 절연층(41)과 동일한 절연물질일 수 있다. 스페이서 형성과정에, 상기 보호 절연층(42)에 에칭 스톱 역할을 부여하기 위해서, 상기 보호 절연층(42)은 상기 절연성 스페이서(44)를 구성하는 물질과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 보호 절연층(42)은 SiN 또는 SiON일 수 있으며, 절연성 스페이서(44)는, SiO2일 수 있다.
도4 내지 도11은 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정별 단면도이다. 본 실시예에 따른 제조방법은, 도2에 도시된 반도체 발광 소자(100)를 제조하는 공정의 예로 설명한다. 앞선 실시예에서 설명된 동일한 부호는 동일 부재를 나타내며, 설명의 간소화를 위하여 아래의 설명에서는 생략할 수 있다.
도4를 참조하면, 요철 패턴(P)이 형성된 기판(10) 상에 제1 도전형 반도체층(22), 활성층(24) 및 제2 도전형 반도체층(26)이 차례로 적층하여, 발광 구조물을 위한 반도체 적층체(20)를 형성할 수 있다.
일부 실시예들에서, 상기 기판(10)은 사파이어로 이루어질 수 있다. 이 경우, PSS(patterned sapphire substrate)과 같은 표면 가공 기술을 이용하여 본 실시예에 채용된 기판(10)을 마련할 수 있다. 예를 들어, 사파이어 기판의 C(0001) 면을 세정 및 표면 처리하고, Ni 식각 마스크를 이용하여 사파이어 기판을 식각한
후, 상기 Ni 식각 마스크를 제거하는 방법을 사용할 수 있다.
상기 제1 도전형 반도체층(22), 활성층(24), 및 제2 도전형 반도체층(26)은, MOCVD(Metal Organic Chemical Vapor Deposition), HVPE(Hydride Vapor Phase Epitaxy) 또는 MBE(Molecular Beam Epitaxy) 공정을 이용하여 성장될 수 있다.
도5을 참조하면, 상기 반도체 적층체(20) 상면에 제2 콘택 전극(61)이 형성될 영역을 둘러싸는 제1 절연층(41')(이로부터 "에지 절연층(41)"이 형성됨)을 형성하고, 상기 영역에 제2 콘택 전극(51)을 증착할 수 있다.
예를 들어, 상기 제1 절연층(41')은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연층(41')은 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 형성될 수 있다. 예를 들어, 상기 제2 콘택 전극(61)은 상기 제1 전극층(130)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn, 및 이들의 합금 중에서 선택되는 어느 하나의 단일층, 또는 이들의 조합으로 이루어지는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 제2 콘택 전극(61)은 오믹 특성 및 광 반사 특성을 동시에 가지는 금속층을 포함할 수 있다. 예를 들면, 상기 제1 전극층(130)은 Ni/Ag/Pt/Ti/Pt 적층 구조를 가질 수 있다.
도6을 참조하면, 상기 반도체 적층체(20) 상면에 제2 콘택 전극(61)을 덮도록 제2 절연층(42')(이로부터 "보호 절연층(42)"이 형성됨)을 형성할 수 있다.
예를 들어, 상기 제2 절연층(42')은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연층(42')은 상기 제1 절연층(41')과 유사하게 PECVD, 스퍼터링와 같은 증착 공정에 의해 형성될 수 있다.
후속되는 스페이서 형성과정(도9 참조)에서, 콘택 영역(22C) 상에 위치한 제3 절연층(43') 부분을 깨끗히 제거하기 위해서 일정 수준의 오버 에칭이 적용될 수 있다. 이러한 오버에칭 조건과 함께, 원하는 잔류 두께(도9의 t'0)를 고려하여, 상기 제2 절연층(42')은 적절한 두께(t0)로 형성될 수 있다.
또한, 상기 제2 절연층(42')은 제2 콘택 전극(61)을 보호할 뿐만 아니라, 에칭 스톱 역할을 가질 수 있다. 이 경우에, 상기 제2 절연층(42')은 스페이서를 구성하는 절연 물질(도8의 44')과 식각 선택비를 갖는 물질을 포함할 수 있다.
도7을 참조하면, 제1 도전형 반도체층의 콘택 영역(22C)이 노출되도록 상기 제2 도전형 반도체층(26)과 상기 활성층(24)을 부분적으로 제거하여, 반도체 적층체(20)에 리세스(R)를 형성할 수 있다.
상기 리세스(R)의 바닥면에는 제1 도전형 반도체층의 콘택 영역(22C)이 노출될 수 있다. 상기 리세스(R)는 내부 측벽을 가지며, 대체로 경사면을 가질 수 있으나, 에칭 공정시 이방성을 강화하여 거의 수직인 측벽을 가질 수도 있다. 상기 내부 측벽의 경사가 수직에 가까울수록 후속 스페이서 공정에 유리한 측면이 있을 수 있다.
본 실시예에서, 리세스의 내부 표면에 대한 페시베이션 구조를 스페이서 구조로 채용함으로써, 리세스의 형성 면적(또는 폭)을 현저하게 감소시킬 수 있다. 리세스의 면적은 활성층의 제거면적을 결정하므로, 본 실시예에 따른 반도체 발광소자의 유효 발광 면적은 충분히 보장될 수 있다. 이에 대해서는, 도12 및 도13에서 더욱 상세히 설명하기로 한다.
리세스(R) 주위에 에칭되지 않는 반도체 적층체(20) 부분을 메사(mesa) 구조물(MS)라고도 지칭할 수 있다. 예를 들어, "리세스(R)의 내부 측벽"은 "메사 구조물(MS)의 측면"이라고 지칭될 수 있다. 또한, 본 실시예에서는 메사 구조물(MS)이 하나로 연결된 단일체로 예시되어 있으나(도1 참조), 이와 달리, 리세스(R)의 형상 및 배열에 따라, 메사 구조물(MS)은 복수개로 구성될 수도 있다.
본 공정에서, 도1에 도시된 바와 같이, 상기 기판(10)의 에지를 따라 리세스와 유사하게, 상기 반도체 적층체(20)를 제2 도전형 반도체층(26)으로부터 부분적으로 제거할 수 있다. 이러한 공정은 콘택 영역(22C)을 노출하기 위한 리세스 형성공정과 함께 수행될 수 있다. 예를 들어, 본 공정은 RIE(reactive ion etching) 공정에 의해 수행될 수 있다.
도8을 참조하면, 리세스(R)가 형성된 반도체 적층체(20) 상에 제3 절연층(44')을 형성할 수 있다.
상기 제3 절연층(44')은 전체적으로 거의 균일한 두께(t1)를 갖도록 컨포멀하게 형성될 수 있다. 경사 정도에 따라 상기 제3 절연층(44')은 리세스(R)의 내부 측벽에서는 다소 얇게 형성될 수 있다.
앞서 설명한 바와 같이, 상기 제3 절연층(44')의 식각과정에서 상기 제2 절연층이 에칭 스톱으로 작용하도록, 상기 제3 절연층(44')은 상기 제2 절연층(42')과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연층(42')은 SiN 또는 SiON일 수 있으며, 제3 절연층(44')는, SiO2일 수 있다.
도9을 참조하면, 상기 제3 절연층(44')에 이방성 에칭을 적용하여 메사 구조물(MS)의 측면에 절연성 스페이서(44)를 형성할 수 있다.
리세스(R)의 바닥면에 있는 제3 절연층(44') 부분이 모두 제거될 때까지 이방성 에칭을 적용할 수 있다. 본 에칭 공정을 통해 리세스(R)의 바닥면에서 상기 제1 도전형 반도체층의 콘택 영역(22C)이 노출될 수 있다. 본 공정은 RIE와 같은 드라이 에칭을 사용될 수 있다. 상기 리세스(R)로부터 상기 제3 절연층(44') 부분이 충분히 제거되도록 오버에칭이 적용될 수 있다. 본 공정을 통해서, 상기 제1 도전형 반도체층(22)은 리세스(R)의 바닥면 주위에서 단차(S)를 갖게 될 수 있다.
리세스(R) 바닥면에서 제거된 두께와 거의 동일한 두께로 메사 구조물 상면 및 측면에 위치한 제3 절연층(42')의 부분들도 함께 에칭될 수 있다. 이러한 에칭과정에서, 메사 구조물(MS)의 상면에 위치한 제3 절연층 부분은 제거되고 추가적으로 오버에칭의 진행 정도에 따라 제2 절연층(42')도 부분적으로 제거되어 감소된 두께(t'0)를 가질 수 있다. 이 과정에서 제2 절연층(42')은 제2 콘택 전극(61)을 보호하며, 식각 선택비가 다른 물질로 형성할 경우에, 본 에칭공정에서 에칭 스톱층으로 사용될 수도 있다.
리세스(R)의 내부 측벽에 위치한 제3 절연층(44') 부분은 잔류하여 절연성 스페이서(44)를 형성할 수 있다. 도3에서 설명된 바와 같이, 상기 절연성 스페이서(44)의 측면은 상단에서 하단으로의 방향을 따라 각진 지점이 없는 표면을 가질 수 있다. 달리 표현하면, 상기 절연성 스페이서(44)의 측면 상에 위치한 임의의 지점에서의 법선 기울기는 상기 리세스(R)의 바닥면으로 갈수록 증가하거나 동일할 수 있다.
이와 같이, 본 공정을 통해서 제1 도전형 반도체층의 콘택 영역(22C)을 노출시키는 제1 개구(O1)가 형성될 수 있다. 본 개구 형성공정은 마스크를 이용하지 아니하므로, 마스크 형성에 따른 오차를 마진으로 고려할 필요가 없다. 따라서,동일한 콘택 영역을 확보하기 위한 리세스(R)의 크기를 마스크를 이용한 개구 형성공정에서보다 크게 감소시킬 수 있다. 그 결과, 리세스 형성에 따라 제거된 활성층(24)의 면적을 줄일 수 있으며, 더 높은 발광효율을 기대할 수 있다.
도10을 참조하면, 상기 제1 개구(O1)에 노출된 콘택 영역(22C)에 제1 콘택 전극(51)을 형성하는 공정을 수행할 수 있다. 상기 제1 콘택 전극(51)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn, 및 이들의 합금 중에서 선택되는 어느 하나의 단일층, 또는 이들의 조합으로 이루어지는 다중층으로 이루어질 수 있다. 예를 들면, 상기 제1 콘택 전극(51)은 Al/Ti/Pt 적층 구조를 가질 수 있다.
도11을 참조하면, 제2 콘택 전극의 일부 영역을 노출하는 제2 개구(O2)를 형성할 수 있다. RIE 공정 또는 BOE (buffered oxide etchant)를 이용하는 습식 식각 공정을 이용할 수 있다. 후속 공정에서, 제1 본딩 메탈(59) 및 제2 본딩 메탈(69)을 제1 콘택 전극(51) 및 제2 콘택 전극(61)에 각각 접속되도록 형성함으로써 도1 및 도2에 도시된 반도체 발광소자(100)를 완성할 수 있다. 예를 들어, 상기 제1 및 제2 본딩 메탈(59,69)은 Au, Sn 또는 Au/Sn을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 본딩 메탈(59,69)은 동일한 금속으로 함께 형성될 수 있다.
도12 및 도13은 본 발명의 제1 실시예와 비교예에 따른 반도체 발광소자의 단면을 촬영한 주사전자현미경(SEM) 사진이다.
도12을 참조하면, 본 실시예에 따른 형성된 반도체 발광소자(제1 실시예)가 도시되어 있다. 제1 실시예에 따른 반도체 발광소자는 앞선 실시예에 따라 형성된 절연성 스페이서(IS)를 갖는다.
도12에 나타난 바와 같이, 메사 구조물(MS)의 측면, 즉 리세스의 내부 측벽에 절연성 스페이서(IS)가 배치되고, 절연성 스페이서와 연결되어 메사 구조물(MS) 상면에 보호 절연층(IL)이 배치되어 있다. 전극(ER)은 절연성 스페이서(IL)에 둘러싸인 콘택 영역(C1)과 접속될 수 있다.
도13을 참조하면, 비교예에 따른 반도체 발광소자는 제1 실시예와 달리 마스코 공정(예, 포토 리소그래피)을 이용하여 콘택 영역(C2)을 위한 개구를 형성한다. 구체적으로, 리세스 내부 표면과 메사 구조물 상면을 덮도록 절연층(IL)을 형성하고, 마스크 패턴을 형성하여 리세스의 바닥면에 위치한 절연층 부분을 선택적으로 제거함으로써 콘택 영역(C2)을 위한 개구를 형성할 수 있다.
도13에 나타난 바와 같이, 비교예에 따라 콘택 영역(C2)을 형성하기 위해서 마스크 형성 공정 오차를 고려하여, 충분한 마진(MA + MA')을 갖도록 원하는 콘택 영역(C2)보다 큰 리세스(R2 = C2 + MA + MA')를 형성할 필요가 있다. 반면에, 제1 실시예에서 자기정렬 방식으로 마스크 없이 개구를 형성할 수 있으므로, 공정 오차에 따른 마진이 요구되지 않으므로, 얇은 폭의 스페이서만 감안하여 상대적으로 작은 리세스(R1)를 형성할 수 있다. 구체적으로, 제1 실시예의 콘택 영역(C1)은 비교예의 콘택 영역(C2)보다 다소 큰데 반하여, 제1 실시예의 리세스(R1)은 비교예의 콘택 영역(R2)보다 오히려 크게 작다. 예를 들어, 비교예의 경우에, 양측 마진을 각각 약 5㎛보다 크게 설정하는데 반하여, 스페이서의 하단 폭(W)은 2㎛이하, 나아가 1.5㎛이하로 작게 조절할 수 있다.
도12 및 도13을 비교하면, 도13에 도시된 절연층(IL)은 리세스 바닥면에 위치한 절연층(IL2)이 가운데 부분만 제거되고 잔류하므로, 메사 구조물 상면에 위치한 절연층(IL1)과 만나는 각진 부분(AP)이 존재한다. 이에 반하여, 도12에 도시된 절연성 스페이서(IS)는 앞서 설명한 바와 같이, 리세스 바닥면에 위치한 절연층 부분이 모두 제거되므로, 리세스 내부 측벽에만 위치한 스페이서에는 각진 부분이 존재하지 않을 수 있다.
한편, 도12에 도시된 제1 실시예에 따른 절연성 스페이서는 개구의 중심으로 양측이 동일한 공정을 통해서 얻어지므로, 거의 동일한 두께와 거의 동일한 형상으로 대칭구조를 갖는 반면에, 도13에 도시된 비교예에 따른 잔류 절연층 부분은 한쪽 부분(MA')이 다른 한쪽 부분(MA)보다 다소 큰 비대칭 구조로 나타났다. 이러한 비대칭 구조는 마스크 오정렬에 따른 발생되는 불가피한 결과로 이해할 수 있다.
본 실시예에 채용된 전극 구조는 다양하게 변경될 수 있다. 본 실시예에서는, 제1 콘택 전극(51)이 제1 개구(O1) 및 그 주위에 한정하여 형성되고 본딩 메탈이 적용된 형태를 예시하였으나, 제1 콘택 전극은 전극층 형태로 형성하여 메사 구조물의 상면까지 연장시킬 수 있다.
도14는 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다. 도2에서 설명된 동일한 부호는 동일 부재를 나타내며, 설명의 간소화를 위하여 아래의 설명에서는 생략할 수 있다.
도14를 참조하면, 본 실시예에 따른 반도체 발광소자(100A)의 제1 전극(50')은, 제1 도전형 반도체층의 콘택 영역(22C)에 접속된 제1 전극층(52A)과 제1 본딩 메탈(59')을 포함한다. 상기 제1 전극층(52A)은 상기 메사 구조물의 상면에 연장되어 보호 절연층(42) 상에 배치될 수 있다. 상기 제1 본딩 메탈(59')은 상기 메사 구조물 상면에 위치한 제1 전극층(52A) 상에 배치될 수 있다. 상기 제2 전극(60)은 콘택 전극(61)과, 제2 개구(O2)를 통해서 콘택 전극(61)에 접속된 제2 전극층(52B)과, 상기 제2 전극층(52B) 상에 배치된 제2 본딩 메탈(69')을 포함할 수 있다.
제1 및 제2 개구(O1,O2)를 형성한 후에, 상기 제2 전극층(52B)은 상기 제1 전극층(52A)과 동일한 공정에 의해 형성될 수 있다. 예를 들어, 상기 제1 및 제2 전극층(52A,52B)은 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn, 및 이들의 합금 중에서 선택되는 어느 하나의 단일층, 또는 이들의 조합으로 이루어지는 다중층을 포함할 수 있다.
본 실시예에서 채용된 절연성 스페이서는, 제3 절연층의 두께와 이방성 에칭 공정의 조건 등을 이용하여 그 측면 프로파일이 다양하게 조정될 수 있다. 예를 들어, 도14에 도시된 실시예에서는, 절연성 스페이서(44) 상에서 제1 전극층(54)이 단선을 방지하기 위해서 측면 프로파일을 완만하게 조정할 수 있다. 이를 위해서 도15에 도시된 실시예와 같이, 절연성 스페이서(44)를 2개 이상 배치할 수 있다.
도15는 본 발명의 일 실시예에 따른 반도체 발광소자(100B)를 나타내는 측단면도이다.
도15를 참조하면, 본 실시예에 채용된 절연성 스페이서(42')는 상기 리세스(R)의 내부 측벽 상에 순차적으로 배치된 제1 및 제2 스페이서(42a,42b)를 포함한다. 도15에 도시된 바와 같이, 상기 제1 및 제2 스페이서(42a,42b)는 서로 유사하게 상단 폭보다 하단 폭이 커지는 형상을 가지며, 상기 제1 스페이서(42a)의 측면 프로파일보다 상기 제2 스페이서(42b)의 측면 프로파일이 더 완만한 형태를 제공할 수 있다.
결과적으로, 본 실시예에 채용된 절연성 스페이서(42')는 메사 구조물의 표면을 따라 형성되는 제1 전극층(52A)의 단선을 효과적으로 방지할 수 있다.
도16 내지 도18은 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정별 단면도이다. 도16 내지 도18은 각각 도15에 도시된 "A'"부분을 확대한 도면이며, 도16에 도시된 공정은 앞선 실시예에 따른 제조방법에서 도9의 공정에 이어지는 공정으로 이해될 수 있다. 다만, 도16에서 형성된 절연성 스페이서는 본 실시예에서 "제1 스페이서"로 칭해진다.
도16을 참조하면, 리세스(R)가 형성된 반도체 적층체(20) 상에 추가적인 절연층(44b')을 형성할 수 있다.
상기 추가적인 절연층(44b')은 거의 균일한 두께(t2)를 갖도록 컨포멀하게 형성될 수 있다. 이에 한정되지는 않으나, 상기 추가적인 절연층(44b')은 앞서 형성된 제1 스페이서(44)를 위한 절연물질과 동일한 물질로 형성될 수 있다.
도17을 참조하면, 상기 추가적인 절연층(44b')에 이방성 에칭을 적용하여 제1 스페이서(44a)의 측면에 제2 스페이서(44b)를 형성할 수 있다.
앞선 실시예의 제1 스페이서 형성공정(도9 참조)과 유사하게, 리세스(R)의 바닥면에 있는 추가적인 절연층(44b') 부분이 모두 제거될 때까지 이방성 에칭을 적용할 수 있다. 본 에칭 공정을 통해 리세스(R)의 바닥면에서 상기 제1 도전형 반도체층의 콘택 영역(22C)이 노출될 수 있다. 이 과정에서 제2 콘택 전극(61)을 보호하면서 에칭 스톱층으로 사용된 보호 절연층(42)의 두께(t0")는 추가적으로 감소될 수 있다.
상기 제1 및 제2 스페이서(44a,44b)는 실제 동일한 물질로 형성될 경우에 구분되기는 어려우나, 제1 및 제2 스페이서(44a,44b)의 하면 레벨로서 구분될 수 있다. 도17에 도시된 바와 같이, 상기 제2 스페이서(44b)의 하면 레벨(L2)은 상기 제1 스페이서(44a)의 하면 레벨(L1)보다 낮으며, 상기 제1 도전형 반도체층(22)의 콘택 영역(22C) 레벨(L3)은 상기 제2 스페이서(44b)의 하면 레벨(L2)보다 낮을 수 있다.
도18을 참조하면, 제1 도전형 반도체층의 콘택 영역(22C)에 접속되도록 전극층(52)을 형성할 수 있다. 상기 전극층(52)은 절연성 스페이서(44')의 측면을 따라 상기 메사 구조물의 상면에 연장되어 보호 절연층(42) 상에 배치될 수 있다. 본 실시예에 채용된 절연성 스페이서(44)는 제2 스페이서(44b)에 의해 경사도가 더욱 완만해 질 수 있으며, 전극층의 단선을 방지할 수 있다. 이러한 제1 및 제2 스페이서(44a,44b)는 매우 얇은 두께(1㎛ 이하)로 구현될 수 있으므로, 복수개로 구성하더라도 리세스의 증가 없이 충분한 콘택 면적을 확보할 수 있다.
도19는 본 발명의 제2 실시예에 따른 반도체 발광소자의 단면을 촬영한 SEM 사진이다. 여기서, 반도체 발광소자는 도15에 도시된 실시예와 유사하게 2중 스페이서 구조를 갖는다.
도19를 참조하면, 메사 구조물(M)의 측면에 배치된 제1 스페이서(IL1) 상에 상기 제1 스페이서(IL2)와 거의 동일한 조건으로 제2 스페이서를 형성하였다. 그 결과, 제1 스페이서(IL1)의 측면보다 상기 제2 스페이서(IL2)의 측면이 전체적으로 완만한 경사면을 갖게 된 것을 확인할 수 있었다. 또한, 제1 및 제2 스페이서(IL1,IL2) 형성을 위한 에칭 공정시마다 오버 에칭이 적용되므로, 도19에 도시된 바와 같이, 상기 제2 스페이서(IL2)의 하면은 상기 제1 스페이서(IL1)의 하면보다 낮은 레벨(L2<L1)에 위치하며, 상기 제1 도전형 반도체층의 콘택 영역은 상기 제2 스페이서(IL2)의 하면보다 낮은 레벨(L3<L2)에 위치하는 것을 확인할 수 있었다.
도20 및 도21은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 평면도 및 측단면도이다. 도21은 도20에 도시된 반도체 발광 소자(200)를 Ⅱ-Ⅱ' 선으로 절개하여 본 측단면도로 이해할 수 있다.
도20 및 도21을 참조하면, 반도체 발광 소자(200)는 도전성 기판(110)과, 상기 도전성 기판(110) 상에 배치된 반도체 적층체(120)을 포함한다.
상기 도전성 기판(110)은 금속성 기판, 또는 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 기판(110)은 Au, Ni, Al, Cu, W, Si, Se, GaAs 중 적어도 하나를 포함하는 할 수 있다. 예를 들면, 상기 도전성 기판(110)은 Al이 도핑된 Si 기판을 포함할 수 있다.
상기 도전성 기판(110) 상면의 주된 영역은 상기 반도체 적층체(120)로 덮여 있다. 상기 도전성 기판(110) 상면의 다른 일부 영역, 즉 상기 반도체 적층체(120)가 덮이진 않은 영역은 본딩 패드(159)가 형성될 본딩 영역(CP)으로 제공될 수 있다.
상기 본딩 영역(CP)은 도20에 도시된 바와 같이, 도전성 기판(110)의 일 코너 부분에 인접하게 제공될 수 있다. 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 예를 들어 상기 본딩 영역(CP)은 상기 도전성 기판(110)의 중앙 부분, 또는 상기 도전성 기판(110)의 다른 에지 부분과 중앙 부분과의 사이의 임의의 영역에 위치될 수 있으며, 복수개로 구성될 수 있다.
상기 반도체 적층체(120)은 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함한다. 제1 전극층(151)은 홀 형상의 리세스(R)를 통해서 상기 제1 도전형 반도체층(122)의 콘택 영역(122C)과 접속될 수 있다. 상기 제2 도전형 반도체층(126)과 접속되도록 제2 전극층(161)은 상기 제2 도전형 반도체층(126) 상면에 배치될 수 있다. 상기 제2 전극층(161)은 본딩 영역(CP)까지 연장되어 본딩 패드(159)와 연결될 수 있다.
상기 제1 도전형 반도체층의 콘택 영역(122C)을 제외한 반도체 적층체(120)의 다른 영역과 상기 제1 전극층(151)을 서로 전기적으로 절연시키기 위해서 절연부(140)가 제공될 수 있다. 상기 절연부(150)는 상기 제2 전극층(161)을 덮도록 상기 제2 도전형 반도체층(126) 상에 배치된 보호 절연층(142)과, 상기 보호 절연층(142)에 연결되어 상기 리세스(R)의 내부 측벽에 배치된 절연성 스페이서(144)를 포함한다. 앞서 설명한 바와 같이, 상기 절연성 스페이서(144)의 측면 상에 위치한 임의의 지점에서의 법선 기울기가 상기 리세스(R)의 바닥면으로 갈수록 증가하거나 동일할 수 있다. 다른 측면에서, 상기 절연성 스페이서(144)의 측면은 상단에서 하단으로의 방향을 따라 각진 지점이 없는 표면을 가질 수 있다.
상기 제1 도전형 반도체층(122)에서, 상기 활성층(124)에 대면하는 표면의 반대측 표면에 요철 패턴(P')이 형성될 수 있다. 상기 요철 패턴(P')은 활성층(124)으로부터 발생되는 광 중 외부로 원활히 방출시킴으로써 내부 광 손실을 억제하는 역할을 할 수 있다. 상기 반도체 적층체(120)의 측면에는 패시베이션층(164)를 형성할 수 있다. 상기 페시베이션층(164)은 산화물, 질화물, 절연성 폴리머, 또는 이들의 조합을 포함할 수 있다. 상기 페시베이션층(164)의 표면에는 요철 패턴을 추가적으로 형성하여 광 추출 효율을 향상시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 기판 20: 반도체 적층체
22: 제1 도전형 반도체층 24: 활성층
26: 제2 도전형 반도체층 41: 에지 절연층
42: 보호 절연층 44: 절연성 스페이서
MS: 메사 구조물 R: 리세스

Claims (10)

  1. 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 지나는 적어도 하나의 리세스를 갖는 반도체 적층체;
    상기 적어도 하나의 리세스의 내부 측벽과 상기 제2 도전형 반도체층 상면에 배치되며, 상기 제1 도전형 반도체층의 일부 영역에 위치한 적어도 하나의 제1 개구와 상기 제2 도전형 반도체층의 일부 영역에 위치한 적어도 하나의 제2 개구를 갖는 절연부;
    상기 적어도 하나의 제1 개구를 통해 상기 제1 도전형 반도체층의 일부 영역에 접속된 제1 전극; 및
    상기 적어도 하나의 제2 개구를 통해 상기 제2 도전형 반도체층의 일부 영역에 접속된 제2 전극을 포함하고,
    상기 절연부는 상기 리세스의 내부 측벽에 배치된 절연성 스페이서를 가지며, 상기 절연성 스페이서의 측면은 상단에서 하단으로의 방향을 따라 각진 지점이 없는 표면을 가지며,
    상기 리세스의 바닥면은, 상기 절연성 스페이서가 위치한 제1 영역과, 상기 제1 영역에 의해 둘러싸인 영역으로 정의되며 상기 제1 영역보다 낮은 레벨을 갖는 제2 영역을 포함하고, 상기 제1 전극은 상기 절연성 스페이서에 접하도록 상기 제2 영역에 배치되는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 절연성 스페이서의 측면 상에 위치한 임의의 지점에서의 법선 기울기는 상기 리세스의 바닥면으로 갈수록 증가하거나 동일한 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 제1 개구를 지나도록 절개하여 본 단면에서 상기 절연성 스페이서의 양측 단면이 서로 대칭적인 형상을 갖는 것을 특징으로 하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 절연성 스페이서의 하단의 폭은 2㎛ 이하인 반도체 발광소자.
  5. 제1항에 있어서,
    상기 절연부는 상기 절연성 스페이서와, 상기 제2 도전형 반도체층 상면에 배치되며 상기 제2 개구를 구비한 보호 절연층을 포함하며,
    상기 보호 절연층은 상기 절연성 스페이서를 구성하는 물질과 식각 선택비를 갖는 물질로 이루어진 것을 특징으로 하는 반도체 발광소자.
  6. 제5항에 있어서,
    상기 절연부는 상기 제2 도전형 반도체층 상면의 에지를 따라 배치되는 에지 절연층을 더 포함하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 제1 전극은 상기 절연성 스페이서를 따라 상기 제2 도전형 반도체층 상에 위치한 절연부 영역으로 연장된 것을 특징으로 하는 반도체 발광소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 절연성 스페이서는 상기 리세스의 내부 측벽 상에 순차적으로 배치된 제1 및 제2 스페이서를 포함하며,
    상기 제2 스페이서의 하면은 상기 제1 스페이서의 하면보다 낮은 레벨에 위치하며, 상기 제1 도전형 반도체층의 일부 영역은 상기 제2 스페이서의 하면보다 낮은 레벨에 위치하는 반도체 발광소자.
  9. 제1 및 제2 도전형 반도체층과, 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 가지며, 상기 제1 도전형 반도체층의 일부 영역에 이르도록 상기 제2 도전형 반도체층과 상기 활성층을 지나는 리세스를 갖는 반도체 적층체;
    상기 리세스의 바닥면에 위치한 상기 제1 도전형 반도체층의 일부 영역에 접속된 제1 전극;
    상기 제2 도전형 반도체층에 접속되도록 상기 제2 도전형 반도체층 상에 배치된 제2 전극; 및
    상기 제2 전극을 덮도록 상기 제2 도전형 반도체층 상에 배치된 보호 절연층과, 상기 보호 절연층에 연결되어 상기 리세스의 내부 측벽에 배치된 절연성 스페이서:를 포함하며,
    상기 절연성 스페이서의 측면 상에 위치한 임의의 지점에서의 법선 기울기가 상기 리세스의 바닥면으로 갈수록 증가하거나 동일하고,
    상기 리세스의 바닥면은, 상기 절연성 스페이서가 위치한 제1 영역과, 상기 제1 영역에 의해 둘러싸인 영역으로 정의되며 상기 제1 영역보다 낮은 레벨을 갖는 제2 영역을 포함하고, 상기 제1 전극은 상기 절연성 스페이서에 접하도록 상기 제2 영역에 배치되는 반도체 발광소자.
  10. 제9항에 있어서,
    상기 제1 전극은 상기 절연성 스페이서의 측면을 따라 상기 보호 절연층 상에 배치되며, 상기 제2 전극은 상기 반도체 적층체의 에지 외부까지 연장되어 콘택 영역을 제공하는 반도체 발광소자.

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102555383B1 (ko) 2016-12-07 2023-07-12 엘지디스플레이 주식회사 유기발광소자를 이용한 조명장치 및 그 제조방법
JP6773104B2 (ja) * 2018-02-28 2020-10-21 日亜化学工業株式会社 発光素子及び発光装置
KR102097865B1 (ko) * 2018-05-04 2020-05-27 고려대학교 산학협력단 발광소자
KR102559097B1 (ko) 2018-07-27 2023-07-26 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102575569B1 (ko) * 2018-08-13 2023-09-07 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
KR102174004B1 (ko) * 2020-03-31 2020-11-04 고려대학교 산학협력단 발광소자
DE102021130159A1 (de) * 2021-11-18 2023-05-25 Osram Opto Semiconductors Gmbh Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1495523A (zh) 1996-08-27 2004-05-12 ������������ʽ���� 转移方法和有源矩阵基板的制造方法
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
US6818465B2 (en) 2001-08-22 2004-11-16 Sony Corporation Nitride semiconductor element and production method for nitride semiconductor element
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR101586041B1 (ko) 2009-05-29 2016-01-15 삼성전자주식회사 반도체 장치의 제조 방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100647293B1 (ko) * 2004-10-27 2006-11-23 삼성전자주식회사 굴절률 도파형 반도체 레이저 다이오드 및 그 제조 방법
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
KR101926361B1 (ko) * 2012-06-13 2018-12-07 삼성전자주식회사 반도체 발광소자, 발광장치 및 반도체 발광소자 제조방법
KR101669641B1 (ko) 2012-06-28 2016-10-26 서울바이오시스 주식회사 표면 실장용 발광 다이오드, 그 형성방법 및 발광 다이오드 모듈의 제조방법
DE112013003887T5 (de) 2012-09-07 2015-05-07 Seoul Viosys Co., Ltd. Leuchtdiodenarray auf Wafer-Ebene
KR20140038692A (ko) 2012-09-21 2014-03-31 포항공과대학교 산학협력단 색변환 엘리먼트 및 그 제조방법
KR101565122B1 (ko) 2012-11-05 2015-11-02 일진엘이디(주) 열전도성 기판을 갖는 단일칩 반도체 발광소자
KR101958419B1 (ko) 2013-01-29 2019-03-14 삼성전자 주식회사 반도체 발광 소자
KR101381987B1 (ko) * 2013-06-12 2014-04-10 서울바이오시스 주식회사 다수의 셀이 결합된 발광 소자 및 이의 제조 방법
WO2015016561A1 (en) 2013-07-29 2015-02-05 Seoul Viosys Co., Ltd. Light emitting diode, method of fabricating the same and led module having the same
KR102075988B1 (ko) * 2013-09-25 2020-03-02 삼성전자주식회사 반도체 발광소자 제조방법
JP6302303B2 (ja) * 2014-03-17 2018-03-28 株式会社東芝 半導体発光素子
KR20160025456A (ko) 2014-08-27 2016-03-08 서울바이오시스 주식회사 발광 다이오드 및 그 제조 방법
KR20160032978A (ko) 2014-09-17 2016-03-25 서울바이오시스 주식회사 발광 다이오드
KR101679395B1 (ko) 2016-01-11 2016-11-25 서울바이오시스 주식회사 발광 다이오드 및 그것을 제조하는 방법

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