KR101586041B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101586041B1
KR101586041B1 KR1020090047514A KR20090047514A KR101586041B1 KR 101586041 B1 KR101586041 B1 KR 101586041B1 KR 1020090047514 A KR1020090047514 A KR 1020090047514A KR 20090047514 A KR20090047514 A KR 20090047514A KR 101586041 B1 KR101586041 B1 KR 101586041B1
Authority
KR
South Korea
Prior art keywords
pattern
semiconductor
semiconductor substrate
film
insulating film
Prior art date
Application number
KR1020090047514A
Other languages
English (en)
Other versions
KR20100128861A (ko
Inventor
오창우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090047514A priority Critical patent/KR101586041B1/ko
Priority to US12/687,286 priority patent/US20100117152A1/en
Publication of KR20100128861A publication Critical patent/KR20100128861A/ko
Priority to US13/207,832 priority patent/US8685805B2/en
Application granted granted Critical
Publication of KR101586041B1 publication Critical patent/KR101586041B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 소자가 제공된다. 이 반도체 소자는 반도체 기판, 반도체 기판 상의 제1 분리 절연패턴 및 제1 분리 절연 패턴 상의 활성 패턴을 포함한다. 반도체 기판과 제1 분리 절연 패턴 사이의 반도체 패턴이 개재되고, 반도체 기판과 반도체 패턴 사이에는 제2 분리 절연패턴이 개재된다. 반도체 기판과 반도체 패턴은 연결 패턴에 의해 전기적으로 연결된다.
SOI 기판, 문턱 전압, 백 바이어스(back bias)

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 얇은 매몰 절연막(Buried Oxide: BOX)을 갖는 SOI 기판을 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 추세에 따라 소자 내에 각 구성요소들은 더 높은 밀도로 기판에 배치될 것이 요구되고 있다. 각 구성요소들이 좁은 간격으로 배치되는 것에 의해 구성요소들 간의 원치않는 상호작용이 발생할 수 있다. 이러한 상호작용은 소자의 신뢰성을 저하시킬 수 있다. 이를 방지하기 위해 각 구성요소들을 분리하기 위한 다양한 방법들이 시도되고 있다.
각 구성요소들을 전기적 및/또는 공간적으로 분리시키기 위한 일 수단으로 SOI(Silicon on insulator) 기판에 구성요소들을 배치하는 방법이 제시되어왔다. 그러나, 상기 SOI 기판에 소자의 구성요소들을 배치하는 경우 기존 벌크 기판에서 발생하지 않았던 문제가 발생하여 이에 대한 해결책이 강구되고 있다.
본 발명의 실시예들이 이루고자하는 일 기술적 과제는 문턱 전압의 조절이 용이한 반도체 소자를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 반도체 소자가 제공된다.
이 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 제1 분리 절연패턴, 상기 제1 분리 절연패턴 상의 활성 패턴, 상기 반도체 기판과 상기 제1 분리 절연패턴 사이의 반도체 패턴, 상기 반도체 기판과 상기 반도체 패턴 사이의 제2 분리 절연패턴, 및 상기 반도체 기판과 상기 반도체 패턴을 연결하는 연결 패턴을 포함한다.
일 실시예에서, 상기 활성 패턴 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 더 포함할 수 있다. 이 경우, 상기 반도체 소자의 동작시, 상기 활성 패턴 및 반도체 패턴 내에 공핍층이 형성될 수 있다.
일 실시예에서, 상기 공핍층은 상기 반도체 기판 내로 연장될 수 있다.
일 실시예에서, 상기 연결 패턴은 상기 반도체 패턴의 일 측면 및 반도체 패턴 일 측의 반도체 기판과 접촉할 수 있다.
일 실시예에서, 상기 제2 분리 절연패턴은 상기 제1 분리 절연패턴과 동일한 절연물질을 포함할 수 있다.
일 실시예에서, 상기 반도체 기판과 상기 반도체 패턴은 상기 연결 패턴에 의해 전기적으로 연결될 수 있다.
일 실시예에서, 상기 게이트 전극은 상기 활성 패턴의 측벽 상으로 연장될 수 있다. 이때, 상기 제1 분리 절연패턴은 상기 게이트 전극과 상기 활성 패턴의 측벽 사이로 연장될 수 있다.
일 실시예에서, 상기 활성 패턴 내의 채널 영역은 도핑되지 않은 반도체 물질을 포함하고, 상기 반도체 패턴은 도핑된 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 연결 패턴은 반도체 물질 또는 도전성 물질을 포함할 수 있다.
일 실시예에서, 상기 연결 패턴 및 반도체 패턴은 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 기판과 활성 패턴을 전기적으로 연결하는 연결 패턴 및 전기적으로 매우 얇은 매몰 절연막을 갖는 SOI 소자가 제공된다. 상기 반도체 기판에 백 바이어스가 인가되면 이 전압이 얇은 매몰 절연막을 통해 상기 활성 패턴에 영향을 미칠 수 있다. 즉, 상기 백 바이어스에 의해 상기 활성 패턴을 포함하는 트랜지스터의 문턱 전압값이 용이하게 조절될 수 있다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 형성방법이 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 10a 내지 도 10c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이고, 도 10b 및 도 10c는 각각 도 10a에 도시된 Ⅰ-Ⅰ' 과 Ⅱ-Ⅱ'을 따라 취한 반도체 소자의 단면도들이다.
반도체 기판(111)이 제공된다. 상기 반도체 기판(111)은 바닥부(112)와 상기 바닥부(112)로부터 돌출된 돌출부(113)를 포함할 수 있다. 상기 반도체 기판(111)은 단결정 반도체 물질을 포함할 수 있다. 상기 반도체 기판(111)은, 도펀트들로 도핑된 웰 영역(well region)을 포함할 수 있다. 상기 웰 영역의 적어도 일부는 상기 돌출부(113) 내에 배치될 수 있다.
상기 반도체 기판의 돌출부(113)의 측벽과 상부면은 제2 분리 절연패턴(124)에 의해 둘러싸일 수 있다. 상기 돌출부(113)에 인접한 바닥부(112)의 상부면의 일 부도 상기 제2 분리 절연패턴(124)에 의해 덮일 수 있다. 상기 반도체 기판의 바닥부(112)의 적어도 일부는 상기 제2 분리 절연패턴(124)에 의해 덮이지 않을 수 있다. 상기 반도체 기판(111)이 돌출부를 포함하지 않는 평판 형태인 경우, 상기 반도체 기판(111)의 상부면의 일부 상에만 상기 제2 분리 절연패턴(124)이 배치될 수 있다.
상기 제2 분리 절연패턴(124)은 절연 물질을 포함할 수 있다. 상기 제2 분리 절연패턴(124)은 산화막, 질화막 및 산화질화막을 포함하는 절연막들 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 분리 절연패턴(124)은 ONO(Oxide-Nitride-Oxide)막일 수 있다.
상기 제2 분리 절연패턴(124) 상에 반도체 패턴(127)이 배치될 수 있다. 상기 반도체 패턴(127)은 상기 제2 분리 절연패턴(124)의 상부면을 덮을 수 있다. 상기 반도체 기판(111)이 돌출부(113)를 포함하는 경우, 상기 반도체 패턴(127)은 상기 반도체 기판의 돌출부(113)의 상부면 및 측벽을 덮을 수 있다. 상기 반도체 패턴(127)의 측벽은 상기 제2 분리 절연패턴(124)의 일 단을 구성하는 측벽과 공면을 이룰 수 있다. 상기 반도체 패턴(127)은 상기 제2 분리 절연패턴(124)에 의해 상기 반도체 기판(111)과 이격될 수 있다.
상기 반도체 패턴(127)은 반도체 물질을 포함할 수 있다. 일 실시예에서, 상기 반도체 패턴(127)은 다결정 반도체 물질을 포함할 수 있다. 상기 반도체 패턴(127)은 도펀트들로 도핑되거나, 도펀트들로 도핑되지 않을 수 있다.
상기 반도체 기판(111)과 상기 반도체 패턴(127)을 연결하는 연결 패턴(129) 이 배치된다. 상기 연결 패턴(129)은 상기 반도체 기판(111)과 접하는 하부면과 상기 반도체 패턴(127)과 접하는 측벽을 가질 수 있다.
상기 연결 패턴(129)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 연결 패턴(129)은 도핑된 반도체, 도핑되지 않은 반도체, 금속 또는 금속 화합물을 포함할 수 있다. 일 실시예에서, 상기 연결 패턴(129)은 상기 반도체 패턴(127)과 동일한 물질로 구성될 수 있다. 도시된 바와 달리, 상기 연결 패턴(129)과 상기 반도체 패턴(127)은 경계면을 가지지 않을 수 있다.
상기 연결 패턴(129)에 의해 상기 반도체 기판(111)과 상기 반도체 패턴(127)이 전기적으로 연결될 수 있다. 다시 말해, 상기 반도체 기판(111)과 상기 반도체 패턴(127)은, 상기 제2 분리 절연패턴(124)에 의해 공간적으로 이격되나, 상기 연결 패턴(129)을 경유하여 전기적으로 연결될 수 있다.
상기 반도체 패턴(127) 상에 활성 패턴(131)이 배치된다. 상기 반도체 패턴(127)과 상기 활성 패턴(131) 사이에는 제1 분리 절연패턴(125)이 개재될 수 있다. 일 실시예에서, 상기 활성 패턴(131)은 제1 분리 절연패턴(125)에 의해 둘러싸인 소정의 영역 내에 배치될 수 있다. 상기 활성 패턴(131)은 상기 제1 분리 절연패턴(125)에 의해 상기 반도체 기판(111) 상의 다른 구성 요소들과 분리될 수 있다.
상기 활성 패턴(131)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 활성 패턴(131)은 단결정 상태의 반도체 물질을 포함할 수 있다. 상기 활성 패턴(131) 내에 소오스/드레인 영역(135)이 배치될 수 있다. 일 실시예에서, 상기 소 오스/드레인 영역(135)의 바닥면은 상기 활성 패턴(131)의 하부면 까지 연장될 수 있다. 즉, 상기 소오스/드레인 영역(135)의 바닥면과 상기 활성 패턴(131)의 일부 바닥면이 동일한 면으로 정의될 수 있다.
일 실시예에서, 상기 반도체 소자는 도핑된 반도체 패턴(127)과 도핑되지 않은 채널 영역을 포함하는 활성 패턴(131)을 포함할 수 있다. 이 경우, 상기 활성 패턴(131)은 상기 활성 패턴(131)이 도핑되는 경우보다 얇은 두께로 형성될 수 있다.
상기 활성 패턴(131) 상에 게이트 절연패턴(153)과 게이트 전극(155)이 적층될 수 있다. 상기 게이트 전극(155)의 측벽 상에 스페이서(156)가 배치될 수 있다.
SOI 기판에 소자의 구성요소들을 배치하는 경우, 벌크 기판에서 발생하지 않았던 다른 문제, 예를 들어 문턱 전압의 조절의 어려움 등의 문제가 발생할 수 있다. 그러므로, 다양한 문턱 전압을 갖는 소자를 필요로 하는 집적회로에의 SOI 소자의 응용이 제한적일 수 밖에 없다.
그러나, 본 발명의 실시예들에 따르면, SOI 소자의 문턱 전압이 용이하게 조절될 수 있다.
구체적으로, 본 발명의 실시예들에 따르면, SOI 소자의 매몰 절연막 역할을 하는 제1 분리 절연막(125)은 매우 얇은 두께로 형성될 수 있다. 일 실시예에서, 상기 제1 분리 절연막(125)은 10nm 이하로 형성될 수 있다. 이에 더하여, 본 발명의 실시예들에 따르면, 반도체 패턴(127)이 연결 패턴(129)에 의하여 반도체 기판(111)과 연결되어 있다. 이에 따라, 상기 반도체 기판(111)을 통하여 상기 반도 체 패턴(127)에 동작 전압을 인가할 수 있다. 상기 반도체 패턴(127)에 인가된 동작 전압에 의하여 상기 활성 패턴(131)에 백 바이어스가 유기된다.
또한, 상기 반도체 패턴(127)은 상기 활성 패턴(131)의 하부면 아래에 배치되어, 상기 활성 패턴(131)을 제어하는 하부 게이트 기능을 수행할 수 있다. 이 때, 상기 제1 분리 절연막(125)은 상기 하부 게이트의 게이트 절연막의 기능을 수행할 수 있다.
즉, 상기 반도체 기판(111)과 상기 반도체 패턴(127)은 전기적으로 연결될 수 있다. 또한, 상기 제1 분리 절연막(125)은 매우 얇은 두께로 형성되므로, 상기 제1 분리 절연막(125)이 개재된 경우라도, 상기 반도체 기판(111)에 인가된 전압이 상기 활성 패턴(131)에 영향을 미칠 수 있다. 따라서, 상기 반도체 기판(111) 및/또는 상기 반도체 패턴(127)에 인가되는 동작 전압을 조절하여 트랜지스터의 문턱 전압을 조절할 수 있다. 이에 따라, 다양한 문턱 전압을 갖는 소자가 집적된 집적 회로가 보다 용이하게 구현할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 동작시, 상기 활성 패턴(131) 내에 공핍층이 형성될 수 있다. 상기 공핍층은 상기 활성 패턴(131)의 전 영역 내에 형성될 수 있다. 상술한 바와 같이, 상기 활성 패턴(131)의 하부면 및 측벽을 둘러싸는 상기 제1 분리 절연막(125)은 매우 얇게 형성되므로, 상기 공핍층은 상기 반도체 패턴(127) 내로 확장될 수 있다. 또한, 인가되는 전압의 세기에 따라, 상기 공핍층은 상기 반도체 기판(111) 내로 확장될 수 있다.
도 1a 내지 도 1c, 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 및 도 10a 내지 도 10c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 1a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도들이다. 도 1b 내지 도 10b, 및 도 1c 내지 도 10c는 각각 도 1a 내지 도 10a에 도시된 Ⅰ-Ⅰ' 과 Ⅱ-Ⅱ'을 따라 취한 단면도들이다.
본 발명의 일 실시예에 따른 반도체 소자의 형성방법은, 반도체 기판 상에 희생층과 활성층이 차례로 적층된 적층 구조를 형성하는 것, 상기 희생층을 제거하여 상기 활성층 및 상기 반도체 기판 사이에 빈 공간을 형성하는 것, 상기 빈 공간 내의 상기 반도체 기판 상에 제2 분리 절연패턴을 형성하는 것, 상기 빈 공간을 채우되 상기 반도체 기판과 공간적으로 이격되는 반도체 패턴을 형성하는 것, 및 상기 반도체 패턴과 상기 반도체 기판을 연결하는 연결 패턴을 형성하는 것을 포함할 수 있다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(110) 상에 희생층(120)과 활성층(130)이 차례로 적층된다. 상기 반도체 기판(110)은 반도체 원소로 구성된 벌크 기판일 수 있다. 상기 반도체 기판(110)은 웰 영역을 포함할 수 있다.
일 실시예에서, 상기 희생층(120) 및 활성층(130)은 상기 반도체 기판(110)의 일부분 상에 한정적으로 형성될 수 있다. 예컨대, 상기 반도체 기판(110)은 SOI 영역 및 벌크 영역을 포함하고, 상기 희생층(120) 및 활성층(130)은 상기 SOI 영역 의 반도체 기판(110) 상에 형성될 수 있다. 상기 SOI 영역 및 벌크 영역을 포함하는 반도체 기판(110)을 준비하고, 상기 벌크 영역의 반도체 기판(110) 상에 마스크 막을 형성할 수 있다. 이때, 상기 SOI 영역의 반도체 기판(110)은 노출될 수 있다. 이어서, 상기 마스크 막을 식각 마스크로 사용하여, 상기 SOI 영역의 반도체 기판(110)을 이방성 식각할 수 있다. 상기 SOI 영역의 식각된 반도체 기판(110) 상에 상기 희생층(120) 및 활성층(130)을 차례로 적층할 수 있다. 상술한 바와 같이 본 발명의 실시예에 따르면, 하나의 벌크 기판에 SOI 영역과 벌크 영역을 모두 형성할 수 있다.
이와 달리, 상기 반도체 기판(110)의 전면 상에 상기 희생층(120) 및 활성층(130)을 형성한 후, 벌크 영역의 상기 희생층(120) 및 활성층(130)을 제거하여 상기 희생층(120) 및 활성층(130)을 포함하는 반도체 기판(110)을 준비할 수도 있다.
상기 희생층(120)은 상기 반도체 기판(110)과 활성층(130)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생층(120)은 단결정 실리콘 게르마늄(Si-Ge)을 포함할 수 있다. 상기 희생층(120)은 상기 반도체 기판(110)을 시드층(seed layer)로 사용한 에피택시얼 성장법에 의해 형성될 수 있다.
상기 활성층(130)은 반도체 물질을 포함할 수 있다. 일 실시예에서, 상기 활성층(130)은 단결정 실리콘으로 구성된 층일 수 있다. 상기 활성층(130)은 상기 희생층(120)을 시드층으로 사용한 에피택시얼 성장법에 의해 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 상기 희생층(120) 및 활성층(130)을 패터닝하 여, 희생 패턴(121) 및 활성 패턴(131)을 형성한다. 상기 패터닝은 상기 희생층(120) 및 활성층(130) 상에 제1 마스크(141)를 형성하는 것과 상기 제1 마스크(141)를 식각 마스크로 사용하여 상기 희생층(120) 및 활성층(130)을 이방성 식각하는 것을 포함할 수 있다.
상기 이방성 식각에서 상기 반도체 기판(110)은 식각 정지막으로 작용할 수 있다. 이 경우, 상기 반도체 기판(110)의 일부가 식각될 수 있다. 식각된 상기 반도체 기판(111)은 바닥부(112)와 상기 바닥부(112)로부터 돌출된 돌출부(113)를 포함할 수 있다.
상기 반도체 기판(111) 상에 지지 절연막(142)이 형성된다. 상기 소자 분리막은 상기 반도체 기판의 바닥부(112)의 상부면과 상기 반도체 기판(111)의 돌출부(113), 희생 패턴(121), 활성 패턴(131) 및 제1 마스크(141)의 측벽들을 덮을 수 있다. 상기 지지 절연막(142)의 상부면이 평탄화되어, 상기 제1 마스크(141)의 상부면이 노출될 수 있다.
도 3a 내지 도 3c를 참조하면, 도 2a 내지 도 2c에서 형성된 구조물의 상부면 상에 제2 마스크(151)가 형성된다. 상기 제2 마스크(151)는 상기 지지 절연막(142) 및 제1 마스크(141)의 상부면의 일부만을 덮을 수 있다.
상기 제2 마스크(151)를 식각 마스크로 사용하여 상기 지지 절연막(142)을 이방성 식각한다. 이 이방성 식각 공정에 의해, 상기 희생 패턴(121), 활성 패턴(131) 및 제1 마스크(141)로 구성된 적층 구조의 측벽이 노출될 수 있다. 또한, 상기 반도체 기판의 바닥부(112)의 상부면과, 상기 돌출부(113)의 측벽이 노출될 수 있다.
이후, 상기 희생 패턴(121)이 제거될 수 있다. 상술한 바와 같이, 상기 희생 패턴(121)은 상기 활성 패턴(131) 및 식각된 반도체 기판(111)에 대해 식각 선택비를 갖는 물질로 형성되므로, 상기 희생 패턴(121)을 선택적으로 제거할 수 있다. 상기 지지 절연막(142)은 상기 희생 패턴(121)의 제거에 의해 상기 적층 구조가 붕괴되지 않도록 상기 적층 구조를 지지할 수 있다.
상기 희생 패턴(121)이 있던 공간에 빈 공간(122)이 형성된다. 상기 빈 공간(122)은 상기 반도체 기판의 돌출부(113)의 상부면, 상기 활성 패턴(131)의 하부면 및 지지 절연막(142)에 의해 둘러싸일 수 있다. 상기 빈 공간(122)의 형성에 의해, 상기 반도체 기판의 돌출부(113)의 상부면 및 활성 패턴(131)의 하부면이 노출될 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 반도체 기판(111) 및 상기 빈 공간(122)에 의해 노출된 면들 및 상기 적층 구조의 측면 상에 절연막들(123, 125)이 형성된다. 상기 절연막들(123, 125)은, 상기 반도체 기판의 바닥부(112)의 상부면, 상기 반도체 기판의 돌출부(113)의 측벽 및 상부면 상에 형성되는 제2 분리 절연막(123)과 상기 활성 패턴(131)의 하부면 및 측벽 상에 형성되는 제1 분리 절연막(125)을 포함할 수 있다. 상기 제1 분리 절연막(125) 및 제2 분리 절연막(123)은 매우 얇은 두께로 형성될 수 있다. 일 실시예에서, 상기 제1 분리 절연막(125)과 제2 분리 절연막(123)은 10nm이하로 형성될 수 있다.
상기 절연막들(123, 125)은 산화막, 질화막 및 산화질화막을 포함하는 다양 한 절연막들 중 선택된 적어도 하나의 절연막일 수 있다. 일 실시예에서, 상기 절연막들(123, 125)은 ONO(Oxide-Nitride-Oxide)막일 수 있다. 상기 ONO막을 형성하는 것은, 상기 반도체 기판(111) 및 활성 패턴(131)의 노출된 면들을 산화시켜 제1 산화막을 형성하는 것, 상기 제1 산화막을 덮는 질화막을 증착하는 것 및 상기 질화막 상에 제2 산화막을 형성하는 것을 포함할 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 활성 패턴(131)과 반도체 기판(111) 사이에 반도체 막(126)을 형성한다. 상기 반도체 막(126)은 상기 빈 공간(122)을 채울 수 있다. 상기 반도체 막(126)은 상기 적층 구조의 측벽 상으로 연장될 수 있다. 상기 반도체 막(126)은 상기 반도체 기판의 돌출부(113)의 전부 및 상기 반도체 기판의 바닥부(112)의 일부를 덮을 수 있다. 상기 반도체 막(126)은 막의 증착과 화학 기계적 연마 공정 또는 에치백 공정을 수행하여 형성될 수 있다. 상기 화학 기계적 연마 공정 수행시, 상기 제2 마스크(151)도 함께 제거될 수 있다.
상기 반도체 막(126)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 막(126)은 비정질 상태의 반도체 물질을 포함할 수 있다. 상기 반도체 막(126)은 도펀트들로 도핑된 반도체 물질을 포함할 수 있다. 이와 달리, 상기 반도체 막(126)은 도핑되지 않은 반도체 물질을 포함할 수 있다. 상기 반도체 막(126)이 도펀트들로 도핑된 경우, 상기 도펀트들은 막의 형성 공정시 인 시츄 공정을 통해 막 내로 주입되거나, 막의 형성 이후 이온 주입 공정을 통해 막 내로 주입될 수 있다. 상기 반도체 막(126)은 이후의 공정에서 다결정 상태의 반도체 물질로 변환될 수 있다.
일 실시예에서, 상기 반도체 막(126)은 도핑되고, 상기 활성 패턴(131) 내의 채널 영역은 도핑되지 않을 수 있다. 이 경우, 상기 반도체 막(126) 및 활성 패턴(131)을 이용하여 형성된 반도체 소자의 문턱 전압 편차(threshold voltage variation)가 감소될 수 있다.
구체적으로, 상기 활성 패턴(131)의 채널 영역을 도펀트들로 도핑하는 경우, 상기 활성 패턴(131) 내의 도펀트 농도 프로파일이 원하는 형태로 나타나지 않을 수 있다. 즉, 활성 패턴(131) 내의 도펀트 변동(random dopant fluctuation)이 나타날 수 있다. 이러한 활성 패턴(131)을 포함하는 트랜지스터의 문턱 전압은 원하는 값을 나타내지 않을 수 있다. 특히, 이온 주입 공정에 의해 상기 도펀트들이 주입되는 경우, 이러한 도펀트 변동 현상은 더욱 심화될 수 있다.
그러나, 본 발명의 일 실시예에 따라, 반도체 막(126)을 도핑하는 경우, 상기 반도체 막(126)의 도핑 농도의 프로파일이 원하는 형태에 근접하게 나타날 수 있다. 즉, 상기 활성 패턴(131)을 향해 도펀트들이 주입되는 경우, 상기 반도체 막(126) 내의 도펀트 농도 프로파일이 상기 활성 패턴(131) 내의 도펀트 농도 프로파일에 비해 균일할 수 있다. 따라서, 상기 반도체 막(126)을 도핑하고 이를 이용하여 반도체 소자를 형성하는 경우, 도펀트 변동 현상이 개선될 수 있다. 이에 따라, 소자의 문턱 전압 편차가 크게 감소될 수 있다.
상기 반도체 막(126)의 형성 후, 상기 분리 절연막(123)의 일부가 식각되어 제2 분리 절연패턴(124)이 형성될 수 있다. 상기 분리 절연막(123)의 식각에 의해, 상기 반도체 기판(111)의 상부면의 일부가 노출된다. 상기 반도체 기판(111)이 돌 출부(113) 및 바닥부(112)를 포함하는 경우, 상기 바닥부(112)의 일부가 노출될 수 있다.
도 6a 내지 도 6c를 참조하면, 노출된 상기 반도체 기판(111) 상에 연결막(128)이 형성된다. 상기 연결막(128)은 증착 및 화학 기계적 연마공정 또는 에치백 공정을 수행하여 형성될 수 있다. 상기 연결막(128)은 상기 반도체 기판의 바닥부(112)의 상부면상에 형성될 수 있다. 상기 연결막(128)은 상기 반도체 막(126)의 측벽을 덮도록 형성될 수 있다. 상기 연결막(128)은 상기 반도체 기판(111)과 상기 반도체 막(126)을 전기적으로 연결시킬 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 연결막(128)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 상기 연결막(128)은 도핑된 반도체 물질, 도핑되지 않은 반도체 물질 또는 금속 화합물을 포함할 수 있다.
일 실시예에서, 상기 반도체 막(126)과 연결막(128)은 동시에 형성될 수 있다. 예를 들어, 상기 빈공간(122) 및 상기 활성 패턴(131)과 반도체 기판의 돌출부(113)의 측벽 상에 반도체 물질막을 형성하고 식각 공정을 생략하는 것에 의해 상기 반도체 막(126) 및 상기 연결막(128)이 동시에 형성될 수 있다. 이 경우, 상기 반도체 막(126) 및 상기 연결막(128)의 형성 이전에, 상기 제2 분리 절연막(123)에 대한 식각 공정이 수행될 수 있다. 구체적으로, 상기 반도체 기판의 바닥부(112) 상의 상기 제2 분리 절연막(123)의 적어도 일부가 제거될 수 있다. 상기 제2 분리 절연막(123)에 대한 식각 공정에 의해, 상기 반도체 기판의 바닥부(112)의 일부가 노출될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 반도체 막(126) 및 연결막(128)의 윗부분들이 식각될 수 있다. 상기 반도체 막(126) 및 연결막(128)은 동시에 식각될 수 있다. 이에 의해 반도체 패턴(127) 및 연결 패턴(129)이 형성될 수 있다. 도시된 바와 달리, 상기 반도체 패턴(127) 및 연결 패턴(129)의 상부면들은, 상기 제1 분리 절연패턴(125)의 하부면보다 낮게 위치할 수 있다. 또한, 상기 반도체 패턴(127) 및 연결 패턴(129)의 상부면들은, 상기 제2 분리 절연패턴(124)의 상부면보다 높게 위치할 수 있다.
상기 반도체 패턴(127) 및 연결 패턴(129) 상에 층간 절연막(144)이 형성될 수 있다. 상기 층간 절연막(144)의 상부면은 평탄화되어, 상기 지지 절연막(142)과 공면을 이룰 수 있다. 상기 층간 절연막(144)은 노출된 상기 제1 분리 절연패턴(125)의 측벽을 덮을 수 있다. 상기 활성 패턴(131)의 측벽들은 상기 지지 절연막(142)과 층간 절연막(144)에 의해 둘러싸일 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 제1 마스크(141)가 제거된다. 상기 제1 마스크(141)의 제거시, 상기 제1 분리 절연패턴(125) 및 층간 절연막(144)의 일부도 함께 식각될 수 있다. 상기 제1 마스크(141)의 제거에 의해, 활성 패턴(131)의 상부면이 노출될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 활성 패턴(131)의 상부면 상에 게이트 절연막(153)이 형성될 수 있다. 상기 게이트 절연막(153)은 산화막, 질화막 및 산화질화막을 포함하는 다양한 절연막 중 선택된 적어도 하나일 수 있다. 일 실시예에서, 상기 게이트 절연막(153)은 상기 활성 패턴(131)의 상부면을 열산화하여 형 성될 수 있다.
상기 게이트 절연막(153) 상에 게이트 막(154)이 형성된다. 상기 게이트 막(154)은 도핑된 반도체 물질, 금속 또는 금속 화합물을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 게이트 막(154)을 이방성 식각하여 게이트 전극(155)을 형성할 수 있다. 상기 게이트 전극(155)은 상기 활성 패턴(131)의 길이 방향에 수직한 방향으로 연장될 수 있다. 상기 게이트 전극(155)의 양 측벽 상에 스페이서(156)가 형성될 수 있다.
상기 스페이서(156)의 형성 전 및/또는 후에, 상기 게이트 전극(155) 양측의 상기 활성 패턴(131) 내에 소오스/드레인 영역(135)이 형성될 수 있다. 상기 소오스/드레인 영역(135)은 상기 게이트 전극(155) 및/또는 상기 스페이서(156)를 마스크로 사용한 이온 주입 공정에 의해 상기 활성 패턴(131) 내에 도펀트들을 주입하여 형성될 수 있다.
도 18a 내지 도 18c를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자가 설명된다. 도 18a는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이고, 도 18b 및 도 18c는 각각 도 10a에 도시된 Ⅰ-Ⅰ' 과 Ⅱ-Ⅱ'을 따라 취한 반도체 소자의 단면도들이다. 도 18a 내지 도 18c는 핀(fin) 형태의 활성 패턴을 갖는 반도체 소자를 나타낸다.
반도체 기판(211)이 준비된다. 상기 반도체 기판(211)은 바닥부(212)와 상기 바닥부(212)로부터 돌출된 돌출부(213)를 포함한다. 상기 반도체 기판의 돌출 부(213)의 상부면 및 측면 상에 제2 분리 절연패턴(213)이 배치된다. 상기 제2 분리 절연패턴(213)의 일부는 상기 반도체 기판(211)의 바닥부의 상부면으로 연장될 수 있다.
상기 반도체 기판의 돌출부(213) 상에 반도체 패턴(227)이 배치된다. 상기 반도체 패턴(227)은 상기 제2 분리 절연패턴(224)에 의해 상기 반도체 기판(211)과 이격될 수 있다. 상기 반도체 패턴(227)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(227)은 다결정 상태의 반도체 물질을 포함할 수 있다.
상기 반도체 기판(211)과 상기 반도체 패턴(227)을 연결하는 연결 패턴(229)이 배치된다. 상기 연결 패턴(229)은, 공간적으로 이격된 상기 반도체 기판(211)과 상기 반도체 패턴(227)을 전기적으로 연결시킬 수 있다. 즉, 상기 반도체 패턴(227)은 상기 연결 패턴(229)을 경유하여 상기 반도체 기판(211)에 전기적으로 연결된다.
상기 반도체 패턴(227) 상에 활성 패턴(231)이 배치될 수 있다. 상기 활성 패턴(231)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 활성 패턴(231)은 단결정 상태의 반도체 물질을 포함할 수 있다. 도시된 바와 달리, 상기 활성 패턴(231)은 라운딩된 가장자리를 포함할 수 있다. 예를 들어, 상기 활성 패턴(231)은 나노 와이어 형으로 형성될 수 있다.
상기 활성 패턴(231)을 둘러싸는 제1 분리 절연막(225)이 배치될 수 있다. 상기 제1 분리 절연막(225)은 상기 활성 패턴(231)의 하부면 및 일부 측벽 상에 배치될 수 있다. 상기 제1 분리 절연막(225)은 상기 활성 패턴(231)의 상부면 상으로 연장될 수 있다. 이와 달리, 상기 활성 패턴(231) 상에 별도의 게이트 절연막(252)이 배치될 수도 있다. 상기 제1 분리 절연막(225)은 상기 활성 패턴(231)을 다른 구성 요소들로부터 공간적으로 이격시킬 수 있다. 즉, 상기 제1 분리 절연막(225)은 반도체 기판 내의 SOI 영역의 매몰 절연막일 수 있다.
상기 제1 분리 절연막(225)은 산화막, 질화막 및 산화질화막을 포함하는 다양한 절연막 중 선택된 적어도 하나일 수 있다. 예를 들어, 상기 제1 분리 절연막(225)은 ONO막일 수 있다.
상기 활성 패턴(231)의 상부면 및 측벽 상에 게이트 전극(255)이 배치될 수 있다. 상기 게이트 전극(255)은 상기 활성 패턴(231)의 일부를 덮을 수 있다. 도시된 바와 달리, 상기 게이트 전극(255)은 상기 활성 패턴(231)의 일부 하부면 상으로 연장될 수 있다. 구체적으로, 상기 게이트 전극(255)은 하부면의 가장자리 부분까지 연장될 수 있다. 이에 의해 형성되는 트랜지스터는 오메가형 트랜지스터일 수 있다.
도 11a 내지 도 18c를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 11a 내지 도 18a는 반도체 소자의 사시도들이고, 도 11b 내지 도 18b 및 도 11c 내지 도 18c는 도 11a 내지 도 18a에 도시된 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취한 반도체 소자의 단면도들이다.
도 11a 내지 도 11c를 참조하면, 반도체 기판(210) 상에 희생층(220)과 활성층(230)이 차례로 적층된다. 앞서 도 1a 내지 도 1c를 참조하여 설명된 반도체 기 판, 희생층 및 활성층에 대한 설명들은 이하에서도 동일하게 적용될 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 활성층(230) 및 희생층(220)을 식각하여 활성 패턴(231) 및 희생 패턴(221)을 형성할 수 있다. 상기 활성 패턴(231) 및 희생 패턴(221)은 도 11a 의 활성층(230) 상에 제1 마스크(241)를 형성한 후, 이를 식각 마스크로 사용한 식각 공정을 수행하여 형성될 수 있다. 상기 식각 공정 시, 상기 반도체 기판(210)이 식각 정지막으로 작용할 수 있다. 이 때, 상기 반도체 기판(210)의 일부가 식각될 수 있다. 식각된 반도체 기판(211)은 돌출부(213) 및 바닥부(212)를 가질 수 있다.
도 13a 내지 13c를 참조하면, 상기 활성 패턴(231) 및 희생 패턴(221)의 적층 구조의 양단을 둘러싸는 지지 절연막(242)이 형성될 수 있다. 상기 지지 절연막(242)은 상기 적층 구조의 측벽을 모두 덮도록 절연막을 형성한 후, 상기 적층 구조의 측벽의 일부가 노출되도록 상기 절연막을 식각하여 형성될 수 있다. 상기 절연막의 식각은 제2 마스크(251)를 사용한 이방성 식각에 의해 수행될 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 희생 패턴(221)이 제거되어 빈 공간(222)이 형성될 수 있다. 상기 빈 공간(222)은 상기 활성 패턴(231)의 하부면 및 상기 반도체 기판의 돌출부(213)의 상부면을 노출시킬 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 활성 패턴(231)의 하부면 및 측벽 상에 제1 분리 절연막(225)이 형성될 수 있다. 상기 반도체 기판의 돌출부(213)의 상부면 및 측벽 상에는 분리 절연막(223)이 형성될 수 있다. 상기 분리 절연막(223)은 상기 반도체 기판의 바닥부(212)의 상부면 상에도 형성될 수 있다. 상기 제1 분 리 절연막(225) 및 분리 절연막(223)은 동시에 형성될 수 있다.
상기 제1 분리 절연막(225) 및 분리 절연막(223)은 산화막, 질화막 및 산화질화막을 포함하는 다양한 절연막들 중 선택된 적어도 하나의 막일 수 있다. 일 실시예에서, 상기 제1 분리 절연막(225) 및 분리 절연막(223)은 ONO막일 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 빈 공간(222)을 채우는 반도체 막(226)이 형성된다. 상기 반도체 막(226)을 형성하는 것은, 상기 반도체 기판(211) 상에 반도체 막을 형성하는 것과, 상기 반도체 막을 이방성 식각하는 것을 포함할 수 있다. 상기 반도체 막의 식각은 상기 반도체 기판의 바닥부(212) 상의 분리 절연막(223)의 상부면이 노출될 때까지 수행될 수 있다. 이후, 노출된 상기 분리 절연막(223)을 식각하여 제2 분리 절연패턴(224)을 형성한다. 상기 분리 절연막(223)의 식각에 의해, 상기 반도체 기판의 바닥부(212)의 상부면이 노출된다. 상기 분리 절연막(223)에 대한 식각 공정은 습식 식각 공정일 수 있다.
상기 반도체 막(226)은 상기 활성 패턴(231)과 상기 반도체 기판의 돌출부(213) 사이에 개재되며, 상기 활성 패턴(231)의 측벽과 상기 반도체 기판의 돌출부(213)의 측벽 상으로 연장될 수 있다.
상기 반도체 막(226)과 상기 반도체 기판(211) 사이에 연결막(228)이 형성된다. 상기 연결막(228)은 상기 반도체 막(226)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 연결막(228) 및 반도체 막(226)은 다결정 상태의 반도체 물질을 포함할 수 있다. 일 실시예에서, 상기 반도체 막(226)은 비정질 상태로 형성된 후, 후속 공정에서 발생하는 열 등의 요인에 의해 다결정 상태로 변환될 수 있다.
일 실시예에서, 상기 연결막(228)과 반도체 막(226)은 동시에 형성될 수 있다. 이 경우, 상기 제2 분리 절연막(223)에 대한 식각 공정이 먼저 수행될 수 있다. 즉, 상기 반도체 기판의 바닥부(212) 상의 상기 제2 분리 절연막(223)의 적어도 일부를 제거하여, 상기 반도체 기판의 바닥부(212)의 상부면의 적어도 일부를 노출시킬 수 있다.
도 17a 내지 도 17c를 참조하면, 상기 반도체 막(226) 및 연결막(228)을 식각하여, 반도체 패턴(227) 및 연결 패턴(229)을 형성한다. 상기 반도체 패턴(227) 및 연결 패턴(229)의 상부면들은 상기 분리 절연막(223)의 상부면보다 높게 위치한다. 상기 반도체 패턴(227) 및 연결 패턴(229)의 상부면들은 상기 활성 패턴(231)의 하부면보다 낮게 위치할 수 있다. 상기 반도체 막(226) 및 연결막(228)의 식각은 상기 분리 절연막(223)이 노출되지 않을 때까지 수행될 수 있다.
도시된 바와 달리, 상기 반도체 막(226)과 연결막(228)에 대해 등방성 식각이 추가적으로 수행될 수 있다. 이에 의해 상기 제1 분리 절연막(225)의 하부면의 일부가 노출될 수 있다.
상기 제1 마스크(241)를 제거하여 상기 활성 패턴(231)의 상부면을 노출시킨다. 상기 제1 마스크(241) 측벽 상의 제1 분리 절연막(225)과 지지 절연막(242)이 함께 식각될 수 있다. 상기 지지 절연막(242)은 상기 활성 패턴(231)의 측벽의 적어도 일부가 노출될 때까지 제거될 수 있다. 이와 달리, 상기 지지 절연막(242)은 모두 제거될 수도 있다.
상기 활성 패턴(231)의 상부면 상에 게이트 절연막(252)을 형성한다. 상기 게이트 절연막(252)은 상기 활성 패턴(231)의 상부면을 산화시켜 형성될 수 있다. 이와 달리, 상기 게이트 절연막(252)은 다양한 절연막 형성법 중 선택된 어느 하나에 의해 형성될 수 있다.
상기 연결 패턴(229) 및 반도체 패턴(227) 상에 소자 분리막(253)이 형성될 수 있다. 상기 소자 분리막(253)은 상기 활성 패턴(231)의 상부면보다 낮은 위치의 상부면을 가질 수 있다.
도 18a 내지 도 18c를 참조하면, 상기 활성 패턴(231)의 상부면 및 측벽을 덮는 게이트 전극(255)이 형성될 수 있다. 상기 게이트 전극(255)은 상기 활성 패턴(231)의 상부면 상에 형성되되, 상기 활성 패턴(231)의 측벽 상으로 연장될 수 있다. 상기 게이트 전극(255)은 도핑된 반도체, 금속 또는 금속 화합물을 포함할 수 있다. 상기 게이트 전극(255)은 상기 게이트 절연막(252) 및 제1 분리 절연막(225)에 의해 상기 활성 패턴(231)과 이격될 수 있다.
본 발명의 실시예들의 적용예가 도 19를 참조하여 설명된다. 도 19를 참조하면, 하나의 반도체 기판 내에 다른 두께의 절연층을 갖는 SOI 구조들이 형성될 수 있다. 도면에서, A 영역은 얇은 매몰 절연막(BOX: Buried Oxide)을 포함하는 SOI 소자 영역이고, B영역은 두꺼운 매몰 절연막을 포함하는 SOI 소자 영역일 수 있다.
상기 A 영역은 앞서 도 1a 내지 도 8c를 참조하여 설명된 방법에 의해 형성될 수 있다. 구체적으로, A 영역과 B 영역을 포함하는 반도체 기판(2100)이 준비된다. 상기 반도체 기판(2100)에 도 1a 내지 도 1c에 도시된 바와 같이 희생층, 활성 층 및 제1 마스크(2230)를 적층한다. 상기 제1 마스크(2230)를 식각 마스크로 사용하여 상기 희생층 및 활성층을 이방성 식각한다. 즉, 상기 A 영역의 희생층 및 활성층과 상기 B 영역의 희생층과 활성층을 분리시킨다. 이로써, 상기 A 영역 및 B 영역에 희생 패턴들 및 활성 패턴들이 적층된 적층 구조들이 형성된다.
상기 적층 구조들의 양단들과 접하는 지지 절연막이 형성된다. 상기 지지 절연막은 앞서 도 2a 내지 도 2c를 참조하여 설명된 지지 절연막(142)과 유사할 수 있다. 이후, 상기 지지 절연막 상에 마스크를 형성한 후, 상기 마스크를 마스크 패턴으로 이방성 식각을 수행한다. 이에 의해, 상기 적층 구조들의 측벽들이 노출된다.
상기 적층 구조들의 희생 패턴들을 제거한다. 상기 희생 패턴들은 습식 식각에 의해 제거될 수 있다. 상기 희생 패턴들의 제거에 의해 상기 활성 패턴(2131)과 상기 반도체 기판(2100) 사이에 빈 공간(2122)이 형성된다. 상기 희생 패턴들의 제거에 의해 상기 활성 패턴(2131)의 하부면 및 반도체 기판(2100)의 상부면이 노출될 수 있다.
노출된 상기 활성 패턴(2131)의 하부면 및 반도체 기판(2100)의 상부면 상에 매몰 절연막(2225) 및 분리 절연막(2223)이 형성된다. 상기 매몰 절연막(2225) 및 분리 절연막(2223)은 동시에 형성될 수 있다.
상기 빈 공간(2122)을 채우는 박스 절연막(2200)이 형성된다. 상기 박스 절연막(2200)은 상기 A 영역 및 B 영역의 패턴들을 둘러싸며, 상기 빈공간(2122)을 채울 수 있다. 상기 A 영역의 상기 박스 절연막(2200)이 제거된다. 이 때, 상기 A 영역의 매몰 절연막(2225) 및 분리 절연막(2223)이 동시에 제거될 수 있다. 이후, 상기 A 영역에는 앞서 도 1a 내지 도 10c를 참조하여 설명된 것처럼 매몰 절연막, 분리 절연패턴, 반도체 패턴 및 연결 패턴이 형성될 수 있다.
상술한 매몰 절연막이 상기 A 영역의 활성 영역을 둘러싸는 얇은 박스일 수 있다. 또한, 상기 B 영역의 활성 영역은 박스 절연막(2200)은 두꺼운 박스일 수 있다. 상기 A 영역 및 B영역의 활성 영역들은 상기 기판으로부터 전기적 및/또는 공간적으로 이격된 정도가 상이하므로 이 활성 영역들을 포함하는 각 소자들은 서로 다른 특성들을 나타낼 수 있다. 도시된 바와 같이, 본 발명의 실시예들을 응용하여 하나의 기판 내에 각 소자의 특성에 맞는 구조들을 구현할 수 있다.
본 발명의 실시예들에 따른 다른 적용예가 도 20을 참조하여 설명된다. A 영역과 B영역을 포함하는 반도체 기판(1110)이 제공된다.
상기 A 영역과 B 영역의 반도체 기판(1110) 내에 웰 영역들(1111a, 1111b)이 제공될 수 있다. 일 실시예에서, 상기 A 영역과 B 영역의 웰 영역들(1111a, 1111b)은 서로 다른 도전형의 도펀트들로 도핑될 수 있다. 다른 실시예에서, 상기 A 영역과 B 영역의 웰 영역들(1111a, 1111b)은 동일한 도전형의 도펀트들로 도핑될 수 있다.
상기 웰 영역들(1111a, 1111b) 상에 반도체 패턴들(1127a, 1127b)이 배치될 수 있다. 상기 반도체 패턴들(1127a, 1127b)은 다결정 상태의 반도체 물질을 포함할 수 있다. 상기 반도체 패턴들(1127a, 1127b)은 상기 웰 영역들(1111a, 1111b)과 연결 패턴들(1129a, 1129b)에 의해 전기적으로 연결될 수 있다.
두 영역들의 웰 영역들(111a, 111b)은 연결 패턴들(1129a, 1129b)에 의해 반도체 패턴들(1127a, 1127b)에 전기적으로 연결될 수 있다. 또한, 상기 반도체 패턴들(1127a, 1127b) 및 연결 패턴들(1129a, 1129b)을 경유하여, 상기 반도체 기판(1110)과 상기 활성 패턴들(1131a, 1131b)이 전기적으로 연결될 수 있다.
일 실시예에서, A 영역과 B 영역은 동일한 모드의 트랜지스터들을 포함할 수 있다. 예를 들면, 상기 A 영역과 B 영역에는 반전 모드(inversion mode)의 트랜지스터들이 배치될 수 있다. 구체적으로, 상기 A 영역의 웰 영역(1111a)은 p형 도펀트로, 소오스/드레인 영역(1135a)은 n형 도펀트로 도핑될 수 있다. 상기 A 영역의 게이트 전극(1156a)은 n형 도펀트로 도핑될 수 있다. B 영역의 웰 영역(1111b)은 n형 도펀트로, 소오스/드레인 영역(1135b)은 p형 도펀트로 도핑될 수 있다. 상기 B 영역의 게이트 전극(1156b)은 p형 도펀트로 도핑될 수 있다.
이와 달리, 상기 A 영역 및 B 영역의 트랜지스터들은 축적 모드(accumulation mode)의 트랜지스터들일 수 있다. 이 경우, 상기 A 영역의 웰(1111a)은 p형, 소오스/드레인 영역(1135a)은 n형, 게이트 전극(1156a)은 p형의 도펀트들로 각각 도핑될 수 있다. 상기 B 영역의 웰(1111b)은 n형, 소오스/드레인 영역(1135a)은 p형, 게이트 전극(1156b)은 n형의 도펀트들로 각각 도핑될 수 있다.
다른 실시예에서, 상기 A 영역의 트랜지스터와 B 영역의 트랜지스터는 서로 다른 모드의 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 A 영역 및 B 영역 중 일 영역에는 반전 모드의 트랜지스터가 배치되고, 다른 영역에는 축적 모드의 트랜지스터가 배치될 수 있다. 구체적으로, 상기 A 영역과 B 영역의 웰들(1111a, 1111b)은 동일한 도전형의 도펀트들로 도핑될 수 있다. 상기 A 영역의 소오스/드레인 영역(1135a)은 상기 A 영역의 웰(1111a)과 동일한 도전형의 도펀트들을 포함하고, 상기 B 영역의 소오스/드레인 영역(1135b)은 상기 웰 영역(1111b)과 반대 도전형의 도펀트들을 포함할 수 있다. 상기 A 영역의 게이트 전극(1156a)은 상기 소오스/드레인 영역(1135a)과 반대 도전형의 도펀트들을 포함하고, 상기 B 영역의 게이트 전극(1156b)은 상기 소오스/드레인 영역(1135b)과 동일한 도전형의 도펀트들을 포함할 수 있다. 일 실시예에서, 상기 반도체 패턴들(1127a, 1127b)도 도펀트들을 포함할 수 있다. 이 때, 상기 반도체 패턴들(1127a, 1127b) 내의 도펀트들의 농도는 상기 웰 영역(1111a, 1111b)의 도펀트들의 농도보다 높을 수 있다.
도 1a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 1b 내지 도 10b는 각각 도 1a 내지 도 10a에 도시된 Ⅰ-Ⅰ'을 따라 취한 단면도들이고, 도 1c 내지 도 10c는 각각 Ⅱ-Ⅱ'을 따라 취한 단면도들이다.
도 11a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 11b 내지 도 18b는 각각 도 11a 내지 도 18a에 도시된 Ⅰ-Ⅰ'을 따라 취한 단면도들이고, 도 11c 내지 도 18c는 각각 도 11a 내지 도 18a에 도시된 Ⅱ-Ⅱ'을 따라 취한 단면도들이다.
도 19는 본 발명의 실시예들의 일 적용예를 설명하기 위한 도면이다.
도 20은 본 발명의 실시예들의 다른 적용예를 설명하기 위한 도면이다.

Claims (10)

  1. 반도체 기판 상에 희생층과 활성층이 차례로 적층된 적층 구조를 형성하는 것;
    상기 희생층을 제거하여 상기 활성층 및 상기 반도체 기판 사이에 빈 공간을 형성하는 것;
    상기 빈 공간 내의 상기 반도체 기판 상에 제1 분리 절연 패턴을 형성하는 것;
    상기 반도체 기판 상에 상기 빈 공간을 채우되 상기 반도체 기판과 공간적으로 이격되는 반도체 패턴을 형성하는 것; 및
    상기 반도체 패턴과 상기 반도체 기판을 전기적으로 연결하는 연결 패턴을 형성하는 것을 포함하며,
    상기 연결 패턴은 상기 반도체 패턴의 일 측에서 상기 반도체 패턴의 일 측면 및 상기 반도체 기판과 직접적으로 접촉(contact)되는 반도체 장치의 제조 방법.
  2. 반도체 기판 상에 희생 패턴과 활성 패턴이 차례로 적층된 적층 구조를 형성하는 것;
    상기 희생 패턴을 제거하여 상기 활성 패턴 및 상기 반도체 기판 사이에 빈 공간을 형성하는 것;
    상기 활성 패턴의 하부면을 덮는 제1 분리 절연막을 형성하는 것;
    상기 반도체 기판 상의 상기 제1 분리 절연막으로부터 공간적으로 이격되는 제2 분리 절연막을 형성하는 것;
    상기 반도체 기판 상에, 상기 빈 공간을 채우고, 상기 제2 분리 절연막을 통해 상기 반도체 기판으로부터 공간적으로 이격되는 반도체 막을 형성하는 것;
    상기 반도체 기판의 일 부분을 노출시키도록 상기 반도체막과 상기 제2 분리 절연막을 패터닝하는 것;
    노출된 상기 반도체 기판 상에, 상기 반도체 기판을 상기 반도체막에 전기적으로 연결(connecting)시키고, 상기 반도체막에 직접적으로 접촉(contact)되는 연결막을 형성하는 것; 및
    반도체 패턴 및 연결 패턴을 형성하도록 상기 패터닝된 반도체막의 상부와 상기 연결막의 상부를 식각(etch)하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1 분리 절연막을 형성하는 것은 상기 활성 패턴의 하부면에 열산화 공정을 수행하는 것을 포함하며,
    상기 제2 분리 절연막을 형성하는 것은 상기 반도체 기판의 표면에 열산화 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    돌출부를 형성하도록 상기 반도체 기판의 일 부분을 식각(etch)하는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 희생 패턴, 상기 활성 패턴, 및 상기 돌출부를 형성하는 것은 동일한 식각 마스크를 사용하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 돌출부의 측벽은 상기 활성 패턴의 측벽에 대하여 자가 정렬(self-aligned)되는 반도체 장치의 제조 방법.
  7. 제 2 항에 있어서,
    상기 반도체 기판 상에 절연막을 형성하는 것; 및
    상기 반도체 기판 상에 상기 활성 패턴의 길이 방향으로 연장되는 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 장치는 최하부부터 최상부 높이까지 상기 반도체 기판, 상기 반도체막, 및 상기 활성 패턴을 포함하며,
    상기 절연막의 상부면은 상기 반도체 패턴의 상부면과 실질적으로 동일한 레벨을 가지는 반도체 장치의 제조 방법.
  9. 제 2 항에 있어서, 상기 연결막은 상기 반도체 기판에 직접적으로 접촉(contact)하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 연결막은 상기 반도체 기판의 측면과 상면에 모두 직접적으로 접촉(contact)하는 반도체 장치의 제조 방법.
KR1020090047514A 2004-08-06 2009-05-29 반도체 장치의 제조 방법 KR101586041B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090047514A KR101586041B1 (ko) 2009-05-29 2009-05-29 반도체 장치의 제조 방법
US12/687,286 US20100117152A1 (en) 2007-06-28 2010-01-14 Semiconductor devices
US13/207,832 US8685805B2 (en) 2004-08-06 2011-08-11 Semiconductor devices with connection patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090047514A KR101586041B1 (ko) 2009-05-29 2009-05-29 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100128861A KR20100128861A (ko) 2010-12-08
KR101586041B1 true KR101586041B1 (ko) 2016-01-15

Family

ID=43505689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090047514A KR101586041B1 (ko) 2004-08-06 2009-05-29 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR101586041B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102530760B1 (ko) 2016-07-18 2023-05-11 삼성전자주식회사 반도체 발광소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040058506A1 (en) 2002-08-08 2004-03-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing a semiconductor device
KR100481868B1 (ko) * 2002-11-26 2005-04-11 삼성전자주식회사 누설전류를 방지하는 소자 분리 구조를 갖는 변형된 에스오아이 기판 및 그 제조 방법
US20050186742A1 (en) * 2004-02-24 2005-08-25 Chang-Woo Oh Vertical channel fin field-effect transistors having increased source/drain contact area and methods for fabricating the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675185A (en) * 1995-09-29 1997-10-07 International Business Machines Corporation Semiconductor structure incorporating thin film transistors with undoped cap oxide layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040058506A1 (en) 2002-08-08 2004-03-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing a semiconductor device
KR100481868B1 (ko) * 2002-11-26 2005-04-11 삼성전자주식회사 누설전류를 방지하는 소자 분리 구조를 갖는 변형된 에스오아이 기판 및 그 제조 방법
US20050186742A1 (en) * 2004-02-24 2005-08-25 Chang-Woo Oh Vertical channel fin field-effect transistors having increased source/drain contact area and methods for fabricating the same

Also Published As

Publication number Publication date
KR20100128861A (ko) 2010-12-08

Similar Documents

Publication Publication Date Title
US8685805B2 (en) Semiconductor devices with connection patterns
KR100584776B1 (ko) 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
JP5063352B2 (ja) 高移動性バルク・シリコンｐｆｅｔ
KR100496891B1 (ko) 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100499159B1 (ko) 리세스 채널을 갖는 반도체장치 및 그 제조방법
KR100471189B1 (ko) 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US6967377B2 (en) Double-gate fet with planarized surfaces and self-aligned silicides
US7704808B2 (en) Methods of forming semiconductor-on-insulating (SOI) field effect transistors with body contacts
US8053897B2 (en) Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components
US20130020640A1 (en) Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same
KR100828030B1 (ko) 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
JP4754176B2 (ja) リセスを備えたｓｏｉ構造の半導体素子及びその製造方法
TW201735352A (zh) 半導體結構與其製作方法
KR100620446B1 (ko) 핀 전계 효과 트랜지스터 및 이의 제조 방법
KR20180098446A (ko) 반도체 장치 및 이의 제조 방법
JP2006013303A (ja) 半導体装置及びその製造方法
KR100618827B1 (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
WO2015027561A1 (zh) 半导体器件及其制造方法
KR100854501B1 (ko) 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법
KR20230125772A (ko) 자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 제조 방법 및 전자 기기
KR101608902B1 (ko) 소자 분리 구조물을 갖는 반도체 소자
KR20080070584A (ko) 반도체 장치의 제조 방법
US20100117152A1 (en) Semiconductor devices
CN111106010A (zh) 具有堆叠半导体层作为沟道的晶体管
US7187022B2 (en) Semiconductor device having a multi-bridge-channel and method for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 5