KR20230125772A - 자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 제조 방법 및 전자 기기 - Google Patents

자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 제조 방법 및 전자 기기 Download PDF

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KR20230125772A
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gate
isolation
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후이롱 주
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인스티튜트 오브 마이크로일렉트로닉스, 차이니즈 아카데미 오브 사이언시스
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Abstract

자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 그 제조 방법 및 이러한 나노 와이어/시트 디바이스를 포함하는 전자 기기가 개시된다. 실시예들에 따르면, 나노 와이어/시트 디바이스는 기판; 기판의 표면과 이격되고, 제1 방향을 따라 연장되는 나노 와이어/시트; 상기 제1 방향과 교차되는 제2 방향을 따라 연장되어 나노 와이어/시트를 둘러싸는 게이트 스택; 게이트 스택의 측벽에 형성되는 스페이서; 상기 제1 방향으로 대향되는 나노 와이어/시트의 양단에 위치하고, 나노 와이어/시트와 접하는 소스/드레인 층; 및 게이트 스택과 기판 사이에 개재되는 제1 격리부를 포함할 수 있으며, 상기 제1 격리부는 게이트 스택에 자기 정렬될 수 있다.

Description

자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 제조 방법 및 전자 기기
본 개시는 반도체 분야에 관한 것으로서, 보다 구체적으로는, 자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 그 제조 방법 및 이러한 나노 와이어/시트 디바이스를 포함하는 전자 기기에 관한 것이다.
본 출원은 2020년 9월 7일자로 출원된 중국 특허 출원 제202010932062.1호(발명의 명칭: "자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 제조 방법 및 전자 기기")를 우선권으로 수반하는 출원이며, 이의 개시 사항들은 전체적으로 여기에 참조로 포함된다.
나노 와이어 또는 나노 시트(이하, "나노 와이어/시트로 약칭함") 디바이스, 특히 나노 와이어/시트를 기반으로 하는 게이트 올 어라운드(GAA: Gate-All-Around) 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 단채널 효과(Short Channel Effect)를 잘 제어할 수 있고, 디바이스의 추가적인 축소를 실현할 수 있다. 그러나 끊임없이 소형화됨에 따라, 나노 와이어/시트 하부의 게이트와 기판 사이에 양호한 격리부를 제조하기 어려우며, 이로 인해 그 양자 사이의 오버랩 전기 용량이 비교적 크게 된다.
이를 고려하여, 본 개시의 목적의 적어도 일부는 자기 정렬 격리부를 가지는 나노 와이어/시트 디바이스, 그 제조 방법 및 이러한 나노 와이어/시트 디바이스를 포함하는 전자 기기를 제공하는 것이다.
본 개시의 일 측면에 따르면, 기판; 기판의 표면과 이격되고 제1 방향을 따라 연장되는 나노 와이어/시트; 상기 제1 방향과 교차되는 제2 방향을 따라 연장되어 나노 와이어/시트를 둘러싸는 게이트 스택; 게이트 스택의 측벽에 형성되는 스페이서; 상기 제1 방향으로 대향되는 나노 와이어/시트의 양단에 위치하고, 나노 와이어/시트와 접하는 소스/드레인 층; 및 게이트 스택과 기판 사이에 개재되는 제1 격리부를 포함하며, 상기 제1 격리부가 게이트 스택에 자기 정렬되는 나노 와이어/시트 디바이스를 제공한다.
본 개시의 다른 일 측면에 따르면, 기판 위에 격리부 한정층을 형성하는 단계; 격리부 한정층 위에 격리부 한정층과 이격되고 제1 방향을 따라 연장되는 나노 와이어/시트를 설치하는 단계; 격리부 한정층을 나노 와이어/시트에 자기 정렬되는 형태로 패터닝하는 단계; 기판 위에 제1 방향과 교차되는 제2 방향을 따라 연장되고, 나노 와이어/시트를 둘러싼 더미 게이트를 형성하는 단계; 더미 게이트의 측벽에 스페이서를 형성하는 단계; 격리부 한정층을 제1 격리부로 교체하는 단계; 및 더미 게이트를 제거하고, 더미 게이트의 제거로 인해 스페이서의 내측에 형성되는 게이트 트렌치에 게이트 스택을 형성하는 단계;를 포함하는 나노 와이어/시트 디바이스를 제조하는 방법을 제공한다.
본 개시의 다른 일 측면에 따르면, 상기 나노 와이어/시트 디바이스를 포함하는 전자 기기가 제공된다.
본 개시의 실시예에 따르면, 게이트 하부에 자기 정렬되는 격리부를 형성할 수 있다. 또한, 격리부의 두께를 쉽게 조절할 수 있으므로, 예를 들어 신뢰성 및 전기 용량과 같은 디바이스의 전기적 특성을 최적화할 수 있다.
첨부된 도면들을 참조하여 본 개시의 실시예들을 설명함으로써, 본 개시의 상술한 목적 및 기타 목적, 특성, 장점이 더 명확해질 것이다. 도면들에서,
도 1 내지 도 15b는 본 개시의 실시예에 따른 나노 와이어/시트 디바이스를 제조하는 흐름 중의 일부 단계를 예시적으로 도시하는 것이며,
여기서, 도 1, 도 3a, 도 4a, 도 5b, 도 6, 도 7, 도 8a, 도 9a, 도 9b, 도 10a, 도 10c, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a는 AA' 선을 따른 단면도이고,
도 3b, 도 4b, 도 8b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b 및 도 15b는 BB' 선을 따른 단면도이며,
도 2a, 도 2b 및 도 5a는 평면도이고, 도 2a에 AA'선 및 BB' 선의 위치를 도시한다.
이하에서, 도면들을 참조하여 본 개시의 실시예들이 설명될 것이다. 그러나 이해해야 할 점은 이러한 설명은 단지 예시적인 것일 뿐이며, 본 개시의 범위를 제한하기 위한 것은 아니다. 또한, 이하의 설명에서는 본 개시의 개념을 불필요하게 흐리는 것을 방지하기 위하여 공지의 구조 및 기술에 대한 설명은 생략한다.
도면들에는 본 개시의 실시예들에 따른 다양한 구조의 예시도들을 도시한다. 이러한 도면들은 비율에 따라 그려진 것은 아니며, 명확한 표현을 위해 일부 세부사항은 확대하고, 일부 세부사항은 생략할 수 있다. 도면들에 도시된 다양한 영역, 층의 형태 및 이들 사이의 상대적인 크기, 위치 관계는 단지 예시적인 것일 뿐이며, 실제로는 제조 공차 또는 기술적인 제한으로 인해 편차가 있을 수 있다. 또한, 당업자는 실제 수요에 따라 서로 다른 형태, 크기, 상대적인 위치를 갖는 영역/층을 별도로 설계할 수 있다. 본 개시의 문맥에서, 하나의 층/소자가 다른 하나의 층/소자 "위"에 위치한다고 할 경우, 해당 층/소자는 해당 다른 하나의 층/소자 위에 직접 위치하거나, 또는 그들 사이에 중간 층/소자가 존재할 수 있다. 또한, 한 방향에서 하나의 층/소자가 다른 하나의 층/소자 "위"에 위치할 경우, 방향을 바꿀 시, 상기 층/소자는 상기 다른 하나의 층/소자의 "아래"에 위치할 수 있다.
본 개시의 실시예들에 따르면, 나노 와이어/시트 디바이스가 제공된다. 구체적으로, 디바이스는 채널로 사용되는 하나 이상의 나노 와이어 또는 나노 시트를 포함할 수 있다. 나노 와이어/시트는 기판에 상대적으로 떠 있을 수 있으며, 실질적으로 기판의 표면에 평행되게 연장될 수 있다. 각 나노 와이어/시트는 세로 방향(예를 들면, 실질적으로 기판 표면에 수직되는 방향)으로 정렬된다. 나노 와이어/시트는 제1 방향으로 연장될 수 있고, 또한 제1 방향으로 대향되는 양단은 소스/드레인 층에 연결될 수 있다. 응력 엔지니어링을 실현하기 위해, 소스/드레인 층은 나노 와이어/시트와 서로 다른 반도체 재료를 포함할 수 있다. 또한, 게이트 스택은 상기 제1 방향과 교차되는(예를 들면, 수직) 제2 방향을 따라 연장되어 각 나노 와이어/시트와 교차될 수 있으며, 따라서 각 나노 와이어/시트의 외주변을 둘러싸게 되어, 게이트 올 어라운드(GAA) 구조를 형성할 수 있다.
게이트 스택과 기판 사이에는 격리부가 설치될 수 있다. 예를 들면, 격리부는 세로 방향에서 나노 와이어/시트와 실질적으로 정렬되는 제1 격리부 및 제2 방향에서 대향되는 제1 격리부의 양측에서 제1 격리부와 접하는 제2 격리부를 포함할 수 있다. 본 개시의 실시예들에 따르면, 제1 격리부와 제2 격리부 중에서 적어도 하나는 게이트 스택에 자기 정렬될 수 있다. 제1 격리부와 제2 격리부는 제2 방향을 따라 게이트 스택 아래에서 함께 연장될 수 있다.
제1 격리부의 제1 방향에서의 범위 및 제2 방향에서의 범위는 모두 위의 나노 와이어/시트에 의해 한정될 수 있다. 예를 들면, 제1 격리부는 나노 와이어/시트와 실질적으로 중심 정렬될 수 있다. 또한, 제1 격리부(제1 방향 및 제2 방향에서)의 각 측벽의 적어도 일부분은 게이트 스택의 상응하는 측벽과 세로방향에서 실질적으로 정렬되거나 또는 실질적으로 공면(coplane)일 수 있으며, 측벽의 기타 부분은 게이트 스택의 상응하는 측벽과 공면이 아닐 수 있지만, 실질적으로 등각(conformal)을 유지하면서 연장될 수 있다.
이러한 반도체 디바이스는 예를 들어 아래와 같이 제조될 수 있다. 기판 위에 격리부 한정층을 설치하고, 격리부 한정층 위에 격리부 한정층과 이격되고 제1 방향을 따라 연장되는 나노 와이어/시트를 설치할 수 있다. 나노 와이어/시트에 자기 정렬되는 형태로 격리부 한정층을 패터닝할 수 있으며, 이는 나노 와이어/시트(또는, 나노 와이어/시트를 형성하기 위한 (하드)마스크)를 마스크로 하여 격리부 한정층을 식각하여 실현할 수 있다. 다음, 격리부 한정층을 유전체 재료로 교체하여 자기 정렬된 격리부("제1 격리부"라고 칭함)를 형성할 수 있다. 또한, 제1 방향과 교차(예를 들면, 수직)되는 제2 방향을 따라 연장되어 나노 와이어/시트를 둘러싼 더미 게이트를 형성할 수 있으며, 더미 게이트의 측벽에 스페이서를 형성할 수 있다. 게이트 대체 공정을 통해, 더미 게이트를 게이트 스택으로 교체할 수 있다.
나노 와이어/시트를 설치하기 위해 격리부 한정층 위에 하나 이상의 게이트 한정층 및 하나 이상의 나노 와이어/시트 한정층이 교대로 설치되는 스택을 형성할 수 있다. 이 스택은 제1 방향을 따라 연장되는 예비 나노 와이어/시트로 패터닝될 수 있다. 이후에 더미 게이트와 자기 정렬되는 나노 와이어/시트가 형성되도록, 예비 나노 와이어/시트의 제1 방향에서의 길이는 최종적으로 형성되는 나노 와이어/시트의 제1 방향에서의 길이보다 클 수 있다. 상기 패터닝 단계에서, 격리부 한정층에 대해서도 패터닝할 수 있다. 따라서, 격리부 한정층은 예비 나노 와이어/시트에 자기 정렬될 수 있다. 이로 인하여, 게이트 한정층도 나노 와이어/시트의 형태를 나타낸다. 게이트 올 어라운드를 형성하기 위해, 다른 게이트 한정층을 형성할 수도 있으며, 그를 제2 방향을 따라 연장되는 스트립 형태로 패터닝할 수 있다. 스트립 형태의 다른 게이트 한정층은 마스크로 하여, 하부의 예비 나노 와이어/시트를 패터닝할 수 있다. 따라서, 상기 스트립 형태의 다른 게이트 한정층은 다른 게이트 한정층과 함께 제2 방향을 따라 연장되는 더미 게이트를 구성하며, 나노 와이어/시트 한정층은 더미 게이트와 자기 정렬되는 나노 와이어/시트로 패터닝되고, 나노 와이어/시트는 더미 게이트에 의해 둘러싸인다. 상기 패터닝 단계에서, 격리부 한정층에 대해서도 패터닝할 수 있다. 따라서, 격리부 한정층은 나노 와이어/시트에 자기 정렬될 수 있다.
자기 정렬된 스페이서를 형성하기 위해 더미 게이트에 대해 선택적인 식각을 진행하여, 그 측벽이 나노 와이어/시트의 측벽에 상대하여 내부로 함입되도록 할 수 있으며, 이와 같이 형성된 함입부에 스페이서를 형성할 수 있다.
또한, 예비 나노 와이어/시트를 형성한 후, 예비 나노 와이어/시트를 에둘러 제2 격리부를 형성할 수 있다. 따라서, 제2 방향에서 대향되는 격리부 한정층의 양측은 제2 격리부와 접할 수 있다. 이렇게 되면, 이후 격리부 한정층을 교체한 제1 격리부는 제2 격리부와 함께 더미 게이트(또는 더미 게이트를 교체한 게이트 스택) 아래에서 연장되어, 게이트 스택을 기판과 격리시킨다.
본 개시는 다양한 형태로 나타날 수 있으며, 아래는 그중 일부의 예시에 대해 설명할 것이다. 아래의 설명에서 다양한 재료의 선택에 대해 언급한다. 재료의 선택은 그 기능(예를 들면, 반도체 재료는 액티브 영역을 형성하기 위한 것이고, 유전체 재료는 전기적 절연을 형성하기 위한 것임)을 고려할 뿐만 아니라 식각 선택성도 고려한다. 아래의 설명에서는 필요한 식각 선택성을 제시할 수도 있고 제시하지 않을 수도 있다. 당업자가 명확하게 알아야 할 점은, 아래에서 어느 한 재료층에 대해 식각하는 것이 언급될 경우, 기타 층도 식각된 것이 언급되지 않거나 또는 도면에 기타 층도 식각된 것이 도시되지 않으면, 이러한 식각은 선택적인 것일 수 있으며, 동일한 식각 레시피(Recipe)에 노출된 기타 층에 비해 해당 재료층은 식각 선택성을 구비할 수 있다.
도 1 내지 도 15b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 흐름 중의 일부 단계를 예시적으로 도시하는 것이다.
도 1에 도시된 바와 같이, 기판(1001)을 제공한다. 이러한 기판(1001)은 다양한 형태의 기판일 수 있으며, 이 기판은 벌크(bulk) Si 기판과 같은 반도체 재료 기판, 절연체 상의 반도체(SOI) 기판, SiGe 기판과 같은 화합물 반도체 기판 등을 포함하되, 이에 한정되지 않을 수 있다. 아래의 설명에서는 설명의 편의를 위해 벌크 Si 기판을 예를 들어 설명한다. 여기에서, 실리콘 웨이퍼를 기판(1001)으로 제공한다.
기판(1001) 위에는 이후 형성될 (제1) 격리부의 위치를 한정하기 위한 격리부 한정층(1003)을 형성할 수 있다. 격리부 한정층(1003) 위에는 식각 정지층(1005)을 형성할 수 있다. 식각 정지층(1005)은, 특히는 격리부 한정층(1003)과 이후에 형성되는 게이트 한정층(예를 들면, 1007) 사이에 식각 선택성을 구비하지 않거나 또는 식각 선택성이 비교적 낮을 경우에, 이후 격리부 한정층(1003)에 대해 식각을 진행할 시 정지 위치를 설정할 수 있다. 또는, 격리부 한정층(1003)과 이후에 형성되는 게이트 한정층 사이에 식각 선택성을 구비할 경우, 식각 정지층(1005)을 생략할 수 있다.
식각 정지층(1005) 위에는 게이트 한정층(1007, 1011, 1015)과 나노 와이어/시트 한정층(1009, 1013)이 교대로 설치되는 스택을 형성할 수 있다. 게이트 한정층(1007, 1011, 1015)은 이후 형성될 게이트 스택의 위치를 한정할 수 있고, 나노 와이어/시트 한정층(1009, 1013)은 이후 형성될 나노 와이어/시트의 위치를 한정할 수 있다. 상기 스택에서, 최상층은 게이트 한정층(1015)일 수 있으므로, 각 나노 와이어/시트 한정층(1009, 1003)은 상하측으로 모두 게이트 한정층에 의해 커버되어, 이후에 게이트 올 어라운드 구성이 형성될 수 있다. 본 예시에서는, 2개의 나노 와이어/시트 한정층(1009, 1013)이 형성되고, 따라서 최종 디바이스에는 2개의 나노 와이어/시트가 형성된다. 하지만, 본 개시는 이에 한정되지 않으며, 최종적으로 형성될 나노 와이어/시트의 개수(하나 이상일 수 있음)에 따라, 형성될 나노 와이어/시트 한정층의 개수를 결정할 수 있으며, 상응하게 형성될 게이트 한정층의 개수를 결정할 수 있다.
격리부 한정층(1003), 식각 정지층(1005), 게이트 한정층(1007, 1011, 1015) 및 나노 와이어/시트 한정층(1009, 1013)은, 예를 들면, 에피택시얼 성장(epitaxial growth)을 통해 기판(1001) 위에 형성된 반도체층일 수 있다. 따라서, 나노 와이어/시트 한정층(1009, 1013)은 양호한 결정체 품질을 가질 수 있고, 단결정 구조일 수 있어, 이후 단결정의 나노 와이어/시트를 제공하여 채널로 사용될 수 있다. 이러한 반도체층에서 인접하는 반도체층 사이에는 식각 선택성을 가질 수 있어, 이후 서로 다르게 처리할 수 있다. 예를 들면, 식각 정지층(1005) 및 나노 와이어/시트 한정층(1009, 1013)은 Si를 포함할 수 있고, 격리부 한정층(1003) 및 게이트 한정층(1007, 1011, 1015)은 SiGe(예를 들면, Ge의 원자 백분율은 약 10% 내지 40%이며, 점차적으로 변화하여 결함을 감소할 수 있음)를 포함할 수 있다. 각 반도체층은 실질적으로 균일한 두께를 가지고 있어, 기판(1001)의 표면과 대체적으로 평행되게 연장될 수 있다. 예를 들면, 격리부 한정층(1003)의 두께는 약 30㎚ 내지 80㎚일 수 있고, 식각 정지층(1005)의 두께는 약 3㎚ 내지 15㎚일 수 있으며, 게이트 한정층(1007, 1011, 1015)의 두께는 약 20㎚ 내지 40㎚일 수 있고, 나노 와이어/시트 한정층(1009, 1013)의 두께는 약 5㎚ 내지 15㎚일 수 있다.
이어서, 나노 와이어/시트를 패터닝할 수 있다. 예를 들면, 도 2a 및 도 2b에 도시된 바와 같이, 상기 스택에, 예를 들면, 포토레지스트(1017a 또는 1017b)와 같은 마스크를 형성하고, 포토리소그래피를 통해 포토레지스트(1017a 또는 1017b)를 나노 와이어(도 2a) 또는 나노 시트(도 2b)의 형태로 패터닝할 수 있다. 나노 시트의 경우, 나노 시트의 넓이(W)는 디바이스가 전류를 제공하는 디바이스 넓이를 결정할 수 있다. 아래 설명에서는, 주로 나노 와이어의 경우를 예로 들지만, 이러한 설명은 나노 시트의 경우에도 마찬가지로 적용된다. 다음, 도 3a 및 도 3b에 도시된 바와 같이, 포토레지스트(1017a 또는 1017b)를 마스크로 하여, 예를 들면, 반응성 이온 식각(Reactive ion etching: RIE)을 통해, 기판(1001) 위의 각 층을 순서에 따라 선택적으로 식각할 수 있으며, 식각은 기판(1001)에서 정지될 수 있다. 이렇게 되면, 기판(1001) 위의 각 층은 포토레지스트(1017a 또는 1017b)와 상응하는 예비 나노 와이어 또는 나노 시트로 패터닝된다. 여기에서, 예비 나노 와이어/시트의 길이(종방향 사이즈, 즉 도 3a의 배향에서 수평 방향의 길이)는 형성되어야 하는 채널로 사용되는 나노 와이어/시트의 길이보다 작을 수 있으며, 이는 이후 더미 게이트(게이트 스택)와 자기 정렬되는 나노 와이어/시트를 얻어 채널로 사용하기 위한 것이다. 그 다음, 포토레지스트(1017a 또는 1017b)를 제거할 수 있다.
전기적 격리를 위하여 도 4a 및 도 4b에 도시된 바와 같이, 기판(1001) 위에, 예를 들면, 얕은 트렌치 격리(STI)와 같은 (제2)격리부(1019)를 형성할 수 있다. 예를 들면, STI(1019)는 기판 위에 산화물(예를 들면, 이산화규소)을 증착하고, 증착된 산화물에 대해, 예를 들면, 화학적 기계 연마(CMP)와 같은 평탄화 처리를 진행하며, 평탄화된 산화물에 대해, 예를 들면, 습식 식각이나 기상 또는 드라이(Dry) 식각 등을 통해 에치백을 진행하여 형성된다. 또한, 기판(1001) 위에 나노 와이어/시트 형태로 패터닝된 반도체층의 표면에는, 예를 들면, 증착을 통해, 하나의 얇은 식각 정지층(1019', 예를 들면, 두께가 약 1㎚ 내지 5㎚임)이 형성될 수 있다. 여기에서, 식각 정지층(1019')은 마찬가지로 산화물을 포함할 수 있으며, 따라서 STI(1019)와 일체인 얇은 층으로 도시된다.
상술한 바와 같이, 게이트 한정층(1007, 1011, 1015)은 나노 와이어/시트 한정층(1009, 1013)의 상하 양측에 위치한다. 게이트 올 어라운드를 형성하기 위해, 도 4b에 도시된 배향에서 좌우 양측에 다른 게이트 한정층을 형성할 수도 있다. 예를 들면, 도 5a 및 도 5b에 도시된 바와 같이, STI(1019) 및 식각 정지층(1019') 위에 게이트 한정층(1021)을 형성할 수 있다. 예를 들면, 게이트 한정층(1021)은 이전의 게이트 한정층(1007, 1011, 1015)과 기본적으로 동일하거나 유사한 재료를 증착하고(따라서 기본적으로 동일하거나 유사한 식각 선택성을 가져, 함께 처리되도록 함), 증착된 재료에 대해 CMP와 같은 평탄화 처리를 진행하여 형성된다. 본 예시에서, 게이트 한정층(1021)은 Ge 원자 백분율이 게이트 한정층(1007, 1011, 1015)과 기본적으로 동일하거나 유사한 SiGe를 포함할 수 있다.
게이트 한정층(1021) 위에는, 예를 들면, 증착을 통해 하드 마스크층(1023)을 형성하여 패터닝 가능하게 할 수 있다. 예를 들면, 하드 마스크층(1023)은 질화물(예를 들면, 질화규소)을 포함할 수 있다.
게이트 한정층(1007, 1011, 1015, 1021)을 예비 나노 와이어/시트의 연장 방향(예를 들면, 도 5a 및 도 5b에서의 수평방향)과 교차되는, 예를 들면, 수직되는 방향(예를 들면, 도 5a에서의 세로 방향, 도 5b에서 종이면에 수직되는 방향)을 따라 연장되는 더미 게이트로 패터닝할 수 있다. 예를 들면, 하드마스크층(1023) 위에 포토레지스트(1025)를 형성하고, 포토리소그래피를 통해 포토레지스트(1025)를 상기 방향을 따라 연장되는 스트립 형태로 패터닝할 수 있다. 그 다음, 포토레지스트(1025)를 마스크로 하여, 예를 들면, RIE를 통해, 기판(1001) 위의 STI(1019) 사이의 각 층을 순서에 따라 선택적으로 식각할 수 있으며, 식각은 기판(1001)에서 정지될 수 있다. 결과적으로는, 나노 와이어/시트 한정층(1009, 1013)은 이후 채널로서 제공되는 나노 와이어 또는 나노 시트(아래, 나노 와이어/시트 한정층(1009, 1013)을 나노 와이어/시트(1009, 1013)라고 칭함)로 형성되며, 또한 게이트 한정층(1007, 1011, 1015, 1021, 모두 "더미 게이트"라 칭할 수 있음)에 의해 둘러싸인다. 나노 와이어/시트(1009, 1013)는 더미 게이트에 자기 정렬될 수 있다. 그 다음, 포토레지스트(1025)를 제거할 수 있다.
또한, 도 5b에 도시된 바와 같이, 더미 게이트의 양측에는 기판(1001)의 표면이 노출되고, 이 노출된 표면들은 이후 소스/드레인 층을 성장시키는데 도움이 될 수 있다. 또한, 더미 게이트의 연장 방향(도면에서 종이면에 수직되는 방향)에서 대향되는 격리부 한정층(1003)의 양측에서 STI(1019)는 격리부 한정층(1003)과 접하며, 더미 게이트에 자기 정렬되어 연장될 수 있다(도 8(b) 참조).
게이트 공간의 한정 및 게이트와 소스/드레인 사이의 격리를 고려하여, 더미 게이트의 측벽에 스페이서를 형성할 수 있다. 각 나노 와이어/시트(1009, 1013)의 상하측의 게이트 길이를 동일하게 확보하기 위해, 여기에서 자기 정렬 기술을 이용하여 스페이서를 형성할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 나노 와이어/시트(1009, 1013, 본 예시에서의 Si)에 대해, 게이트 한정층(1007, 1011, 1015, 1021, 본 예시에서의 SiGe)을 선택적으로 식각하여, 그 측벽이 하드마스크층(1023)의 측벽 또는 나노 와이어/시트(1009, 1013)의 측벽에 상대적으로 내부로 소정의 깊이로 함입되게 할 수 있다. 바람직하게, 게이트 한정층(1007, 1011, 1015, 1021) 각자의 함입 깊이는 실질적으로 동일하며, 또한 좌우 양측의 함입 깊이도 실질적으로 동일하다. 예를 들면, 원자층 식각(ALE)을 이용하여 양호한 식각 제어를 실현할 수 있다. 본 예시에서, 격리부 한정층(1003)은 마찬가지로 SiGe이므로 실질적으로 동일한 깊이로 함입될 수도 있다. 따라서, 식각된 게이트 한정층(1007, 1011, 1015, 1021 및 격리부 한정층(1003))의 상응하는 측벽은 실질적으로 공면일 수 있다.
이렇게 형성된 함입부에는 스페이서가 형성될 수 있다. 도 7에 도시된 바와 같이, 예를 들어 증착을 통해, 기판(1001)에 소정 두께의 유전체 재료층(1027)이 형성될 수 있다. 증착된 유전체 재료층(1027)의 두께는 상기 함입부를 충분히 채울 수 있으며, 그 두께는 예를 들면, 약 3㎚ 내지 5㎚이다. 상기 유전체 재료층(1027)은 예를 들면 SiC 등을 포함할 수 있다.
그 다음, 도 8a 및 도 8b에 도시된 바와 같이, 예를 들면, 세로 방향의 RIE를 통해, 유전체 재료층(1027)의 횡방향으로 연장된 부분을 제거하고, 세로로 연장된 부분(하드마스크층(1023) 아래의 부분을 포함)을 남겨, 스페이서(1027)를 형성할 수 있다. 스페이서(1027)의 측벽은 하드 마스크층(1023)의 측벽(및 나노 와이어/시트(1009, 1013)의 측벽)과 실질적으로 공면일 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 더미 게이트의 연장 방향(도 8a에서 종이면에 수직되는 방향)과 교차(예를 들면, 수직)되는 방향(도 8a에서의 수평 방향)에서 각 나노 와이어/시트의 측벽이 외부로 노출된다(또한, 하드마스크층의 측벽과 실질적으로 공면일 수 있음). 도 9a 및 도 9b에 도시된 바와 같이, 노출된 나노 와이어/시트의 측벽(및 노출된 기판(1001)의 표면)을 시드로 하여, 예를 들면, 선택적인 에피택시얼 성장을 통해, 소스/드레인 층(1033)을 형성할 수 있다. 소스/드레인 층(1033)은 모든 나노 와이어/시트의 노출된 측벽과 접하도록 형성될 수 있다. 소스/드레인 층(1033)은 다양한 적합한 반도체 재료를 포함할 수 있다. 디바이스 성능을 향상시키기 위해, 소스/드레인 층(1033)은 격자상수가 나노 와이어/시트와 서로 다른 반도체 재료를 포함하여, 그 중에 채널 영역을 형성할 나노 와이어/시트에 응력을 인가 가능하게 할 수 있다. 예를 들면, n형 디바이스의 경우, 소스/드레인 층(1033)은 Si:C(예를 들면, C 원자 백분율은 약 0.1% 내지 3%임)를 포함하여, 인장응력을 인가할 수 있고, p형 디바이스의 경우, 소스/드레인 층(1033)은 SiGe(예를 들면, Ge 원자 백분율은 약 20% 내지 80%임)를 포함하여, 압축응력을 인가할 수 있다. 또한, 소스/드레인 층(1033)은, 예를 들면, 인-시튜(in-situ) 도핑 또는 이온 주입을 통해, 필요한 도전 유형으로 도핑될 수 있다(n형 디바이스에 대해 n형 도핑되고, p형 디바이스에 대해 p형 도핑됨).
도 9a에 도시된 실시예에서, 나노 와이어/시트의 측벽으로부터 성장되는 소스/드레인 층은 기판(1001)의 표면으로부터 성장되는 소스/드레인 층과 접하게 된다. 이는 방열 또는 채널에서의 응력 향상에 도움되므로, 디바이스의 성능을 향상한다. 또한, 도 9b에 도시된 실시예에서, 나노 와이어/시트의 측벽으로부터 성장되는 소스/드레인 층(1033')은 기판(1001)의 표면으로부터 성장되는 소스/드레인 층과 서로 이격된다. 아래는 주로 도 9(a)에 도시된 경우를 예로 들어 설명할 것이다.
이어서, 게이트 대체 공정을 진행할 수 있다.
예를 들면, 도 10a 및 도 10b에 도시된 바와 같이, 기판(1001) 위에 층간 유전체층(1035)을 형성할 수 있다. 예를 들면, 산화물을 증착하고, 증착된 산화물에 대해, 예를 들면, CMP와 같은 평탄화 처리를 진행하며, 평탄화된 산화물을 에치백하여 층간 유전체층(1035)을 형성할 수 있다. 층간 유전체층(1035)은 하드마스크층(1023)을 노출시킬 수 있지만, 소스/드레인 층(1033)을 커버할 수 있다. 다음, 선택적 식각을 통해, 하드마스크층(1023)을 제거하여, 게이트 한정층(1021)을 노출시킬 수 있다.
또한, 도 10c에 도시된 바와 같이, 상기 도 9b에 도시된 경우에, 층간 유전체층(1035)은 소스/드레인 층과 기판 사이에도 채워질 수 있다. 이는 전류 누설을 감소하는데 도움이 된다. 또한, 도 10c에서 점선으로 도시된 바와 같이, 소스/드레인 층과 기판 사이의 층간 유전체층(1035)에 홀이 생길 수 있도록, 채움 공정을 제어할 수 있다. 이는 소스/드레인 층과 기판 사이의 전기 용량을 감소하는데 도움이 된다.
게이트 대체 공정을 진행하기 위해 더미 게이트 즉 모든 게이트 한정층을 모두 제거하고, 게이트 스택으로 교체해야 한다. 여기서, 최하측의 게이트 한정층(1007) 아래의 격리부의 형성을 고려하여, 우선 격리부 한정층(1003)을 처리할 수 있으며, 구체적으로는 격리부로 교체할 수 있다. 이를 위하여, 격리부 한정층(1003)까지의 가공 통로를 형성할 수 있다.
예를 들면, 선택적 식각을 통해 게이트 한정층(1021)의 상단면이 격리부 한정층(1003)의 상단면보다 낮도록 게이트 한정층(1021)의 높이를 낮추되, 소정의 두께를 유지하여, 이후 형성되는 마스크층(도 11(a) 및 도 11(b)의 1037 참조)으로 하여금 격리부 한정층(1003)의 상단면 상부의 모든 게이트 한정층(1007, 1011, 1015)을 마스킹할 수 있게 하고, 동시에 격리부 한정층(1003)을 노출시킬 수 있게 할 수 있다. 예를 들면, 식각 깊이를 잘 제어 가능하게 하기 위해 ALE를 사용할 수 있다. 여기서, 식각 정지층(1019')이 존재하므로, 기타 게이트 한정층(1007, 1011, 1015)은 영향을 받지 않은 것이 가능하다.
그 다음, 도 11a 및 도 11b에 도시된 바와 같이, 게이트 한정층(1021) 위에, 예를 들면, 포토레지스트(1037)와 같은 마스크층을 형성할 수 있다. 포토리소그래피를 통해, 포토레지스트(1037)는 나노 와이어/시트의 연장방향을 따라 연장되는 스트립 형태로 패터닝될 수 있으며, 나노 와이어/시트 및 게이트 한정층(1007, 1011, 1015)의 외부 표면(사이에는 식각 정지층(1019')이 끼워져 있음)을 마스킹하도록 패턴닝될 수 있다. 게이트 한정층(1021)이 존재하므로, 격리부 한정층(1003)의 일부 표면은 포토레지스트(1037)에 의해 마스킹되지 않는다. 다음, 선택성 식각을 통해, 게이트 한정층(1021)을 순서에 따라 제거하고, 게이트 한정층(1021)의 제거로 인해 노출되는 식각 정지층(1019')의 부분을 제거하며, 식각 정지층(1019')의 해당 부분의 제거로 인해 노출되는 격리부 한정층(1003)을 제거할 수 있다. 따라서, 식각 정지층(1005) 아래에 틈이 형성된다. 격리부 한정층(1003)과 상측의 각 나노 와이어/시트, 게이트 한정층은 동일한 하드 마스크층을 통해 한정되므로, 격리부 한정층(1003)과 상측의 각 나노 와이어/시트, 게이트 한정층은 세로방향으로 정렬되고, 따라서 격리부 한정층(1003)의 제거로 인한 틈은 상측의 각 나노 와이어/시트, 게이트 한정층에 자기 정렬될 수 있다. 다음, 포토레지스트(1037)를 제거할 수 있다.
본 예시에서, 식각 정지층(1005)도 반도체 재료이고, 대향되는 소스/드레인 층 사이에 연결되며, 이는 전기 누설 경로를 초래한다. 이를 위하여, 도 12a 및 도 12b에 도시된 바와 같이, 예를 들면, TMAH 용액을 사용한 습식 부식과 같은 선택성 식각을 통해, 대향되는 소스/드레인 층 사이에서 식각 정지층(1005)을 절단할 수 있다. 식각 정지층(1005)의 단부를 남겨, 양측의 소스/드레인 층에 영향을 주는 것을 방지할 수 있다. 다른 일 측면에서, 남겨진 식각 정지층(1005)의 단부는 스페이서 내측까지 돌출되지 않아, 스페이서 내측의 게이트 한정층(이후 게이트 스택으로 교체됨)과 접촉되는 것을 방지할 수 있다. 즉, 남겨진 식각 정지층(1005)의 내측벽은 스페이서의 내측벽에 비해 함입될 수 있다. 중부로부터 식각이 시작되므로, 남겨진 식각 정지층(1005)의 대향되는 단부는 기본적으로 대칭될 수 있다. 또한, 본 예시에서, 식각 정지층(1005)과 기판(1001)은 모두 규소를 포함하므로, 기판(1001)은 일부분이 식각될 수도 있다. 따라서, 최하측의 게이트 한정층(1007)과 기판(1001) 사이의 틈은 커지게 되지만, 상측의 각 나노 와이어/시트, 게이트 한정층과 실질적으로 정렬을 유지할 수 있다.
도 13a 및 도 13b에 도시된 바와 같이, 이와 같이 형성된 틈에, 예를 들면, 로우 k(Low-K) 유전체 재료와 같은 유전체 재료를 채워, 격리부(1039)를 형성할 수 있다. 격리부(1039)의 재료는 STI(1019)에 상대적으로, 예를 들면, 질소 산화물(예를 들면, 산화 질화규소)과 같은 식각 선택성을 구비할 수 있다. 예를 들면, 기판(1001) 위에 충분한 질소 산화물을 증착하고, 증착된 질소 산화물을 예를 들어 RIE과 같이 에치 백하여, 격리부(1039)를 형성할 수 있다. 이와 같이 형성된 격리부(1039)는 상측의 각 나노 와이어/시트, 게이트 한정층에 자기 정렬될 수 있다.
다른 일 실시예에 따르면, 도 14a 및 도 14b에 도시된 바와 같이, 유전체 재료를 증착할 시, 상기 틈의 공간은 제한을 받으므로, 격리부(1039')는 중공 구조로 형성될 수 있다. 이때, 격리부(1039')의 유전상수를 추가적으로 낮출 수 있다.
이어서, 도 15a 및 도 15b에 도시된 바와 같이, 선택적인 식각을 통해 얇은 식각 정지층(1019')을 제거하여, 게이트 한정층을 노출할 수 있고, 추가적으로 선택적인 식각을 통해 게이트 한정층을 제거할 수 있다. 따라서, 스페이서(1027)의 내측에는 STI(1019) 및 격리부(1039)의 상측에 게이트 트렌치(원래 각 게이트 한정층에 의해 점유된 공간에 대응됨)가 형성된다. 이와 같이 형성된 게이트 트렌치에는 게이트 유전체층(1041) 및 게이트 전극(1043)이 순서에 따라 형성되어, 최종의 게이트 스택을 얻을 수 있다. 예를 들면, 게이트 유전체층(1041)은 HfO2와 같은 하이k(High-K) 게이트 유전체를 포함할 수 있고, 두께는 약 2㎚ 내지 10㎚이다. 게이트 전극(1043)은 TiN, TiAlN, TaN 등과 같은 일함수 조절층 및 W, Co, Ru 등과 같은 게이트 도전체층을 포함할 수 있다. 하이k 게이트 유전체를 형성하기 전에 계면층을 형성할 수도 있다. 예를 들면, 산화 공정 또는 원자층 증착(ALD)과 같은 증착을 통해 형성되는 산화물이며, 두께는 약 0.3㎚ 내지 2㎚이다.
도 15a 및 도 15b에 도시된 바와 같이, 실시예에 따른 나노 와이어/시트 디바이스는 기판(1001)과 간격을 둔 나노 와이어/시트(1009, 1013(개수는 더 적거나 더 많을 수 있음)) 및 나노 와이어/시트(1009, 1013)를 둘러싼 게이트 스택을 포함할 수 있으며, 게이트 스택은 게이트 유전체층(1041) 및 게이트 전극(1043)을 포함할 수 있다.
스페이서(1027)는 게이트 스택의 측벽에 형성된다. 스페이서(1027)의 내측벽은 세로 방향으로 실질적으로 공면일 수 있으므로, 동일한 게이트 길이를 제공할 수 있다. 또한, 게이트 스페이서(1027)의 외측벽도 세로 방향에서 공면일 수 있으며, 나노 와이어/시트(1009, 1013)의 측벽과 공면일 수 있다.
상기 나노 와이어/시트 디바이스는 격리부(1039)를 더 포함할 수 있다. 상술한 바와 같이, 격리부(1039)는 게이트 스택 또는 나노 와이어/시트(1009, 1013)에 자기 정렬될 수 있으므로, 격리부(1039)의 각 측벽의 적어도 일부분은 상측의 게이트 스택의 상응하는 측벽과 세로 방향으로 정렬될 수 있다. 예를 들면, 도 15a에 도시된 바와 같이, 나노 와이어/시트의 연장 방향(도면의 수평 방향)에서 대향되는 격리부(1039)의 측벽 각각의 적어도 중부는 상응하는 게이트 스택의 측벽과 세로 방향으로 정렬될 수 있다. 또한, 도 15b에 도시된 바와 같이, 게이트의 연장 방향(도면의 수평 방향)에서 대향되는 격리부(1039)의 측벽 각각의 적어도 상부는 상응하는 게이트 스택의 측벽(게이트 스택과 나노 와이어/시트 사이의 계면 위치)과 세로 방향에서 정렬될 수 있다. 격리부(1039)의 각 측벽 중 게이트 스택의 상응하는 측벽과 공면이 아닌 부분(존재할 경우; 이러한 부분은 공정으로 인한 것이므로, 공정이 다름에 따라 존재하지 않을 수도 있음)은 게이트 스택의 상응하는 측벽과 실질적인 등각을 유지하면서 연장될 수도 있다.
스페이서(1027)는 격리부(1039)의 측벽에 형성될 수도 있다. 격리부(1039)의 상부는 스페이서(1027)의 상부와 하부 사이에 개재되지만, 스페이서(1027)의 외측벽을 초과하여 돌출되지 않을 수 있다.
상술한 바와 같이, 격리부(1039)는 나노 와이어/시트(1009, 1013)와 세로 방향에서 정렬된다. 또한, 도 15b에 도시된 바와 같이, 게이트의 연장 방향(도 15b의 수평 방향)에서 대향되는 격리부(1039)의 양측은 STI(1019)와 접하여, 게이트 스택은 격리부(1029)와 STI(1019)의 양자에 의해 기판과 서로 격리된다. 게이트 스택 아래의 STI(1019)는 게이트 스택과 자기 정렬된 것일 수도 있다. 이는 이러한 부분의 STI(1019)는 이상 도 5a 및 도 5b를 결합하여 설명되는 더미 게이트 패터닝 공정을 통해 더미 게이트(이후 게이트 스택으로 교체됨) 아래에 남겨지도록 패터닝될 수 있기 때문이다.
본 개시의 실시예들에 따른 나노 와이어/시트 디바이스는 다양한 전자 기기에 응용될 수 있다. 예를 들면, 이러한 나노 와이어/시트 디바이스에 기반하여 집적 회로(IC)를 형성하고, 이에 의해 전자 기기를 구축할 수 있다. 따라서, 본 개시는 상기 나노 와이어/시트 디바이스를 포함하는 전자 기기를 더 제공한다. 전자 기기는 집적 회로와 협력되는 디스플레이 스크린 및 집적 회로와 협력되는 무선 송수신기 등 부품을 더 포함할 수 있다. 이러한 전자 기기는, 예를 들면, 스마트 폰, 컴퓨터, 태블릿 PC, 웨어러블 스마트 기기, 인공 지능 기기, 보조 배터리 등을 포함한다.
본 개시의 실시예들에 따르면, 시스템 온 칩(SoC)의 제조 방법이 더 제공된다. 해당 방법은 상기 방법을 포함할 수 있다. 구체적으로는, 칩에 여러 가지 디바이스들을 집적할 수 있으며, 여기서 적어도 일부는 본 개시의 방법에 따라 제조된다.
상술한 설명에서는, 각 층의 패터닝, 식각 등 기술의 세부 사항에 대해 상세하게 설명하지 않았다. 하지만 당업자는 다양한 기술 방안을 통해 필요한 형태의 층, 영역 등을 형성할 수 있음을 이해할 수 있을 것이다. 또한, 동일한 구조를 형성하기 위해 당업자는 상기 설명된 방법과 완전히 동일하지는 않는 방법을 설계할 수도 있다. 또한, 위에서 각 실시예를 각기 설명하였지만, 이는 각 실시예에서의 조치가 유리하게 결합되어 사용될 수 없음을 의미하는 것은 아니다.
앞서 본 개시의 실시예들을 설명하였지만, 이러한 실시예들은 단지 설명을 위한 것일 뿐이며, 본 개시의 범위를 제한하기 위한 것은 아니다. 본 개시의 범위는 특허청구범위 및 그 균등물에 의해 한정된다. 본 개시의 범위 내에서 당업자는 다양한 대체 및 수정을 진행할 수 있으며, 이러한 대체 및 수정은 모두 본 개시의 범위에 속해야 할 것이다.

Claims (24)

  1. 기판;
    상기 기판의 표면과 이격되고, 제1 방향을 따라 연장되는 나노 와이어/시트;
    상기 제1 방향과 교차되는 제2 방향을 따라 연장되어 상기 나노 와이어/시트를 둘러싸는 게이트 스택;
    상기 게이트 스택의 측벽에 형성되는 스페이서;
    상기 제1 방향으로 대향되는 상기 나노 와이어/시트의 양단에 위치하고, 상기 나노 와이어/시트와 접하는 소스/드레인 층; 및
    상기 게이트 스택과 상기 기판 사이에 개재되는 제1 격리부를 포함하며,
    상기 제1 격리부는 상기 게이트 스택에 자기 정렬되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  2. 제1항에 있어서, 상기 제1 격리부는 상기 나노 와이어/시트와 세로 방향으로 실질적으로 정렬되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  3. 제1항에 있어서, 상기 제1 방향 및 상기 제2 방향에서 상기 제1 격리부의 각 측벽의 적어도 일부분은 상기 게이트 스택의 상응하는 측벽과 세로 방향으로 실질적으로 정렬되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  4. 제1항에 있어서, 상기 스페이서는 상기 제1 방향에서의 상기 제1 격리부의 측벽에 더 형성되고, 상기 제1 격리부는 상기 제1 방향으로 상기 격리부의 측벽에 있는 상기 스페이서의 부분의 상단면까지 더 연장되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  5. 제4항에 있어서, 상기 격리부의 측벽에 있는 상기 스페이서의 부분과 상기 스페이서 중에서 그와 가장 근접하는 다른 부분 사이는 세로 방향으로 이격되는 거리가 실질적으로 균일한 것을 특징으로 하는 나노 와이어/시트 디바이스.
  6. 제4항에 있어서, 상기 격리부의 측벽에 있는 상기 스페이서의 부분과 상기 스페이서에서 이와 가장 근접하는 다른 부분 사이의 반도체 재료층을 더 포함하며,
    상기 반도체 재료층은 상기 제1 방향으로 상기 제1 격리부의 외측에 위치하는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  7. 제1항에 있어서, 상기 제1 격리부는 중공 구조를 가지는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  8. 제1항에 있어서, 상기 제2 방향에서 대향되는 상기 제1 격리부의 양측에 상기 제1 격리부와 접하는 제2 격리부를 더 포함하는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  9. 제1항에 있어서, 상기 게이트 전극을 등진 상기 스페이서의 측벽은 상기 나노 와이어/시트의 측벽과 세로 방향으로 실질적으로 정렬되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  10. 제1항에 있어서, 상기 게이트 전극과 마주하는 상기 스페이서의 측벽은 세로 방향으로 실질적으로 정렬되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  11. 제1항에 있어서, 상기 나노 와이어/시트는 복수 개로 설치되고, 상기 나노 와이어/시트 각각은 서로 실질적으로 평행되게 연장되며, 세로 방향으로 실질적으로 정렬되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  12. 제1항에 있어서, 상기 소스/드레인 층은 상기 기판과 접하는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  13. 제1항에 있어서, 상기 소스/드레인 층은 상기 기판과 유전체 재료를 통해 이격되는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  14. 제13항에 있어서, 상기 소스/드레인 층과 상기 기판 사이의 상기 유전체 재료에 홀을 가지는 것을 특징으로 하는 나노 와이어/시트 디바이스.
  15. 기판 위에 격리부 한정층을 형성하는 단계;
    상기 격리부 한정층 위에 상기 격리부 한정층과 이격되고, 제1 방향을 따라 연장되는 나노 와이어/시트를 설치하는 단계;
    상기 격리부 한정층을 상기 나노 와이어/시트에 자기 정렬되는 형태로 패터닝하는 단계;
    상기 기판 위에 상기 제1 방향과 교차되는 제2 방향을 따라 연장되고, 상기 나노 와이어/시트를 둘러싸는 더미 게이트를 형성하는 단계;
    상기 더미 게이트의 측벽에 스페이서를 형성하는 단계;
    상기 격리부 한정층을 제1 격리부로 교체하는 단계; 및
    상기 더미 게이트를 제거하고, 상기 더미 게이트의 제거로 인해 상기 스페이서의 내측에 형성되는 게이트 트렌치에 게이트 스택을 형성하는 단계를 포함하는 나노 와이어/시트 디바이스를 제조하는 방법.
  16. 제15항에 있어서, 나노 와이어/시트를 설치하는 단계는,
    상기 격리부 한정층 위에 하나 이상의 게이트 한정층 및 하나 이상의 나노 와이어/시트 한정층이 교대로 설치되는 스택을 형성하는 단계;
    상기 스택 및 상기 격리부 한정층을 상기 제1 방향을 따라 연장되는 예비 나노 와이어/시트로 패터닝하는 단계;
    상기 기판 위에 다른 게이트 한정층을 형성하여, 상기 스택 및 상기 격리부 한정층을 커버하는 단계;
    상기 다른 게이트 한정층을 상기 제2 방향을 따라 연장되는 스트립 형태로 패터닝하는 단계; 및
    스트립 형태의 상기 다른 게이트 한정층을 마스크로 하여, 상기 스택을 와이어 형태 또는 시트 형태로 패터닝하는 단계를 포함하며,
    와이어 형태 및 시트 형태로 패터닝되는 상기 나노 와이어/시트 한정층은 상기 나노 와이어/시트를 형성하고,
    상기 격리부 한정층을 상기 나노 와이어/시트에 자기 정렬되는 형태로 패터닝하는 단계는 스트립 형태의 상기 다른 게이트 한정층을 마스크로 하여, 상기 격리부 한정층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  17. 제16항에 있어서, 제2 격리부를 예비 나노 와이어/시트로 패터닝된 상기 스택 및 상기 격리부 한정층을 둘러싸도록 형성하는 단계를 더 포함하며,
    상기 다른 게이트 한정층은 상기 제2 격리부 위에 형성되는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  18. 제16항에 있어서, 상기 더미 게이트를 형성하는 단계는,
    상기 격리부 한정층 및 상기 게이트 한정층에 대해 선택적인 식각을 진행하여, 그 측벽을 상기 나노 와이어/시트의 측벽에 상대적으로 내부로 함입시키는 단계를 포함하며,
    상기 게이트 한정층은 상기 더미 게이트를 형성하고,
    상기 스페이서를 형성하는 단계는,
    상기 함입부에 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  19. 제18항에 있어서, 격리부 한정층 위에 식각 정지층을 형성하는 단계를 더 포함하며,
    상기 스택은 상기 식각 정지층 위에 형성되고,
    스페이서를 형성하는 단계 이후, 상기 방법은,
    상기 제1 방향으로 대향되는 상기 나노 와이어/시트의 양측에 상기 나노 와이어/시트와 접하는 소스/드레인 층을 형성하는 단계;
    선택적인 식각을 통하여 상기 제2 방향으로 대향되는 상기 나노 와이어/시트의 양측으로부터 상기 격리부 한정층을 제거하는 단계;
    선택적인 식각을 통하여 상기 식각 정지층의 중부를 제거하는 단계; 및
    상기 격리부 한정층 및 상기 식각 정지층의 중부의 제거로 인해 형성된 공간에 유전체 재료를 채워 제1 격리부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  20. 제19항에 있어서, 상기 제1 격리부는 중공 구조를 가지는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  21. 제19항에 있어서, 상기 제1 방향으로 대향되는 상기 나노 와이어/시트의 측벽으로부터 에피택시얼 성장하는 것을 통하여 상기 소스/드레인 층을 형성하고, 상기 소스/드레인 층은 상기 기판과 접하거나 이격되는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  22. 제21항에 있어서, 상기 소스/드레인 층이 상기 기판과 이격될 경우, 상기 방법은,
    상기 소스/드레인 층과 상기 기판 사이에 유전체 재료를 채우는 단계를 더 포함하며,
    상기 유전체 재료는 솔리드 또는 중공 구조를 가지는 것을 특징으로 하는 나노 와이어/시트 디바이스를 제조하는 방법.
  23. 제1항 내지 제14항 중 어느 한 항에 따른 반도체 디바이스를 포함하는 것을 특징으로 하는 전자 기기.
  24. 제23항에 있어서, 스마트 폰, 컴퓨터, 태블릿 PC, 웨어러블 스마트 기기, 인공 지능 기기 및 보조 배터리를 포함하는 것을 특징으로 하는 전자 기기.
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