CN105609421B - 具有自对准栅结构的半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000010410 layer Substances 0.000 claims description 338
- 230000003647 oxidation Effects 0.000 claims description 25
- 238000007254 oxidation reaction Methods 0.000 claims description 25
- 238000000926 separation method Methods 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 16
- 239000011241 protective layer Substances 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- 238000003475 lamination Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 238000009415 formwork Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 7
- 229910052906 cristobalite Inorganic materials 0.000 description 7
- 229910052682 stishovite Inorganic materials 0.000 description 7
- 229910052905 tridymite Inorganic materials 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002070 nanowire Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010041 TiAlC Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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Abstract
公开了具有自对准栅结构的半导体器件及其制造方法。根据实施例，该方法可以包括：在衬底上形成沿第一方向延伸的鳍状结构，包括衬底上至少一个第一牺牲层和至少一个半导体层的交替叠层；在形成有鳍状结构的衬底上形成沿与第一方向相交的第二方向延伸的第二牺牲层，其在第一方向的延伸范围小于鳍状结构的延伸范围，在第二方向的延伸范围大于鳍状结构的延伸范围；将鳍状结构构图为对于任一半导体层，在第一方向上的相对两侧，其上方的第一或第二牺牲层的侧壁与其下方的第一牺牲层的侧壁彼此自对准，各第一牺牲层和第二牺牲层构成环绕着各半导体层的牺牲栅；在牺牲栅的侧壁上选择性形成栅侧墙；去除牺牲栅，并在栅侧墙限定的空间内形成栅堆叠。
Description
技术领域
本公开涉及半导体领域，更具体地，涉及一种具有自对准栅结构的半导体器件及其制造方法。
背景技术
具有全环绕栅(AAWG)结构的半导体器件如金属氧化物半导体场效应晶体管(MOSFET)能很好地控制短沟道效应，并能够进一步缩小。但是，难以使AAWG的上部与下部对准且同时获得对栅长的良好控制。这是因为AAWG的下部通常是通过各向同性刻蚀来实现的，这会在源/漏侧形成底切，而这种底切栅是难以准确控制的。
发明内容
本公开的目的至少部分地在于提供一种具有自对准栅结构的半导体器件及其制造方法。
根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成沿第一方向延伸的鳍状结构，所述鳍状结构包括在衬底上交替叠置的至少一个第一牺牲层和至少一个半导体层的叠层；在形成有鳍状结构的衬底上形成沿与第一方向相交的第二方向延伸的第二牺牲层，第二牺牲层沿第一方向延伸范围小于鳍状结构的延伸范围，而沿第二方向延伸范围大于鳍状结构的延伸范围；将鳍状结构构图为对于任一半导体层，在第一方向上的相对两侧，其上方的第一或第二牺牲层的侧壁与其下方的第一牺牲层的侧壁彼此自对准，且各第一牺牲层和第二牺牲层构成环绕着各半导体层的牺牲栅；在牺牲栅的侧壁上选择性形成栅侧墙；以及去除牺牲栅，并在栅侧墙限定的空间内形成栅堆叠。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底；在衬底上形成的与衬底相分离且沿第一方向延伸的至少一个鳍状半导体层；环绕各半导体层外周形成且沿与第一方向相交的第二方向延伸的栅堆叠，其中，对于任一半导体层，在第一方向上的相对两侧，其上方的栅堆叠部分的侧壁与其下方的栅堆叠部分的侧壁彼此对准。
根据本公开的实施例，通过自对准的工艺来形成栅结构特别是全环绕栅(AAWG)结构，于是栅堆叠在半导体层上方的部分与在半导体层下方的部分可以彼此自对准，从而可以降低栅与源/漏(S/D)之间的电容。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-17(b)是示意性示出了根据本公开实施例的制造半导体器件流程的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种具有全环绕栅(AAWG)结构的半导体器件如金属氧化物半导体场效应晶体管(MOSFET)。该器件可以包括用作有源区(例如，沟道区)的半导体层。半导体层可以与衬底相分离，从而栅堆叠可以环绕半导体层的外周。半导体层可以呈鳍状沿第一方向延伸，例如为纳米线的形式。栅堆叠可以沿与第一方向相交(例如，垂直)的第二方向延伸。这样，栅堆叠可以在半导体层中限定沟道区。具体地，半导体层被栅堆叠环绕的部分中可以形成沟道区。可以在半导体层中相对于栅堆叠的两侧(即，在沟道区的两侧)形成源漏区。例如，源漏区可以形成于半导体层未被栅堆叠环绕的端部，或者源漏区可以形成于在半导体层的端部上生长的另一半导体层中。
由于环绕构造，栅堆叠可以包括位于半导体层上方的部分以及位于半导体层下方的部分。根据本公开的实施例，栅堆叠的上部和下部可以彼此自对准。更具体地，在第一方向上的相对两侧，栅堆叠上部的侧壁(更具体地，栅介质层的侧壁)与栅堆叠下部的侧壁(更具体地，栅介质层的侧壁)彼此对准。
由于栅堆叠在第一方向上相对两侧的侧壁事实上限定了栅长，从而在半导体层上方的栅长与半导体层下方的栅长实质上相等，且两者在物理位置上实质上对准。这有助于减小栅与源/漏(S/D)之间的电容。
在栅堆叠的侧壁上可以选择性地形成有栅侧墙。由于栅堆叠环绕半导体层而栅侧墙在栅堆叠的侧壁上形成，因此在沿第一方向观察栅侧墙时，栅侧墙也可以环绕着半导体层。因此，这种自对准结构也可以体现为栅侧墙位于半导体层上方的部分与栅侧墙位于半导体层下方的部分彼此对准。
衬底上可以形成有用作有源层的多个半导体层。例如，这多个半导体层可以沿大致垂直于衬底表面的方向排列，且彼此间隔开大致平行延伸。这些半导体层可以彼此对准。栅堆叠可以环绕各半导体层，从而形成多AAWG结构。
这种具有自对准栅结构的半导体器件例如可以如下制作。例如，可以在衬底上形成交替叠置的至少一个第一牺牲层和至少一个半导体层的叠层，并将该叠层构图为沿第一方向延伸的鳍状结构。半导体层限定了有源区的位置，而第一牺牲层限定了栅堆叠的一部分的位置。更具体地，第一牺牲层介于各半导体层之间，从而分别位于各半导体层上方或下方，并因此限定了位于半导体层上方的栅堆叠部分的位置以及位于半导体层下方的栅堆叠部分的位置。
为了在后继处理中保护半导体层，可以在鳍状结构中的半导体层的侧壁上选择性地形成保护层。更具体地，保护层可以仅形成在半导体层的侧壁上，而不形成在第一牺牲层的侧壁上。可以进行氧化处理，以在半导体层的侧壁上形成氧化物。当然，氧化处理也可能在第一牺牲层的侧壁上形成氧化物。可以通过相对于半导体层的侧壁上形成的氧化物进行选择性刻蚀，来去除第一牺牲层的侧壁上形成的氧化物。半导体层侧壁上的氧化物可以保留，以在后继工艺中保护半导体层的端部。
此外，可以在形成有鳍状结构的衬底上形成沿与第一方向相交(例如，垂直)的第二方向延伸的第二牺牲层。可以将第二牺牲层构图为对应于将要形成的栅堆叠的形状。例如，可以将第二牺牲层构图为沿第一方向延伸范围小于鳍状结构的延伸范围，而沿第二方向延伸范围大于鳍状结构的延伸范围。第二牺牲层限定了栅堆叠的其余部分的位置。
在第二牺牲层的侧壁(特别是，在第一方向上相对两侧的侧壁)位置(即，由第二牺牲层限定的栅堆叠部分的侧壁)确定的情况下，可以对鳍状结构(特别是其中限定栅堆叠部分的第一牺牲层)进行构图，以便第一牺牲层的侧壁(特别是，在第一方向上相对两侧的侧壁)位置(即，由第一牺牲层限定的栅堆叠部分的侧壁位置)可以与第二牺牲层的侧壁(特别是，在第一方向上相对两侧的侧壁)位置(即，由第二牺牲层限定的栅堆叠部分的侧壁位置)相对准。例如，可以在存在第二牺牲层(为栅堆叠的形状)的情况下，对鳍状结构进行构图(例如，以大致垂直于衬底表面的方向进行反应离子刻蚀(RIE))。这样，第一牺牲层(在第一方向上相对两侧)的侧壁可以自对准于第二牺牲层(在第一方向上相对两侧)的侧壁。
另外，在第二方向上的相对两侧，第二牺牲层可以与鳍状结构中的第一牺牲层相接合，并因此构成了环绕各半导体层的牺牲栅。
根据本公开的实施例，可以在牺牲栅的侧壁上选择性地形成栅侧墙。更具体地，栅侧墙可以仅形成在牺牲栅的侧壁上，而不形成在半导体层的侧壁上。例如，这可以如下进行。可以使栅堆叠(在第一方向上相对两侧)的侧壁，更具体地，第一牺牲层和第二牺牲层(在第一方向上相对两侧)的侧壁相对于半导体层凹入。于是，可以在这种凹入中填充电介质层来形成栅侧墙。例如，可以在衬底上形成电介质层，然后对电介质层进行选择性刻蚀。由于凹入的存在，电介质层可以留于凹入中。
为了便于在处于牺牲栅最上方的第二牺牲层相对应的凹入中填充电介质层，还可以在第二牺牲层上形成掩模层。该掩模层可以与第二牺牲层一起构图为对应于栅堆叠的形状。该掩模层可以更好地使电介质层留于第二牺牲层相对应的凹入中。
这种凹入操作例如可以如下进行。具体地，可以进行氧化处理，以在第一牺牲层和第二牺牲层的侧壁上形成氧化物。随后，可以去除该氧化物。这样，第一牺牲层和第二牺牲层端部被氧化的部分被去除，从而相对凹入。当然，氧化处理也可能在半导体层的侧壁上形成氧化物。可以通过相对于半导体层的侧壁上形成的氧化物进行选择性刻蚀，来去除第一牺牲层和第二牺牲层的侧壁上形成的氧化物。半导体层侧壁上的氧化物可以保留，以在后继工艺中保护半导体层的端部。为了确保第一牺牲层和第二牺牲层能够凹入，可以选择第一、第二牺牲层以及半导体层的材料，使得第一、第二牺牲层的氧化速率可以大于半导体层的氧化速率，从而第一、第二牺牲层被氧化的部分更多。例如，第一和第二牺牲层可以包括SiGe，半导体层可以包括Si。
这样，形成的栅侧墙限定了随后将要形成的栅堆叠所占据的空间。由于牺牲栅的侧壁如上所述是自对准的，因此在牺牲栅的侧壁上形成的栅侧墙(特别是其内壁)也是自对准的。
随后，可以替代栅工艺来形成真正的栅堆叠。例如，可以去除牺牲栅，并在栅侧墙限定的空间中形成栅堆叠。由于栅侧墙(特别是其内壁)如上所述是自对准的，因此栅堆叠(特别其侧壁)也是自对准的。
在形成栅堆叠之前，可以在栅侧墙限定的空间内底部形成隔离层。该隔离层可以减小栅与衬底之间的电容。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底、化合物半导体衬底、绝缘体上半导体(SOI)衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成第一牺牲层1003、半导体层1005、另一第一牺牲层1007和另一半导体层1009。以下将1003和1007统称为第一牺牲层，将1005和1009统称为半导体层。例如，第一牺牲层1003可以包括SiGe(Ge的原子百分比例如为约10～40％，Ge的原子百分比可以逐渐改变将减少缺陷)，厚度为约30～80nm；半导体层1005可以包括Si，厚度为约5～15nm；第一牺牲层1007可以包括SiGe(Ge的原子百分比例如为约10～40％，Ge的原子百分比可以逐渐改变将减少缺陷)，厚度为约20～40nm；半导体层1009可以包括Si，厚度为约5～15nm。半导体层1005和1009随后用作器件有源区，它们可以包括相同的材料，且尺寸可以大致相同。
尽管在此示出了两个半导体层和两个第一牺牲层的交替堆叠，但是本公开不限于此。可以存在更多或更少的半导体层或第一牺牲层。
随后，可以对如此形成的半导体层1005、1009和第一牺牲层1003、1007进行构图，以形成鳍状结构。例如，这可以如下进行。
具体地，如图2(a)、2(b)和2(c)(图2(a)是俯视图，图2(b)是沿图2(a)中AA′的截面图，图2(c)是沿图2(a)中BB′的截面图)所示，可以在半导体层1009上形成光刻胶1011。可以通过光刻(例如，曝光、显影)，可以将光刻胶1011构图为与将要形成的鳍状结构相对应的形状。在该示例中，如图2(a)所示，光刻胶1011被构图为沿第一方向(图2(a)中的水平方向)延伸的(直线)条状。可以该构图的光刻胶1011为掩模，依次对半导体层1009、第一牺牲层1007、半导体层1005和第一牺牲层1003进行选择性刻蚀如反应离子刻蚀(RIE)。于是，这些牺牲层和半导体层被构图为沿第一方向延伸的鳍状结构。之后，可去除光刻胶1011。
鳍状结构的宽度(图2(a)中竖直方向上的维度)对应于器件宽度。通过光刻胶1011，可以容易地控制器件宽度。
半导体层1005和1009随后可以用作器件的有源区。当半导体层1005或1009的厚度与鳍状结构的宽度接近或大致相同时，最终得到纳米线器件，而当鳍状结构的宽度较大(远大于半导体层1005或1009的厚度)时，最终得到平面型器件。
为隔离目的，可以如图3(a)和图3(b)(分别对应于图2(b)和图2(c)中的截面图)所示，在衬底1001上形成隔离层1013。例如，该隔离层1013可以通过在衬底上淀积氧化物，所淀积的氧化物的顶面可以高于鳍状结构的顶面。然后对氧化物进行平坦化处理如化学机械抛光(CMP)并回蚀(例如，湿法腐蚀、干法刻蚀或蒸气刻蚀如HF蒸气刻蚀)，回蚀后氧化物可以至少部分地露出鳍状结构(在该示例中，氧化物的顶面位于第一牺牲层1003的顶面和底面之间)。于是，隔离层1013限定了器件的鳍，具体地，鳍状结构(更具体地，用作有源区的半导体层1005和1009)位于隔离层上方的部分。
当然，隔离层不限于如此形成。例如，隔离层可以在随后形成层间电介质层(参见以下结合图13的说明)时一起形成。
为了在后继处理中保护将用作器件有源区的半导体层1005和1009，可以在它们的表面上选择性地形成保护层。例如，如图3(a)和图3(b)所示，可以通过氧化处理(例如，热氧化)，在半导体层1005和1009暴露在外的表面上形成氧化物1017-1和1017-2(在该示例中，为SiO2)。当然，氧化处理也可能在第一牺牲层1003和1007的表面上形成氧化物1015-1和1015-2(在该示例中，为SiGeO或GeO2)。如图4(a)和4(b)(分别对应于图3(a)和3(b)中的截面图)所示，可以相对于氧化物1017-1和1017-2(例如，SiO2)选择性地刻蚀氧化物1015-1和1015-2(例如，SiGeO或GeO2)。这种刻蚀可以是湿法腐蚀。例如，通过水，即可去除SiGeO或GeO2，而SiO2得以保留。于是，氧化物1017-1和1017-2留于半导体层1005和1009的表面，对其进行保护。
但是，需要指出的是，以上结合图3(a)-4(b)描述在在半导体层1005、1109的表面上形成氧化物的操作并非是必须的。根据本公开的另一实施例，可以不进行氧化处理，使半导体层1005、1009(以及第一牺牲层1003、1007)的表面暴露。
在如上所述形成鳍状结构或鳍之后，可以限定器件的栅，栅与鳍状结构相交。例如，如图5(a)、5(b)和5(c)(图5(a)是俯视图，图5(b)是沿图5(a)中AA′的截面图，图5(c)是沿图5(a)中BB′的截面图)所示，可以在形成有鳍状结构的衬底上例如通过淀积形成第二牺牲层1019。在此，第二牺牲层1019可以包括SiGe，Ge的原子百分比可以与第一牺牲层中的Ge原子百分比相同或相似。之后，该第二牺牲层可以与第一牺牲层一起，限定器件的牺牲栅。为了后继构图的方便，在第二牺牲层1019上还可以形成掩模层1021。例如，掩模层1021可以包括氮化物(例如，氮化硅)，厚度为约20～40nm。然后，以构图(例如，通过光刻)的光刻胶1023为掩模，例如通过RIE，将掩模层1021和第二牺牲层1019构图为沿与第一方向相交(例如，垂直)的第二方向(图5(a)中的竖直方向)延伸的(直线)条状，以对应于将要形成的栅的形状。对第二牺牲层1019的刻蚀可以停止于氧化物1013、1017-2。在此，在第一方向上，构图后的第二牺牲层1019的延伸范围可以小于鳍状结构的延伸范围；而在第二方向上，构图后的第二牺牲层1019的延伸范围可以大于鳍状结构的延伸范围。
如图5(c)中所示，第二牺牲层1019与第一牺牲层1003、1007在第二方向上的侧面相接合，从而构成了包围半导体层1005和1009的构造。随后，可以将栅图案转移到第一牺牲层1003和1007中，以使得它们与第二牺牲层1019一起构成环绕半导体层1005和1009(即，有源区)的牺牲栅，这种牺牲栅是AAWG结构。
在此，第二牺牲层与第一牺牲层具有实质上相同的材料，从而它们可以更好地一起限定牺牲栅。但是，本公开不限于此。它们也可以包含不同的材料，只是可能需要对它们进行不同的处理(例如，通过不同的刻蚀配方分别进行选择性刻蚀)。
具体地，如图6所示，在如上所述形成了构图的第二牺牲层1019的情况下，可以对鳍状结构进行构图。具体地，在该示例中，可以依次对氧化物1017-2、半导体层1009、第一牺牲层1007、半导体层1005和第一牺牲层1003进行选择性刻蚀如RIE。在RIE时，可以使离子以大致垂直于衬底表面的方向进行轰击。在该示例中，由于以相同的光刻胶1023为掩模进行刻蚀，从而第一牺牲层1003、1007和第二牺牲层1019(特别是，其在第一方向上的侧壁(图6中的左右两侧的侧壁))可以是实质上对准的。之后，可以去除光刻胶1023。
图6示出的是沿第一方向的截面，此时沿第二方向的截面仍然如图5(c)所示。这样，第一牺牲层1003、1007和第二牺牲层1019一起构成了环绕着半导体层1005、1009的牺牲栅。如上所述，牺牲栅(特别是其侧壁(图6中左右两侧的侧壁))可以是彼此自对准的。
当然，也可以在去除光刻胶1023的情况下，以掩模1021或者第二牺牲层1019为掩模，来对鳍状结构进行构图。
在如上所述形成牺牲栅之后，可以进行替代栅工艺，以形成最终的栅堆叠。例如，可以在牺牲栅的侧壁上形成栅侧墙，然后去除牺牲栅，并在侧墙限定的空间内形成栅堆叠。这样，栅堆叠将占据原本牺牲栅所占据的空间，从而栅堆叠如同牺牲栅一样也是自对准的。
根据本公开的实施例，可以在牺牲栅的侧壁上选择性地形成栅侧墙。如上所述，可以使牺牲栅的侧壁相对于半导体层的侧壁凹入，并在凹入中填充电介质层来选择性地在牺牲栅的侧壁上形成栅侧墙。
例如，如图7所示，可以通过氧化处理(例如，热氧化)，在第一牺牲层1003、1007和第二牺牲层1019暴露在外的表面上形成氧化物1025-1、1025-2和1025-3(在该示例中，为SiGeO或GeO2)。当然，氧化处理也可能在半导体层1005和1009暴露在外的表面上形成氧化物1027-1和1027-2(在该示例中，为SiO2)以及在衬底1001暴露在外的表面上形成氧化物1027(在该示例中，为SiO2)。在该示例中，第一、第二牺牲层(材料为SiGe)的氧化速率大于半导体层(材料为Si)的氧化速率，因此氧化物1025-1、1025-2和1025-3的厚度可以大于氧化物1027-1和1027-2的厚度，且第一、第二牺牲层由于氧化而被消耗的材料多于半导体层由于氧化而被消耗的材料。
另一方面，氧化物1025-1、1025-2和1025-3的质量低于氧化物1027-1和1027-2(以及隔离层1013和氧化物1027)的质量，从而可以相对于氧化物1027-1和1027-2(以及隔离层1013和氧化物1027)去除。如图8所示，可以相对于氧化物1027-1和1027-2(以及隔离层1013和氧化物1027)(例如，SiO2)选择性地刻蚀氧化物1025-1、1025-2和1025-3(例如，SiGeO或GeO2)。这种刻蚀可以是湿法腐蚀。例如，通过水，即可去除SiGeO或GeO2，而SiO2得以保留。保留的氧化物1027-1和1027-2随后可以保护半导体层1005、1009的端部。
这样，在第一方向上，第一牺牲层1003、1007和第二牺牲层1019的宽度(图中水平方向上的维度，对应于栅长)降低，从而相对于半导体层凹入。由于氧化处理可以很好地控制氧化物的厚度，从而可以很好地控制牺牲栅的栅长。此外，由于侧壁处实质上同等地氧化，从而凹入的第一牺牲层1003、1007和第二牺牲层1019(特别是其侧壁)仍然可以彼此对准。
可以重复进行以上结合图7和8描述的操作，使得牺牲栅的侧壁相对于半导体层的侧壁进一步凹入。
随后，就可以在牺牲栅的侧壁上选择性地形成栅侧墙。具体地，如图9所示，可以在图8所示的结构上，通过淀积例如原子层淀积(ALD)、化学气相淀积(CVD)等，以大致共形的方式形成电介质层1029。例如，电介质层1029可以包括氮化物，厚度为约2～10nm(在该示例中，由于电介质层1029与掩模1021具有相同材料，并未示出掩模1021上的电介质层1029，可以认为掩模1021由于电介质层1029的形成而增厚)。然后，如图10(a)和10(b)(分别对应于图5(a)中AA′和BB′的截面)所示，可以对电介质层1029(相对于氧化物)选择性刻蚀如RIE(可以大致垂直于衬底表面的方向轰击离子)。这样，电介质层1029可以留在牺牲栅侧壁处的凹入中。另外，由于掩模1021的存在，电介质层1029也可以很好地留在第二牺牲层1019侧壁处的凹入中以及第二方向上的侧壁上，如图10(a)和10(b)所示。于是，电介质层1029可以仅形成在牺牲栅(1003、1007、1019)的侧壁上，从而形成栅侧墙。掩模1021由于刻蚀也会减薄。
由于牺牲栅(特别是其侧壁)的自对准特效，栅侧墙(特别是其内壁)也可以是自对准的。
在如上所述形成牺牲栅以及栅侧墙之后，可以进一步按替代栅工艺进行，例如完成器件制造(形成源/漏区)和栅堆叠替换。
根据本公开的实施例，如图11所示，可以通过选择性刻蚀如RIE，去除半导体层1005、1009侧壁上的氧化物1027-1、1027-2，使其露出。当然，对氧化物的RIE也会去除衬底表面上形成的氧化物1027(并可以使隔离层1013减薄)。然后，如图12所示，可以在半导体层1005、1009的侧壁上例如通过外延来生长另一半导体层1031。当然，在衬底1001的暴露表面上，也可能生长半导体层1031。在生长半导体层1031时，可以对其进行原位掺杂，例如对于n型器件进行n型掺杂而对于p型器件进行p型掺杂，以构成器件的源/漏区。半导体层1031可以包括与半导体层1005、1009相同的半导体材料(例如，Si)，或者可以包括不同的半导体材料(例如，SiGe)，从而可以向半导体层1005、1009中的沟道区施加应力，以提升器件性能。
接着，如图13所示，可以在图12所示的结构上形成层间电介质层1033。例如，层间电介质层1033可以包括氧化物(例如，氧化硅)。可以通过淀积足够厚的氧化物，然后对其平坦化如CMP(可停止于掩模层1021)来形成层间电介质层1033。在该示例中，可以进一步回蚀层间电介质层1033，使其稍微凹入，以便随后在其上形成保护层1035，如图14(a)和14(b)(分别对应于图5(a)中AA′和BB′的截面)所示。例如，可以通过在图13所示的结构上淀积氮化物，并进行平坦化处理如CMP(可以停止于第二牺牲层1019)，来获得保护层1035。该保护层1035可以在后继处理(特别是如下所述在栅侧墙限定的空间底部形成隔离层时)中保护层间电介质层1033。
于是，露出了牺牲栅。之后，可以将牺牲栅去除。
例如，如图15(a)和15(b)(分别对应于图5(a)中AA′和BB′的截面)所示，可以通过选择性刻蚀如RIE，去除第二牺牲层1019以及第一牺牲层1003、1005。这样，在栅侧墙内侧，留下了空间1037。接着，如图16(a)和16(b)(分别对应于图5(a)中AA′和BB′的截面)所示，可以通过选择性刻蚀如RIE，去除半导体层1003、1005表面的氧化物。在该示例中，在最上方的空隙1037中，栅侧墙下方可能存在一定的氧化物残留。在如上所述不进行图3(a)-4(b)所示的氧化处理的情况下，无需进行图16(a)和16(b)的处理，而且栅侧墙也遍布空间1037的所有侧壁。然后，如图17(a)和17(b)(分别对应于图5(a)中AA′和BB′的截面)所示，可以在栅侧墙限定的空间内形成栅堆叠。具体地，可以依次分别形成栅介质层1041和栅导体层1045。例如，栅介质层1041可以包括厚度为约1～4nm的高K栅介质如HfO2或Al2O3，栅导体层1029可以包括金属栅导体如W。在栅介质层1041和栅导体层1045之间还可以形成功函数调节层1043，例如TiN、Al、Ti、TiAlC，厚度为约1～4nm。
由于栅侧墙(特别是其内壁)的自对准性质，因此栅堆叠(特别是其侧壁(具体地，栅介质层1041的侧壁))可以彼此对准。
此外，在形成栅堆叠之前，还可以在栅侧墙限定的空间的底部形成隔离层1039。例如，可以淀积氧化物，并对其进行回蚀，来形成隔离层1039。由于保护层1035的存在，在对氧化物进行回蚀时，层间电介质层1033可以不受影响。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (25)
1.一种制造半导体器件的方法，包括：
在衬底上形成沿第一方向延伸的鳍状结构，所述鳍状结构包括在衬底上交替叠置的至少一个第一牺牲层和至少一个半导体层的叠层；
在形成有鳍状结构的衬底上形成沿与第一方向相交的第二方向延伸的第二牺牲层，第二牺牲层沿第一方向延伸范围小于鳍状结构的延伸范围，而沿第二方向延伸范围大于鳍状结构的延伸范围；
将鳍状结构构图为对于任一半导体层，在第一方向上的相对两侧，所述半导体层上方的第一或第二牺牲层的侧壁与其下方的第一牺牲层的侧壁彼此自对准，且各第一牺牲层和第二牺牲层构成环绕着各半导体层的牺牲栅；
在牺牲栅的侧壁上选择性形成栅侧墙；以及
去除牺牲栅，并在栅侧墙限定的空间内形成栅堆叠。
2.根据权利要求1所述的方法，其中，在牺牲栅的侧壁上选择性形成栅侧墙包括：
使第一牺牲层和第二牺牲层在第一方向上相对于半导体层凹入；
在衬底上形成电介质层；以及
对电介质层进行选择性刻蚀，使其至少一部分留在牺牲栅的侧壁上以形成栅侧墙。
3.根据权利要求2所述的方法，还包括：
在第二牺牲层上形成掩模层，
其中，在第二牺牲层的构图中，将掩模层一同构图，以及
其中，在存在构图的掩模层的情况下，对电介质层进行选择性刻蚀。
4.根据权利要求2所述的方法，其中，使第一牺牲层和第二牺牲层在第一方向上相对于半导体层凹入包括：
进行氧化处理，以在第一牺牲层和第二牺牲层的侧壁上形成氧化物；以及
去除该氧化物。
5.根据权利要求4所述的方法，其中，
氧化处理还在半导体层的侧壁上形成氧化物，以及
通过相对于半导体层的侧壁上形成的氧化物进行选择性刻蚀，来去除第一牺牲层和第二牺牲层的侧壁上形成的氧化物。
6.根据权利要求5所述的方法，其中，第一牺牲层、第二牺牲层的氧化速率大于半导体层的氧化速率。
7.根据权利要求5所述的方法，其中，半导体层的侧壁上形成的氧化物构成对半导体层的保护层。
8.根据权利要求1所述的方法，还包括：
在被构图之前的鳍状结构中的半导体层的侧壁上选择性地形成保护层。
9.根据权利要求8所述的方法，其中，形成保护层包括：
进行氧化处理，以在半导体层的侧壁上形成氧化物。
10.根据权利要求9所述的方法，其中，
氧化处理还在鳍状结构中的第一牺牲层的侧壁上形成氧化物，以及
通过相对于半导体层的侧壁上形成的氧化物进行选择性刻蚀，来去除第一牺牲层的侧壁上由于氧化而形成的氧化物。
11.根据权利要求1所述的方法，其中，在去除牺牲栅之后，且在形成栅堆叠之前，该方法还包括：
在栅侧墙限定的空间内底部形成隔离层。
12.根据权利要求1所述的方法，其中，在形成栅侧墙之后，且在去除牺牲栅之前，该方法还包括：
以半导体层为种子，生长另外的半导体层。
13.根据权利要求1所述的方法，其中，去除牺牲栅包括：
在衬底上形成层间电介质层；
对层间电介质层进行平坦化处理，以露出第二牺牲层；以及
选择性刻蚀第二牺牲层和第一牺牲层。
14.根据权利要求1所述的方法，其中，形成栅堆叠包括：
在栅侧墙限定的空间内依次形成栅介质层和栅导体层。
15.根据权利要求14所述的方法，其中，
栅介质层包括高K栅介质，栅导体层包括金属栅导体，以及
形成栅堆叠还包括：在栅介质层和栅导体层之间形成功函数调节层。
16.根据权利要求1所述的方法，其中，在形成鳍状结构之后且在形成第二牺牲层之前，该方法还包括：
在衬底上形成隔离层，该隔离层的顶面低于最接近衬底的第一牺牲层的顶面。
17.根据权利要求1所述的方法，其中，半导体层包括Si，第一牺牲层和第二牺牲层包括SiGe。
18.一种半导体器件，包括：
衬底；
在衬底上形成的与衬底相分离且沿第一方向延伸的至少一个鳍状半导体层；
环绕各半导体层外周形成且沿与第一方向相交的第二方向延伸的栅堆叠以及在栅堆叠的侧壁上形成的栅侧墙；
其中，对于任一半导体层，在第一方向上的相对两侧，所述半导体层上方的栅堆叠部分的侧壁与其下方的栅堆叠部分的侧壁彼此自对准，栅侧墙位于各半导体层上方的部分与栅侧墙位于该半导体层下方的部分自对准。
19.根据权利要求18所述的半导体器件，还包括：
在半导体层在第一方向上的相对两侧的侧面上形成的另一半导体层。
20.根据权利要求18所述的半导体器件，还包括：
介于栅堆叠与衬底之间的隔离层。
21.根据权利要求18所述的半导体器件，其中，沿第一方向，栅堆叠的侧壁相对于半导体层的侧壁凹入。
22.根据权利要求18所述的半导体器件，其中，栅堆叠包括环绕半导体层外周形成的栅介质层和栅导体层。
23.根据权利要求22所述的半导体器件，其中，栅介质层包括高K栅介质，栅导体层包括金属栅导体，且栅堆叠还包括介于栅介质层和栅导体层之间的功函数调节层。
24.一种电子设备，包括由如权利要求18～23中任一项所述的半导体器件形成的集成电路。
25.根据权利要求24所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510888498.4A CN105609421B (zh) | 2015-12-07 | 2015-12-07 | 具有自对准栅结构的半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510888498.4A CN105609421B (zh) | 2015-12-07 | 2015-12-07 | 具有自对准栅结构的半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105609421A CN105609421A (zh) | 2016-05-25 |
| CN105609421B true CN105609421B (zh) | 2018-12-07 |
Family
ID=55989247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510888498.4A Active CN105609421B (zh) | 2015-12-07 | 2015-12-07 | 具有自对准栅结构的半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105609421B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106252352B (zh) | 2016-09-30 | 2019-03-29 | 中国科学院微电子研究所 | 半导体设置及其制造方法及包括该设置的电子设备 |
| KR102400558B1 (ko) * | 2017-04-05 | 2022-05-20 | 삼성전자주식회사 | 반도체 소자 |
| CN109979986B (zh) * | 2017-12-28 | 2022-04-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110277316B (zh) * | 2018-03-13 | 2023-06-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110767549B (zh) * | 2018-07-26 | 2023-05-16 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111081546B (zh) * | 2018-10-19 | 2024-01-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109411539B (zh) * | 2018-10-26 | 2022-04-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该半导体器件的电子设备 |
| CN109904234B (zh) * | 2019-03-01 | 2022-07-26 | 中国科学院微电子研究所 | 一种纳米线围栅器件制造方法 |
| CN112018077A (zh) * | 2020-07-29 | 2020-12-01 | 复旦大学 | 一种铜互连结构及其制造方法 |
| CN112018186B (zh) * | 2020-09-07 | 2024-05-17 | 中国科学院微电子研究所 | 带自对准隔离部的纳米线/片器件及制造方法及电子设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9006829B2 (en) * | 2012-08-24 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Aligned gate-all-around structure |
| CN104409357B (zh) * | 2014-11-28 | 2017-03-29 | 上海华力微电子有限公司 | 形成鳍式场效应晶体管的方法 |
-
2015
- 2015-12-07 CN CN201510888498.4A patent/CN105609421B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN105609421A (zh) | 2016-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |