CN103999202A - 稀土氧化物隔离的半导体鳍 - Google Patents

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Abstract

本发明公开了在基板上沉积介电模板层。通过采用图案化的屏蔽层的各向异性蚀刻在所述介电模板层的内部形成线沟槽。该图案化的屏蔽层可为图案化的光阻层，或通过其他影像转移法所形成的图案化的硬屏蔽层。通过选择性稀土氧化物外延工艺在各个线沟槽的较低部分填充外延稀土氧化物材料。通过选择性半导体外延工艺在各个线沟槽的较高部分填充外延半导体材料。使介电模板层凹陷以形成介电材料层，其提供在各鳍结构之间的侧向电性绝缘，每个鳍结构包括由稀土氧化物鳍部分和半导体鳍部分构成的堆栈。

Description

稀土氧化物隔离的半导体鳍
背景技术
本公开涉及半导体结构，特别涉及包括鳍结构的半导体结构及其制造方法，所述鳍结构具有稀土氧化物鳍部分和半导体鳍部分所构成的堆栈。
形成于绝缘层上有半导体(SOI)的基板上面的鳍式场效晶体管(FinFET)提供装置之间的固有的电性隔离。然而，制造SOI基板的费用显然高于制造块材基板的费用。尽管FinFET亦可行成在块材基板上，在块材基板上邻近FinFET的电性隔离大体上很差，且提供相邻装置间的漏电流路径，因而降低这些装置的性能。
发明内容
介电模板层沉积在基板上，通过使用图案化屏蔽层的各向异性蚀刻在所述介电模板层的内部形成线沟槽。该图案化屏蔽层可为图案化光阻层，或藉由其他影像转移法所形成的图案化硬屏蔽层。通过选择性稀土氧化物外延工艺在各个线沟槽的较低部分填充外延稀土氧化物材料，通过选择性半导体外延工艺在各个线沟槽的较高部分填充外延半导体材料。使介电模板层凹陷以形成介电材料层，其提供各鳍结构之间的侧向电性绝缘，各个鳍结构均包括由稀土氧化物鳍部分和半导体鳍部分构成的堆栈。
根据本公开的一个方面，提供了一种半导体结构，其包括位于基板的平面顶表面上的鳍结构，其中所述鳍结构包括稀土氧化物鳍部分及与所述稀土氧化物鳍部分的顶表面接触的半导体鳍部分。
根据本公开另一方面，提供一种形成半导体结构的方法。所述方法包括：在基板上形成介电模板层；将所述介电模板层图案化使其内部形成至少一个沟槽，其中在所述至少一个沟槽中的每一个沟槽内实体上露出所述基板的顶表面；通过沉积稀土氧化物材料，在所述至少一个沟槽中的每一个沟槽的较低部分形成稀土氧化物鳍部分；以及通过沉积半导体材料，在所述至少一个沟槽中的每一个沟槽的较高部分形成半导体鳍部分。
附图说明
图1A是根据本公开第一实施例在形成介电模板层与可弃式(disposable)轴心结构之后的第一范例半导体结构的俯视示意图。
图1B是在图1A中沿垂直面B—B’切割图1A中第一范例半导体结构的剖面示意图。
图2A是根据本公开第一实施例在可弃式轴心结构周围形成间隔区(spacer)结构之后的第一范例半导体结构的俯视示意图。
图2B是在图2A中沿垂直面B—B’切割图2A中第一范例半导体结构的剖面示意图。
图3A是根据本公开第一实施例在移除可弃式轴心结构之后的第一范例半导体结构的俯视示意图。
图3B是在图3A中沿垂直面B—B’切割图3A中第一范例半导体结构的剖面示意图。
图4A是根据本公开第一实施例在涂覆(application)及图案化光阻之后的第一范例半导体结构的俯视示意图。
图4B是在图4A中沿垂直面B—B’切割图4A中第一范例半导体结构的剖面示意图。
图5A是根据本公开第一实施例在移除未被光阻覆盖的间隔区结构部分并移除光阻之后的第一范例半导体结构的俯视示意图。
图5B是在图5A中沿垂直面B—B’切割图5A第一范例半导体结构的剖面示意图。
图6A是根据本公开第一实施例在沉积并平坦化屏蔽层之后的第一范例半导体结构的俯视示意图。
图6B是在图6A中沿垂直面B—B’切割图6A第一范例半导体结构的剖面示意图。
图7A是根据本公开第一实施例在额外地平坦化该屏蔽层与该间隔区结构之后的第一范例半导体结构的俯视示意图。
图7B是在图7A中沿垂直面B—B’切割图7A第一范例半导体结构的剖面示意图。
图8A是根据本公开第一实施例在相对该屏蔽层选择性移除该间隔区结构之后的第一范例半导体结构的俯视示意图。
图8B是在图8A中沿垂直面B—B’切割图8A第一范例半导体结构的剖面示意图。
图9A是根据本公开第一实施例将该屏蔽层中的图案转移至该介电模板层中以形成线沟槽之后的第一范例半导体结构的俯视示意图。
图9B是在图9A中沿垂直面B—B’切割图9A第一范例半导体结构的剖面示意图。
图10A是根据本公开第一实施例在选择性移除该屏蔽层之后的第一范例半导体结构的俯视示意图。
图10B是在图10A中沿垂直面B—B’切割图10A第一范例半导体结构的剖面示意图。
图11A是根据本公开第一实施例在选择性沉积稀土氧化物鳍部分之后的第一范例半导体结构的俯视示意图。
图11B是在图11A中沿垂直面B—B’切割图11A第一范例半导体结构的剖面示意图。
图12A是根据本公开第一实施例在选择性沉积半导体鳍部分之后的第一范例半导体结构的俯视示意图。
图12B是在图12A中沿垂直面B—B’切割图12A第一范例半导体结构的剖面示意图。
图13A是根据本公开第一实施例选择性使该介电模板层凹陷以形成介电材料层之后的第一范例半导体结构的俯视示意图。
图13B是在图13A中沿垂直面B—B’切割图13A第一范例半导体结构的剖面示意图。
图14A是根据本公开第一实施例形成栅介电层与栅电极之后的第一范例半导体结构的俯视示意图。
图14B是在图14A中沿垂直面B—B’切割图14A第一范例半导体结构的剖面示意图。
图15A是根据本公开第一实施例形成中段工艺(MOL)介电层且于其中埋入接触窗结构之后的第一范例半导体结构的俯视示意图。
图15B是在图15A中沿垂直面B—B’切割图15A第一范例半导体结构的剖面示意图。
图15C是在图15A中沿垂直面C—C’切割图15A第一范例半导体结构的剖面示意图。
图16A是根据本公开第二实施例在涂覆及平板印刷图案化光阻之后的第二范例半导体结构的俯视示意图。
图16B是在图16A中沿垂直面B—B’切割图16A第二范例半导体结构的剖面示意图。
具体实施方式
如前所述，本公开涉及包括鳍结构的半导体结构及其制造方法，所述鳍结构具有由稀土氧化物鳍部分和半导体鳍部分构成的堆栈，现伴随附图详细描述如下。于此所描述和例示于附图中的相似或相应的构件以相近的组件符号表示，于附图中所示亦非必然以比例显示。
请参阅图1A和图1B，根据本公开第一实施例的第一范例半导体结构包括基板10，其包括至少位于其顶表面的单晶材料。该单晶材料可为与结晶的稀土氧化物材料(即稀土元素的氧化物晶体)具有相同结晶结构的任一单晶材料。
在一个实施例中，该单晶材料可为单晶半导体材料，例如单晶硅、单晶硅锗合金、单晶硅碳合金、单晶硅锗碳合金、单晶III-V族化合物半导体材料、单晶II-IV族化合物半导体材料、或上述任一合金或任一组合。在一个实施例中，该基板10可包括在上半部中的该单晶材料以及在下半部中的不同材料。在另一实施例中，该基板10可包括遍及该基板10的整体的该单晶材料。在一个实施例中，该基板10可以为单晶块材半导体基板，包括遍及其整体的单晶半导体材料。
所述基板10可具有足够的厚度以提供后续形成于其上的层及/或结构力学上的支撑。该基板10的厚度可介于50微米(μm)至2厘米(mm)之间，然而也可以采用更小或更大的厚度。
在该基板10的顶表面上形成介电模板层20。该介电模板层20包括介电材料，例如氧化硅、氮化硅、氮氧化硅、介电金属氧化物、
或上述材料的组合。该介电模板层20的介电材料可为稀土氧化物材料之外的介电材料。该介电模板层20的平面底表面与该基板10的平面顶表面相接触。
在一个实施例中，该介电模板层20包括掺杂的氧化硅材料或未掺杂的氧化硅材料。该介电模板层20可由以下方法形成，例如化学气相沉积法(CVD)、原子层沉积法(ALD)、(若该基板10包括半导体材料)将该基板10的下层半导体材料热氧化及/或等离子氧化、(若该基板10包括半导体材料)将该基板10的下层半导体材料热氮化及/或等离子氮化、或上述方法的组合。
在一个实施例中，该介电模板层20包括由化学气相沉积法所沉积的氧化硅。该介电模板层20的厚度可介于50纳米(nm)至1000纳米(nm)之间，然而也可以采用更小或更大的厚度。
将不同于该介电模板层20的材料的可弃式材料沉积且平板印刷图案化以形成可弃式轴心结构42。该可弃式材料可为，例如半导体材料、金属材料、或不同于该介电模板层20的介电材料的介电材料。例如，该可弃式材料可为多晶硅、非晶硅、硅锗合金、硅碳合金、III-V族半导体材料、II-IV族半导体材料、TaN、TiN、WN、有机硅玻璃、或上述材料的组合。该可弃式材料可沉积成为毯覆层，即其整体具有相同厚度的层。该沉积的可弃式材料的厚度可介于50纳米(nm)至1000纳米(nm)之间，然而也可以采用更小或更大的厚度。
将该沉积的可弃式材料层图案化，例如通过涂覆光阻层(未示出)，将光阻层平板印刷图案化，以及通过蚀刻法将光阻层的图案转印至该沉积的可弃式材料层。所述蚀刻法可为各向异性蚀刻法，例如反应性离子蚀刻。该沉积的可弃式材料的余留部分构成该可弃式轴心结构42。该可弃式轴心结构42的形状可为本领域已知的任一封闭形状，包括但不限定于，圆形、椭圆形、超椭圆形(superellipses)、规则及不规则多边形、及形成封闭形状的直线边及曲线边的组合。
在一个实施例中，该可弃式轴心结构42的形状可包括至少一个具有一对平行边的梯形。在一个实施例中，该可弃式轴心结构42的形状可包括至少一个具有两对平行边的平行四边形。在一个实施例中，该可弃式轴心结构42的形状可包括至少一个矩形。在一个实施例中，该可弃式轴心结构42的形状可包括多个矩形。在一个实施例中，该多个矩形可具有为关键维度(critical dimension)的宽度，该关键维度即为采用单一平板印刷曝光及显影的平板印刷方法所能转印出的最小维度。
请参阅图2A和图2B，其通过共形性沉积工艺，例如化学气相沉积法(CVD)沉积共形性材料层，并通过各向异性蚀刻移除该共形性材料层的水平部分在该可弃式轴心结构42的周围形成间隔区结构44。在各个可弃式轴心结构42周围的该共形性材料层的余留垂直部分构成间隔区结构44。
该间隔区结构44包括不同于该介电模板层20和该可弃式轴心结构42的材料。在一个实施例中，该间隔区结构44可包括不同于该介电模板层20的材料的介电材料。例如，该介电模板层20可包括氧化硅，且该间隔区结构44可包括氮化硅。在另一实施例中，该间隔区结构44可包括不同于该可弃式轴心结构42的材料的半导体材料。例如，该可弃式轴心结构42可包括锗或硅锗合金，且该间隔区结构44可包括硅。在其他范例中，该可弃式轴心结构42可包括金属材料或有机硅玻璃，且该间隔区结构44可包括半导体材料。
各个间隔区结构44的底部在一对侧壁表面之间(即在内侧壁表面与外侧壁表面之间)具有实质均匀的厚度。在量测与该可弃式轴心结构42的垂直侧壁接触的间隔区结构44的内侧壁表面与间隔区结构44的外侧壁表面之间所得到的该间隔区结构44的宽度可为介于5纳米(nm)至400纳米(nm)之间，然而也可以采用更小或更大的厚度。在一个实施例中，该间隔区结构44的宽度可为次平板印刷维度，即小于关键维度的维度，该关键维度即为采用单一平板印刷曝光的平板印刷方法所能转印出的最小维度。
请参阅图3A和图3B，通过蚀刻相对该间隔区结构44和该介电模板层20选择性地移除该可弃式轴心结构42，该蚀刻可为湿蚀刻或干蚀刻。在侧向由该间隔区结构44所环绕的各个空穴中实体上露出该介电模板层20的顶表面。
请参阅图4A和图4B，可选地将光阻47涂覆在该间隔区结构44和该介电模板层20的上方，且对其进行平板印刷图案化以覆盖该间隔区结构44的一些部分，而不覆盖该间隔区结构44的其他部分。
在一个实施例中，间隔区结构44可侧向地围住矩形空穴，且具有沿着纵长轴方向延伸的一对实质上平行的纵长部分(即于图4A中沿着垂直方向延伸的该间隔区结构44部分)，及沿着横宽轴方向延伸的一对实质上平行的横宽部分(即于图4A中沿着水平方向延伸的该间隔区结构44部分)。可将该光阻47图案化使得该对横宽部分并未被光阻47覆盖，而该对纵长部分的实质部分被光阻47覆盖。
请参阅图5A和图5B，通过蚀刻法将该间隔区结构44实体上露出的部分移除，而并未将被光阻47覆盖的部分移除。该蚀刻法可为等向性蚀刻法或各向异性蚀刻法。间隔区结构44的移除相对该介电模板层20的介电材料可为选择性地，亦即可选择蚀刻的化学性以移除该间隔区结构44的材料，而不会移除该介电模板层20的材料。
请参阅图6A和图6B，沉积屏蔽层48以填充该介电模板层20上方未被间隔区结构44所占据的空间。该屏蔽层48和该间隔区结构44互补地填充该介电模板层20上方的整体空间。在一个实施例中。该互补的介电层48可填充位于该间隔区结构44最上表面下方的整体空间。
该屏蔽层48包括不同于该间隔区结构44材料的材料。该屏蔽层48的材料可与该介电模板层20的材料相同或不同。后续将该屏蔽层48平坦化以形成图6A和图6B中所例示的第一范例结构。
在一个实施例中，该间隔区结构44可包括氮化硅，该屏蔽层48可包括氧化硅、金属材料、及/或半导体材料。在另一实施例中，该间隔区结构44可包括半导体材料，该屏蔽层48可包括氮化硅、氧化硅、及/或金属材料。大体而言，可选用该间隔区结构44和该屏蔽层48的材料使得能够相对于该屏蔽层48的材料选择性地移除该间隔区结构44的材料。
请参阅图7A和图7B，通过例如化学机械平面化，可将该间隔区结构44和该屏蔽层48进一步平坦化。例如，可将该间隔区结构44和该屏蔽层48平坦化直到该间隔区结构44的侧壁表面为垂直的高度。
请参阅图8A和图8B，相对于该屏蔽层48选择性地移除该间隔区结构44的余留部分。在移除该间隔区结构44的余留部分所形成的各个空穴中，形成具有一对实质上平行的垂直侧壁的线沟槽49。每个线沟槽49在该屏蔽层48的一对垂直侧壁表面之间具有实质均匀的宽度。在各个线沟槽49的底部实体上露出该介电模板层20的顶表面。
请参阅图9A和图9B，通过例如是反应性离子蚀刻的各向异性蚀刻法，将该屏蔽层48中的图案转移至该介电模板层20中。该各向异性蚀刻法利用该屏蔽层48作为掩膜层，即被利用作为蚀刻掩膜的层，将该介电模板层20中的介电材料移除。在该介电模板层20的一对垂直侧壁表面之间具有实质均匀宽度的线沟槽29形成在该屏蔽层48内的各个线沟槽(参阅图8A和图8B)的下方。该线沟槽29的侧壁在垂直方向上与该屏蔽层48内各个线沟槽的侧壁一致。在一个实施例中，该线沟槽29的宽度可为次平板印刷维度。部分或所有的该屏蔽层48可在形成该线沟槽29的各向异性蚀刻过程中被移除。
请参阅图10A和图10B，将该屏蔽层48的任何余留部分选择性地移除。
大体而言，至少一个沟槽形成在该介电模板层20中。所述至少一个沟槽可具有，或可不具有，该图案化的介电模板层20的一对垂直侧壁，以及若该对垂直侧壁存在，则在该对垂直侧壁之间可具有，或可不具有，均匀的间隙。在该介电模板层20内的至少一个沟槽中的每个沟槽内实体上露出该基板10的顶表面。
请参阅图11A和图11B，通过沉积稀土氧化物材料将稀土氧化物鳍部分22形成在该至少一个沟槽(即该线沟槽29)中的每个沟槽的下半部。在一个实施例中，该沉积的稀土氧化物材料为单晶稀土氧化物材料，其外延地对准于该基板10中的单晶材料。
稀土氧化物材料为稀土元素的氧化物材料。稀土元素也通称为镧系元素，并且包括La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu。稀土元素的离子半径随着原子序逐渐地下降，该等稀土元素的离子半径相互间差异的总变化量为低于15％。由该等稀土元素形成各种单晶介电氧化物的价数为+3，即具有化学式为M2O3的介电氧化物，其中M可为任一稀土元素。
稀土氧化物晶体在晶格上与典型元素或包括单晶硅、单晶硅-锗合金、单晶硅-碳合金、及单晶硅-锗-碳合金的合金的单晶半导体材料一致。就单晶M2O3而言，其中M为稀土元素，在单晶硅、单晶硅-锗合金、单晶硅-碳合金、及单晶硅-锗-碳合金之间存在至少一个单晶半导体材料具有晶格常数为该单晶M2O3晶格常数的一半。
例如，硅的晶格常数的两倍介于氧化钆(Gd2O3)的晶格常数和氧化钕(Nd2O3)的晶格常数之间。因此，可选择由氧化钆和氧化钕复合成的单晶合金以匹配两倍的硅的晶格常数。换句话说，可选择化合物Gd2-xNdxO3中的x值，以提供单晶化合物，其晶格常数为硅的晶格常数的两倍。
在另一实施例中，锗的晶格常数的两倍介于氧化镨(Pr2O3)的晶格常数和氧化镧(La2O3)的晶格常数之间。因此，可选择由氧化镨和氧化镧复合成的单晶合金以匹配两倍的锗的晶格常数。换句话说，可选择化合物Pr2-yLayO3中的y值，以提供单晶化合物，其晶格常数为锗的晶格常数的两倍。
在一个非限制的例示实施例中，该稀土氧化物鳍部分22可包括单晶稀土氧化物，其选自Er2O3、Gd2O3、Nd2O3、Pr2O3、La2O3、及上述材料中的单晶合金。
再者，稀土氧化物晶体在晶格上与各种单晶半导体材料一致，其包括III-V族化合物半导体材料及II-IV族化合物半导体材料。因此，就每个单晶M2O3而言，其中M为稀土元素，存在至少一个单晶半导体材料具有晶格常数为该单晶M2O3晶格常数的一半。
通过选用稀土氧化物材料，其为单一稀土元素的氧化物或者为至少两种稀土元素合金的氧化物，使得该稀土氧化物鳍部分22可与下层的单晶材料在晶格上匹配，该单晶材料可为单晶半导体材料。
形成单晶稀土氧化物材料的方法已描述在例如授予Atanackovic的美国专利US7,655,327和US7,709,826中。例如，通过修改Atanackovic的美国专利US7,655,327和US7,709,826中的沉积方法可达成选择性沉积单晶稀土氧化物材料，提供例如HCl、NH3、CF4、CHF3、或其任意组合的蚀刻气体与反应气体同时或交替进入反应腔体，该反应气体为沉积稀土氧化物材料的前驱物。在该选择性沉积过程中，仅在该基板10的单晶半导体表面上沉积及成长该单晶稀土氧化物材料，而且并不会在该介电模板层20的表面上孕核及成长。
在一个实施例中，该基板10包括半导体材料，例如单晶硅、单晶硅-锗合金、单晶硅-碳合金、或单晶硅-锗-碳合金，且该稀土氧化物鳍部分22包括单晶稀土氧化物材料，其选自单晶Er2O3、单晶Gd2O3、单晶Nd2O3、单晶Pr2O3、单晶La2O3、及上述材料组合中的任一单晶合金。
请参阅图12A和图12B，通过沉积半导体材料，在至少一个沟槽，即该线沟槽29(参阅图11B)中的每一个沟槽的较高部分形成半导体鳍部分30。
在一个实施例中，该稀土氧化物鳍部分22可包括单晶稀土氧化物材料，该半导体鳍部分30可包括单晶半导体材料，其外延地对准于该稀土氧化物鳍部分22的单晶稀土氧化物材料。
该半导体鳍部分30的顶表面的高度可与该介电模板层20的顶表面共平面、位于其上方或凹于其下方。若该半导体鳍部分30的顶表面高出该介电模板层20的顶表面，则可施以一平坦化步骤，使得该半导体鳍部分30的顶表面与该介电模板层20的顶表面共平面。
从下而上含稀土氧化物鳍部分22与其上方的半导体鳍部分30的各个堆栈可构成鳍结构(22、30)。如同在此处所使用，鳍结构为具有一对纵长方向侧壁的结构，此鳍结构在此方向比该对纵长方向侧壁之间的距离(即该鳍结构的宽度)还长。该半导体鳍部分30与该稀土氧化物鳍部分22的顶表面接触。此鳍结构(22、30)位在该基板10的平面顶表面上。
请参阅图13A和图13B，相对该鳍结构(22、30)，使该介电模板层20凹陷，即未蚀刻该鳍结构(22、30)而凹陷。在凹陷步骤后，介电模板层20的余留部分构成介电材料层20’。此介电材料层20’具有平面顶表面，其相对于该半导体鳍部分30的顶表面凹陷，并具有与该基板10的顶表面接触的平面底表面。
在一个实施例中，此介电材料层20’的顶表面可位在低于该稀土氧化物鳍部分22和半导体鳍部分30之间的界面的水平面处。
请参阅图14A和图14B，例如通过共形地(conformally)沉积介电材料，形成栅介电层50，此介电材料例如为介电金属氧化物、氧化硅、氮化硅、或上述材料的组合。该栅介电层50与该半导体鳍部分30的侧壁接触。在一个实施例中，该栅介电层50可与该半导体鳍部分30的顶表面与侧壁表面、该稀土氧化物鳍部分22侧壁表面的上半部、及该介电材料层20’的顶表面全部相互接触。
例如通过沉积导电材料层并将该导电材料层图案化，在至少一个鳍结构(22、30)的中间部分上形成栅电极52。该栅电极52可铺在一或多个鳍结构(22、30)上面。在一个实施例中，通过该栅介电层50，该栅电极52可与每个半导体鳍部分30的顶表面与侧壁表面分隔开。
实施源极及漏极离子植入以将各个半导体鳍部分30的端点部分转换成源极区域34及漏极区域36。各个半导体鳍部分30的未掺杂的其他部分为基体区域35，其位于栅电极52的下方。该源极区域34位于该半导体鳍部分30的一端，该漏极区域36位于该半导体鳍部分30的另一端。在形成源极及漏极区域(34、36)的该离子植入工艺之前、或之后可选地形成栅间隔区(未示出)。
请参阅图15A、15B和图15C，可在该栅电极52与该栅介电层50的上方沉积中段工艺(middle-of-line，简称MOL)介电层80，并随后对其进行平坦化以提供平坦顶表面。该MOL介电层80包括一或多种介电材料，例如氧化硅、氮化硅、介电金属氧化物、及多孔性或非多孔性有机硅酸盐玻璃(OSG)。
例如，通过形成接触孔以及在该接触孔中填充导电材料，可在该MOL介电层80内部形成各种接触窗结构。例如，通过化学机械平坦化法可将该MOL介电层80顶表面上的多余导电材料移除。上述各种接触窗结构可包括例如源极端接触窗结构84、栅极端接触窗结构85、及漏极端接触窗结构86。
请参阅图16A和图16B，根据本公开第二实施例的第二范例半导体结构可源自图1A和图1B的第一范例半导体结构，通过涂覆光阻层27及将该光阻层27平板印刷图案化使其内部包括多种沟槽19。在一个实施例中，所述多种沟槽19中的至少一个可为具有一对平行垂直侧壁的线沟槽。
例如，通过等向性蚀刻法可将该光阻层27内的图案转移至该介电模板层20，以在该介电模板层20中形成沟槽，前述沟槽可为线沟槽。在该介电模板层20中的各个沟槽的底部实体显露出该基板20的顶表面，以致于形成如图10A和图10B所示的结构。根据第二实施例的介电模板层20中的沟槽宽度为平板印刷维度，即等于或大于关键维度，该关键维度即为采用单一平板印刷曝光的平板印刷方法所能转印出的最小维度。
在该第二实施例中随后实施如图12A、12B、13A、13B、14A、14B、15A、15B及15C所示的工艺步骤以形成如图15A和图15B所例示的结构。
虽然本公开已通过多个具体实施例而描述，本领域普通技术人员在审阅上述公开内容后应明显了解而可做出各种替选、改变及其他变型。若无明确地反向说明或者清楚地说明彼此间不兼容，本公开的各种实施例可单独实施或与其他任何实施例结合。因此，本公开欲涵盖落入本公开及后附权利要求范畴及精神内的所有的各种替选、改变及变型。

Claims (20)

1.一种半导体结构，包括：位于基板(10)的平面顶表面上的鳍结构{(22,30)或(22,34,35,36)}，其中所述鳍结构{(22,30)或(22,34,35,36)}包括稀土氧化物鳍部分(22)及与所述稀土氧化物鳍部分(22)的顶表面接触的半导体鳍部分{(30)或(34,35,36)}。
2.如权利要求1所述的半导体结构，其中所述稀土氧化物鳍部分(22)包括单晶稀土氧化物材料，其外延地对准于所述基板(10)中的单晶材料。
3.如权利要求2所述的半导体结构，其中所述半导体鳍部分(22)包括单晶半导体材料，其外延地对准于所述单晶稀土氧化物材料。
4.如权利要求2所述的半导体结构，其中所述基板中的单晶材料为单晶半导体材料。
5.如权利要求4所述的半导体结构，其中所述基板(10)是块材半导体基板，包括遍及其整体的单晶半导体材料。
6.如权利要求3所述的半导体结构，其中所述单晶半导体材料选自：单晶硅、单晶硅锗合金、单晶硅碳合金、单晶硅锗碳合金、单晶III-V族化合物半导体材料、单晶II-IV族化合物半导体材料、及其合金或组合。
7.如权利要求1所述的半导体结构，还包括具有与所述基板(10)的平面顶表面接触的平面底表面以及具有平面顶表面的介电材料层{(20)或(20’)}。
8.如权利要求7所述的半导体结构，其中所述介电材料层(20)包括非稀土氧化物材料的介电材料，并且所述介电材料层的顶表面位于低于所述稀土氧化物鳍部分(22)和所述半导体鳍部分{(30)或(34,35,36)}之间的界面的水平面处。
9.如权利要求7所述的半导体结构，还包括：
栅介电层(50)，与所述半导体鳍部分{(30)或(34,35,36)}的侧壁接触；以及
栅电极(52)，通过所述栅介电层(50)与所述半导体鳍部分{(30)或(34,35,36)}的顶表面及侧壁表面隔开。
10.如权利要求9所述的半导体结构，其中所述半导体鳍部分(34,35,36)包括：
基体区域(35)，位于所述栅电极(52)下方；
源极区域(34)，位于所述半导体鳍部分(34,35,36)的一端；以及
漏极区域(36)，位于所述半导体鳍部分(34,35,36)的另一端。
11.如权利要求1所述的半导体结构，其中所述稀土氧化物鳍部分(22)包括单晶稀土氧化物材料，其选自单晶Er2O3、单晶Gd2O3、单晶Nd2O3、单晶Pr2O3、单晶La2O3、及其单晶合金。
12.如权利要求1所述的半导体结构，其中所述鳍结构{(22,30)或(22,34,35,36)}在一对侧壁之间具有实质均匀的厚度。
13.一种形成半导体结构的方法，所述方法包括：
在基板(10)上形成介电模板层(20)；
将所述介电模板层(20)图案化使其内部形成至少一个沟槽(29)，其中在所述至少一个沟槽(29)中的每一个沟槽内实体上露出所述基板(10)的顶表面；
通过沉积稀土氧化物材料，在所述至少一个沟槽(29)中的每一个沟槽的较低部分形成稀土氧化物鳍部分(22)；以及
通过沉积半导体材料，在所述至少一个沟槽(29)中的每一个沟槽的较高部分形成半导体鳍部分(30)。
14.如权利要求13所述的方法，其中所述至少一个沟槽(29)中的至少一个为线沟槽，其位于所述图案化的介电模板层(20)的一对垂直侧壁之间，且在所述一对垂直侧壁之间具有均匀的空隙，并且稀土氧化物鳍部分(22)和半导体鳍部分(30)在所述至少一个沟槽(29)中的每一个沟槽内的堆栈构成鳍结构(20,30)。
15.如权利要求13所述的方法，其中所述沉积的稀土氧化物材料为单晶稀土氧化物材料，其外延地对准于所述基板(10)中的单晶材料。
16.如权利要求15所述的方法，其中所述沉积的半导体材料为单晶半导体材料，其外延地对准于所述单晶稀土氧化物材料。
17.如权利要求15所述的方法，其中所述基板(10)中的所述单晶材料为单晶半导体材料。
18.如权利要求13所述的方法，还包括相对于所述至少一个半导体鳍部分(30)与至少一个稀土氧化物鳍部分(20)选择使所述介电模板层(20)凹陷，其中所述介电模板层(20)的余留部分构成具有顶表面的介电材料层(20’)，其相对所述至少一个半导体鳍部分(30)的顶表面凹陷。
19.如权利要求13所述的方法，其中所述介电材料层(20’)的所述顶表面位于低于所述至少一个稀土氧化物鳍部分(20)和所述至少一个半导体鳍部分(30)之间的界面的水平面处。
20.如权利要求18所述的方法，还包括：
形成直接位于所述至少一个半导体鳍部分(30)的侧壁上的栅介电层(50)；以及
在所述栅介电层(50)上形成栅电极(52)，其中通过所述栅介电层(50)使所述栅电极(52)与所述半导体鳍部分(30)的顶表面及侧壁表面隔开。
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