CN104517885A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底，在半导体衬底上沉积氧化物层；在氧化物层和半导体衬底中形成第一沟槽；在第一沟槽中填充硅层，以用于形成第一有源区；在氧化物层和半导体衬底中形成第二沟槽；在第二沟槽中填充锗硅层，以用于形成第二有源区，其中，硅层和锗硅层之间的氧化物层作为浅沟槽隔离结构。根据本发明，可以在所述第一有源区和所述第二有源区之间形成无隙且高度相同的浅沟槽隔离结构，且所述第二有源区是在锗硅层中形成的，便于后续在其中形成锗硅沟道区。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成浅沟槽隔离（STI）结构的方法以及具有该浅沟槽隔离结构的半导体器件。
背景技术
在半导体制造工艺中，所形成的浅沟槽隔离结构的性能对于最后形成的半导体器件的电学性能而言至关重要。随着半导体器件特征尺寸的不断减小，为了确保在半导体衬底中形成的沟槽中实现构成浅沟槽隔离结构的氧化物的无隙填充，通常实施三步沉积工艺完成所述氧化物的填充。由于受到所述沟槽的特征尺寸的制约，导致所述三步沉积工艺中的每一步的沉积速率存在差异，因而，在进行高温退火之后，所述三步沉积工艺中的每一步所形成的氧化物的致密程度存在差异。在形成浅沟槽隔离结构之后，需要去除浅沟槽隔离结构高出半导体衬底的部分，通常采用湿法蚀刻来完成所述浅沟槽隔离结构高出半导体衬底的部分的去除，例如腐蚀液为稀释的氢氟酸（DHF）的湿法蚀刻。由于构成浅沟槽隔离结构的三层氧化物的致密程度存在差异，导致所述湿法蚀刻对所述三层氧化物的蚀刻速率存在差异，因而，在所述湿法蚀刻之后，位于半导体衬底的不同区域的浅沟槽隔离结构高出半导体衬底的部分的去除效果不同，有的完全去除，有的去除大部分，有的去除一小部分。
如图1所示，在所述干法蚀刻之后，位于半导体衬底100的形成器件密度较大的区域的浅沟槽隔离结构101的高度低于位于半导体衬底100的形成器件密度较小的区域的浅沟槽隔离结构102的高度。造成这一现象的原因可能是，在半导体衬底100的形成器件密度较大的区域形成的浅沟槽隔离结构101的宽度的特征尺寸小于在半导体衬底100的形成器件密度较小的区域形成的浅沟槽隔离结构102的宽度的特征尺寸，导致所述三步沉积工艺所形成的构成浅沟槽隔离结构101的三层氧化物相比构成浅沟槽隔离结构102的三层氧化物具有微小的致密程度的差异；在所述湿法蚀刻过程中，相对于构成浅沟槽隔离结构102的三层氧化物，所述湿法蚀刻的腐蚀液对构成浅沟槽隔离结构101的三层氧化物具有更大的蚀刻速率。
由于形成在半导体衬底的不同区域的浅沟槽隔离结构的高度不一致，导致后续在半导体衬底上形成栅极介电层和栅极材料层以后，由栅极介电层和栅极材料层构成的栅极结构的高度也不一致，进而造成形成在半导体衬底的不同区域的器件的电学性能的差异。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上沉积氧化物层；在所述氧化物层和所述半导体衬底中形成第一沟槽；在所述第一沟槽中填充硅层，以用于形成第一有源区；在所述氧化物层和所述半导体衬底中形成第二沟槽；在所述第二沟槽中填充锗硅层，以用于形成第二有源区，其中，所述硅层和所述锗硅层之间的氧化物层作为浅沟槽隔离结构。
进一步，所述第一沟槽和所述第二沟槽的宽度为40-100nm，深度为180-380nm。
进一步，所述氧化物层的构成材料包括HARP或者采用化学气相沉积工艺形成的氧化硅。
进一步，形成所述第一沟槽的步骤包括：在所述氧化物层上形成具有所述第一沟槽的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第一沟槽；去除所述光刻胶层。
进一步，形成所述第二沟槽的步骤包括：在所述氧化物层上形成具有所述第二沟槽的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第二沟槽；去除所述光刻胶层。
进一步，采用外延生长工艺形成所述硅层和所述锗硅层。
进一步，在实施所述外延生长之后，还包括执行化学机械研磨或回蚀刻以去除部分所述硅层或所述锗硅层的步骤，直至露出所述氧化物层。
进一步，所述化学机械研磨所使用的研磨浆对所述氧化物层和所述硅层或所述锗硅层具有选择性。
进一步，所述研磨浆为适用于研磨多晶硅的研磨浆。
进一步，形成所述第一沟槽的步骤包括：在所述氧化物层上形成具有所述第一沟槽的图案的硬掩膜层；以所述硬掩膜层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第一沟槽。
进一步，形成所述第二沟槽的步骤包括：在所述硬掩膜层中形成所述第二沟槽的图案；以所述具有所述第二沟槽的图案的硬掩膜层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第二沟槽。
本发明还提供一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上的氧化物层；
形成在所述氧化物层和所述半导体衬底中的硅层和锗硅层，其中，所述硅层用于形成第一有源区，所述锗硅层用于形成第二有源区，所述硅层和所述锗硅层之间的氧化物层作为浅沟槽隔离结构。
根据本发明，可以在所述第一有源区和所述第二有源区之间形成无隙且高度相同的浅沟槽隔离结构，且所述第二有源区是在所述锗硅层中形成的，便于后续在其中形成锗硅沟道区。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为实施现有的形成浅沟槽隔离结构的工艺时形成在半导体衬底的不同区域的浅沟槽隔离结构的高度不一致的示意性剖面图；
图2A-图2E为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3A-图3E为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图4为根据本发明示例性实施例的方法形成浅沟槽隔离结构的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成浅沟槽隔离结构的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图2A-图2E，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
接下来，在半导体衬底200上形成氧化物层201。采用本领域技术人员所熟习的各种适宜的工艺技术形成氧化物层201，例如化学气相沉积工艺。氧化物层201的构成材料包括HARP（一种本领域通常用作浅沟槽隔离结构的材料的氧化物）或者采用化学气相沉积工艺形成的氧化硅。
接着，如图2B所示，在氧化物层201和半导体衬底200中形成第一沟槽202，其形成过程包括以下工艺步骤：在氧化物层201上形成具有第一沟槽202的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺依次蚀刻氧化物层201和半导体衬底200，形成第一沟槽202；去除所述光刻胶层。第一沟槽202的宽度为40-100nm，深度为180-380nm。
接着，如图2C所示，在第一沟槽202中填充硅层203，以用于形成第一有源区。在本实施例中，采用外延生长工艺实施所述填充。在实施所述外延生长之后，执行化学机械研磨或回蚀刻以去除部分硅层203，直至露出氧化物层201。所述化学机械研磨所使用的研磨浆应当对氧化物层201和硅层203具有良好的选择性，即所述研磨浆对硅层203的研磨速率远高于对氧化物层201的研磨速率，以尽量减轻所述化学机械研磨所造成的氧化物层201的高度的降低。所述研磨浆优选适用于研磨多晶硅的研磨浆。
接着，如图2D所示，在氧化物层201和半导体衬底200中形成第二沟槽204，其形成过程包括以下工艺步骤：在氧化物层201上形成具有第二沟槽204的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺依次蚀刻氧化物层201和半导体衬底200，形成第二沟槽204；去除所述光刻胶层。第二沟槽204的宽度为40-100nm，深度为180-380nm。
接着，如图2E所示，在第二沟槽204中填充锗硅层205，以用于形成第二有源区。在本实施例中，采用外延生长工艺实施所述填充。在实施所述外延生长之后，执行化学机械研磨或回蚀刻以去除部分锗硅层205，直至露出氧化物层201。所述化学机械研磨所使用的研磨浆应当对氧化物层201和锗硅层205具有良好的选择性，即所述研磨浆对锗硅层205的研磨速率远高于对氧化物层201的研磨速率，以尽量减轻所述化学机械研磨所造成的氧化物层201的高度的降低。所述研磨浆优选适用于研磨多晶硅的研磨浆。
[示例性实施例二]
参照图3A-图3E，其中示出了根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图3A所示，提供半导体衬底300，半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
接下来，在半导体衬底300上依次形成氧化物层301和硬掩膜层302。采用本领域技术人员所熟习的各种适宜的工艺技术形成氧化物层301和硬掩膜层302，例如化学气相沉积工艺。氧化物层301的构成材料包括HARP（一种本领域通常用作浅沟槽隔离结构的材料的氧化物）或者采用化学气相沉积工艺形成的氧化硅。硬掩膜层302的构成材料优选氮化硅。
接着，如图3B所示，在硬掩膜层302、氧化物层301和半导体衬底300中形成第一沟槽303，其形成过程包括以下工艺步骤：在硬掩膜层302上形成具有第一沟槽303的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺蚀刻硬掩膜层302，以在硬掩膜层302中形成所述第一沟槽303的图案；去除所述光刻胶层；以具有所述图案的硬掩膜层302为掩膜，采用另一干法蚀刻工艺依次蚀刻氧化物层301和半导体衬底300，形成第一沟槽303。与实施例一相比，采用此种方式，可以将多个具有不同宽度尺寸的所述第一沟槽303的图案更为精确地从掩膜板中转印至氧化物层301和半导体衬底300中。第一沟槽303的宽度为40-100nm，深度为180-380nm。
接着，如图3C所示，在第一沟槽303中填充硅层304，以用于形成第一有源区。在本实施例中，采用外延生长工艺实施所述填充。在实施所述外延生长之后，执行化学机械研磨或回蚀刻以去除部分硅层304，直至露出硬掩膜层302。所述化学机械研磨所使用的研磨浆优选适用于研磨多晶硅的研磨浆。
接着，如图3D所示，在硬掩膜层302、氧化物层301和半导体衬底300中形成第二沟槽305，其形成过程包括以下工艺步骤：在硬掩膜层302上形成具有第二沟槽305的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺蚀刻硬掩膜层302，以在硬掩膜层302中形成所述第二沟槽305的图案；去除所述光刻胶层；以具有所述图案的硬掩膜层302为掩膜，采用另一干法蚀刻工艺依次蚀刻氧化物层301和半导体衬底300，形成第二沟槽305。与实施例一相比，采用此种方式，可以将多个具有不同宽度尺寸的所述第二沟槽305的图案更为精确地从掩膜板中转印至氧化物层301和半导体衬底300中。第二沟槽305的宽度为40-100nm，深度为180-380nm。
接着，如图3E所示，在第二沟槽305中填充锗硅层306，以用于形成第二有源区。在本实施例中，采用外延生长工艺实施所述填充。在实施所述外延生长之后，执行化学机械研磨或回蚀刻以去除硬掩膜层302和部分锗硅层306，直至露出氧化物层301。所述化学机械研磨所使用的研磨浆应当对氧化物层301和锗硅层306具有良好的选择性，即所述研磨浆对锗硅层306的研磨速率远高于对氧化物层301的研磨速率，以尽量减轻所述化学机械研磨所造成的氧化物层301的高度的降低。所述研磨浆优选适用于研磨多晶硅的研磨浆。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤。根据本发明，可以在用于形成第一有源区的硅层203（304）和用于形成第二有源区的锗硅层205（306）之间形成无隙且高度相同的浅沟槽隔离结构201’（301’），且第二有源区是在锗硅层205（306）中形成的，便于后续在其中形成锗硅沟道区。
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在硅层203（304）和锗硅层205（306）上形成栅极结构，作为示例，栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
参照图4，其中示出了根据本发明示例性实施例的方法形成浅沟槽隔离结构的流程图，用于简要示出整个制造工艺的流程。
在步骤401中，提供半导体衬底，在半导体衬底上沉积氧化物层；
在步骤402中，在氧化物层和半导体衬底中形成第一沟槽；
在步骤403中，在第一沟槽中填充硅层，以用于形成第一有源区；
在步骤404中，在氧化物层和半导体衬底中形成第二沟槽；
在步骤405中，在第二沟槽中填充锗硅层，以用于形成第二有源区，其中，硅层和锗硅层之间的氧化物层作为浅沟槽隔离结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上沉积氧化物层；
在所述氧化物层和所述半导体衬底中形成第一沟槽；
在所述第一沟槽中填充硅层，以用于形成第一有源区；
在所述氧化物层和所述半导体衬底中形成第二沟槽；
在所述第二沟槽中填充锗硅层，以用于形成第二有源区，其中，所述硅层和所述锗硅层之间的氧化物层作为浅沟槽隔离结构。
2.根据权利要求1所述的方法，其特征在于，所述第一沟槽和所述第二沟槽的宽度为40-100nm，深度为180-380nm。
3.根据权利要求1所述的方法，其特征在于，所述氧化物层的构成材料包括HARP或者采用化学气相沉积工艺形成的氧化硅。
4.根据权利要求1所述的方法，其特征在于，形成所述第一沟槽的步骤包括：在所述氧化物层上形成具有所述第一沟槽的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第一沟槽；去除所述光刻胶层。
5.根据权利要求1所述的方法，其特征在于，形成所述第二沟槽的步骤包括：在所述氧化物层上形成具有所述第二沟槽的图案的光刻胶层；以所述光刻胶层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第二沟槽；去除所述光刻胶层。
6.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述硅层和所述锗硅层。
7.根据权利要求6所述的方法，其特征在于，在实施所述外延生长之后，还包括执行化学机械研磨或回蚀刻以去除部分所述硅层或所述锗硅层的步骤，直至露出所述氧化物层。
8.根据权利要求7所述的方法，其特征在于，所述化学机械研磨所使用的研磨浆对所述氧化物层和所述硅层或所述锗硅层具有选择性。
9.根据权利要求8所述的方法，其特征在于，所述研磨浆为适用于研磨多晶硅的研磨浆。
10.根据权利要求1所述的方法，其特征在于，形成所述第一沟槽的步骤包括：在所述氧化物层上形成具有所述第一沟槽的图案的硬掩膜层；以所述硬掩膜层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第一沟槽。
11.根据权利要求10所述的方法，其特征在于，形成所述第二沟槽的步骤包括：在所述硬掩膜层中形成所述第二沟槽的图案；以所述具有所述第二沟槽的图案的硬掩膜层为掩膜，采用干法蚀刻工艺依次蚀刻所述氧化物层和所述半导体衬底，形成所述第二沟槽。
12.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上的氧化物层；
形成在所述氧化物层和所述半导体衬底中的硅层和锗硅层，其中，所述硅层用于形成第一有源区，所述锗硅层用于形成第二有源区，所述硅层和所述锗硅层之间的氧化物层作为浅沟槽隔离结构。
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Cited By (1)
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4549926A (en) * | 1982-01-12 | 1985-10-29 | Rca Corporation | Method for growing monocrystalline silicon on a mask layer |
| KR20020002943A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 격리막 형성 방법 |
| KR20070001509A (ko) * | 2005-06-29 | 2007-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| CN103117243A (zh) * | 2011-11-16 | 2013-05-22 | 台湾积体电路制造股份有限公司 | 反调sti形成 |
-
2013
- 2013-09-27 CN CN201310455084.3A patent/CN104517885A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4549926A (en) * | 1982-01-12 | 1985-10-29 | Rca Corporation | Method for growing monocrystalline silicon on a mask layer |
| KR20020002943A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 격리막 형성 방법 |
| KR20070001509A (ko) * | 2005-06-29 | 2007-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| CN103117243A (zh) * | 2011-11-16 | 2013-05-22 | 台湾积体电路制造股份有限公司 | 反调sti形成 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106044701A (zh) * | 2015-04-17 | 2016-10-26 | 罗伯特·博世有限公司 | 用于以层序列制造微机电结构的方法及具有微机电结构的相应电子构件 |
| CN106044701B (zh) * | 2015-04-17 | 2022-02-01 | 罗伯特·博世有限公司 | 用于以层序列制造微机电结构的方法及具有微机电结构的相应电子构件 |
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