CN104681494A - 一种半导体存储器件及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体存储器件及其制备方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层以及掩膜层；图案化所述掩膜层、所述浮栅层、所述隧穿氧化层和所述半导体衬底，在形成浮栅叠层的同时在所述浮栅叠层两侧的所述半导体衬底中形成浅沟槽；选用隔离材料填充所述浅沟槽，以形成浅沟槽隔离结构；去除所述掩膜层，以在所述浮栅层上方形成凹槽；回蚀刻所述凹槽两侧的所述隔离材料，以扩大所述凹槽的关键尺寸；在所述关键尺寸扩大的凹槽的底部和侧壁上沉积半球状浮栅膜，以形成浮栅结构。在本发明中浮栅结构包括半球状浮栅膜，增加了所述浮栅结构的表面积，使所述浮栅形成的电容量增加，提高器件的性能。

Description

一种半导体存储器件及其制备方法

技术领域

本发明涉及半导体存储器件，具体地，本发明涉及一种半导体存储器件及其制备方法。 

背景技术

随着便携式电子设备的高速发展（比如移动电话、数码相机、MP3播放器以及PDA等），对于数据存储的要求越来越高。非挥发性存储器由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存（flash memory）可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。 

浮栅结构存储器是重要的闪存器件中的一种，是目前被大量使用和普遍认可的主流存储器类型，广泛的应用于电子和计算机行业。常规浮栅结构是首先在衬底上形成一层隧穿氧化层、浮置栅极以及ONO（氧化物-氮化物-氧化物的结构绝缘隔离层）和一层控制栅极，并在衬底两侧分别形成源/漏区，但是随着半导体工艺的发展和技术节点的缩小，由于栅氧化层厚度过大，导致很高的能耗，同时也影响了器件的可缩小性，限制了浮栅存储器的发展。 

随着技术的不断发展，对于闪存器件，较高的耦合率（coupling ratio）则意味着低的操作电压以及低功率消耗，对于器件性能的提高具有重要的意义，现有技术中制备浮栅结构的方法如图1a-1c所示，首先如图1a所示，提供半导体衬底101，在所述半导体衬底101上沉积隧穿氧化层（tunnel oxide）102、浮栅层103、以及Si₃N₄的掩膜层104，参照图1b图案化所述隧穿氧化层（tunnel oxide）102、浮栅层103、以及Si₃N₄的掩膜层104以形成栅极叠层，同时在所述栅极叠层的两侧的半导体衬底201中形成浅沟槽，然后填充所述浅沟槽并平坦化，形成浅沟槽隔离105，参照图1c，去除所述Si₃N₄的掩膜层104，并蚀刻所述浅沟槽隔离105至所述浮栅层103 以下，所述方法还包括形成ONO和控制栅极，并图案化的步骤，然后形成源漏。 

现有技术中制备得到的浮栅结构具有较大的耦合率，其中如图1d所示，隧道电容Ctunnel=Cgs+Cgb+Cgd，器件总电容Ctotal=Cono+Ctunnel，其中Kono=Cono/Ctotal，由于该器件具有较低的耦合率，其操作电压较高而且功率消耗也高，器件性能降低，因此需要对所述浮栅结构的制备方法做进一步的改进，在降低器件的耦合率的同时解决在浅沟槽填充中的各种缺陷。 

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 

为了解决现有技术中存在的问题，提供了一种半导体存储器件的制备方法，包括： 

提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层以及掩膜层； 

图案化所述掩膜层、所述浮栅层、所述隧穿氧化层和所述半导体衬底，在形成浮栅叠层的同时在所述浮栅叠层两侧的所述半导体衬底中形成浅沟槽； 

选用隔离材料填充所述浅沟槽，以形成浅沟槽隔离结构； 

去除所述掩膜层，以在所述浮栅层上方形成凹槽； 

回蚀刻所述凹槽两侧的所述隔离材料，以扩大所述凹槽的关键尺寸； 

在所述关键尺寸扩大的凹槽的底部和侧壁上沉积半球状浮栅膜，以形成浮栅结构。 

作为优选，所述方法还进一步包括： 

蚀刻所述浅沟槽隔离结构至所述浮栅层的顶部，以露出所述半球状浮栅膜； 

在所述半球状浮栅膜以及所述隔离材料上沉积ONO材料层和控制栅层； 

图案化所述ONO材料层和所述控制栅层，以形成栅极叠层结构； 

执行源漏注入步骤，以在所述栅极叠层结构两侧形成源漏区。 

作为优选，所述掩膜层选用氮化硅；所述隔离材料选用氧化物。 

作为优选，在沉积所述半球状浮栅膜之后还包括执行平坦化以去除所述凹槽外部的所述半球状浮栅膜的步骤。 

本发明还提供了一种半导体存储器件，包括： 

半导体衬底； 

隧穿氧化层，位于所述半导体衬底上； 

浮栅结构，位于所述隧穿氧化层上，包括浮栅层以及位于所述浮栅层上的半球状浮栅膜。 

作为优选，所述半球状浮栅膜整体呈凹形，其内表面具有半球状浮栅晶粒，以增加所述浮栅结构的表面积。 

作为优选，所述半导体存储器件还包括： 

ONO材料层，位于所述半球状浮栅膜上方； 

控制栅层，位于所述ONO材料层的上方。 

作为优选，所述半导体存储器件还包括浅沟槽隔离结构，所述浅沟槽隔离结构位于所述浮栅结构两侧的所述半导体衬底中。 

在本发明中为了解决现有技术中半导体器件耦合率低的问题，提供了一种新的制备浮栅结构的方法，在所述方法中首先形成浮栅层，然后在所述浮栅层上生长整体为凹形的半球状浮栅膜，形成所述半球状浮栅膜之后增加了所述浮栅结构的表面积，使所述浮栅形成的电容量增加，可以达到普通浮栅结构的电容量的1-5倍，通过增加该电容量，可以提高半导体器件的耦合率，进而提高器件的性能。 

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中， 

图1a-1c为现有技术中制备浮栅结构的过程示意图； 

图1d为现有技术的浮栅结构中电容结构示意图； 

图2a-2d为本发明的一具体实施方式中制备浮栅结构的过程示意图； 

图3为本发明制备浮栅结构的方法流程图。 

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。 

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述浮栅结构的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。 

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。 

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。 

下面结合附图对本发明的双掺杂浮栅的制备方法做进一步的说明和解释。 

实施例1 

下面结合附图2a-2d对本发明的一种具体实施方式进行说明。 

首先，执行步骤201，提供半导体衬底201，在所述半导体衬底201上形成有隧穿氧化层（tunnel oxide）202、浮栅层203以及掩膜层204。 

具体地，请参照图2a，首先提供半导体衬底201，其中所述半导体衬 底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底201上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。 

所述半导体衬底201可以选用P型，在所述半导体衬底201上沉积隧穿氧化层，如图2a所示，所述隧穿氧化层为氧化物，在本发明中优选SiO₂层作为隧穿氧化层，所述隧穿氧化层202的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。在该步骤中作为一种具体实施方式，沉积所述SiO₂层时可以选用热氧化、原子层沉积、化学气相沉积、电子束蒸发或磁控溅射方法。 

接着在所述隧穿氧化层202上形成浮栅层203，其中所述浮栅层203选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，所述浮栅层203的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。 

在该实施例中，优选形成多晶硅的浮栅层203，所述多晶硅选用外延方法形成，具体地，在优选实施例中以硅为例作进一步说明，反应气体可以包括氢气（H₂）携带的四氯化硅（SiCl₄）或三氯氢硅（SiHCl₃）、硅烷（SiH₄）和二氯氢硅（SiH₂Cl₂）等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在隧穿氧化层202表面上外延生长。 

进一步，在所述浮栅层203上形成掩膜层204，优选为硬掩膜，所述硬掩膜层可以为氮化物或氧化物，作为优选，在该实施例中选用Si₃N₄作为所述掩膜层204，其厚度为400-2000埃。 

作为优选，所述掩膜层204的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。 

执行步骤202，图案化所述掩膜层204、浮栅层203以及所述隧穿氧化层202和所述半导体衬底201，在形成栅极叠层的同时在所述栅极叠层 两侧的半导体衬底201中形成浅沟槽。 

具体地，参照图2b，图案化所述掩膜层204，去除所掩膜层204两端的部分，形成要形成所述浮栅的图案形状，在后续的蚀刻步骤中作为掩膜层。 

作为优选，在该步骤中在所述掩膜层204上形成有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC），在所述含硅的底部抗反射涂层（Si-BARC）上沉积图案化了的光刻胶层，或在所述掩膜层204仅仅形成图案化了的光刻胶层，所述光刻胶上的图案定义了所要形成浮栅的图形，然后以所述光刻胶层为掩膜层或以所述蚀刻所述有机分布层、底部抗反射涂层、光刻胶层形成的叠层为掩膜蚀刻掩膜层204。 

然后去除所述有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC），光刻胶层，然后以所述掩膜层204为掩膜蚀刻所述浮栅层203以及所述隧穿氧化层202至部分所述半导体衬底201，在形成所述栅极叠层的同时在所述栅极叠层两侧的半导体衬底201中形成浅沟槽。 

在该步骤中，选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。最好通过一个或者多个RIE步骤进行干法蚀刻，在该步骤中所述反应离子蚀刻（RIE）可以通过控制反应气体、气压、流量以及射频功率，得到较快的蚀刻速率和良好的各向异性，能够实现所述目的的条件均可以用于本发明。 

例如在本发明中可以选择N₂中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF₄、CO₂、O₂，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100sccm。 

执行步骤203，选用隔离材料填充所述浅沟槽，并平坦化以形成浅沟槽隔离结构205。 

具体地，继续参照图2b，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，在钱够沟槽内沉积浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；然后执行平坦化并停止在所述掩膜层204上，以形成具有浅沟槽隔离结构。 

所述平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。 

执行步骤204，去除所述掩膜层204，以形成凹槽并露出所述浮栅层203。 

具体地，参照图2c，在该步骤中选用蚀刻选择比较大的蚀刻方法去除所述掩膜层204，以保证在去除所述掩膜层204的过程中不会对所述浮栅层203造成影响。 

作为优选，在该步骤中，选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。最好通过一个或者多个RIE步骤进行干法蚀刻，在该步骤中所述反应离子蚀刻（RIE）可以通过控制反应气体、气压、流量以及射频功率，得到较快的蚀刻速率和良好的各向异性，能够实现所述目的的条件均可以用于本发明。 

例如在本发明中可以选择N₂中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF₄、CO₂、O₂，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N₂的流量为30-300sccm，更优选为50-100sccm。 

在该步骤中去除所述掩膜层204之后，在所述浮栅层203上方形成一个凹槽，所述凹槽的两侧为浅沟槽隔离材料。 

执行步骤204，回蚀刻所述浅沟槽隔离材料，以扩大所述凹槽的关键尺寸。 

具体地，参照图2c，作为优选，在该步骤中选用C_xF_y气体进行蚀刻，例如CF₄、CHF₃、C₄F₈或C₅F₈，在本发明的一具体实施方式中，所述蚀刻可以选用CF₄、CHF₃，另外加上N₂、CO₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。 

在该步骤中仅仅去除所述凹槽两侧部分所述浅沟槽隔离材料，以扩大所述凹槽的关键尺寸，在该过程中并不增加所述凹槽的深度，所述凹槽的深度仍然为所述掩膜层204的厚度。 

执行步骤205，在所述关键尺寸扩大的凹槽内生长半球状浮栅膜，以覆盖所述凹槽的底部和侧壁。 

具体地，参照图2d，在所述关键尺寸扩大的凹槽内以及所述浅沟槽隔离结构205的上方沉积半球状(Hemisphere grain，HSG)浮栅膜206，所述半球状浮栅膜206共形沉积于所述关键尺寸扩大的凹槽的底部和侧壁上以及所述浅沟槽隔离结构205的上表面，以完全覆盖所述凹槽和所述浅沟槽隔离结构205。 

然后去除所述浅沟槽隔离结构205上方形成的所述半球状(Hemisphere grain，HSG)浮栅膜206，仅保留所述凹槽底部以及侧壁上形成的所述半球状(Hemisphere grain，HSG)浮栅膜206，作为优选，通过化学机械平坦化的方法去除所述浅沟槽隔离结构上方的半球状(Hemisphere grain，HSG)浮栅膜206。 

作为优选，其中半球状浮栅膜206选用和所述浮栅层203同样的材料，优选为硅或者多晶硅。 

在该步骤中所述半球状浮栅膜206可以选用低压化学气相沉积（LPCVD）的方法、等离子体沉积法，例如射频溅射法、直流溅射法、电子回旋加速器共振化学气相沉积法（ECR-CVD）、等离子体增强化学机械沉积（PECVD）和射频化学气相沉积（RF-CVD）等中的一种。还可以选用分子束沉积法形成所述半球状浮栅膜206。在本发明的一具体实施方式中选用分子束沉积法形成所述半球状浮栅膜206，所述半球状浮栅膜206选用硅，在该步骤中选用硅烷或者乙硅烷作为反应气体，首先在所述凹槽的表面上形成籽晶，在停止气源之后进行高温退火，在退火过程中所述浮栅层203和/或浅沟槽隔离中的硅原子进入所述籽晶中，所述籽晶进一步生长，继续一定时间段退火促使所述籽晶继续生长至形成半球的晶粒为止，以形成所述半球状浮栅膜206。 

在该步骤中通过在所述浮栅层203上形成半球状浮栅膜206之后，增加了所述浮栅结构的表面积，增加了电极的表面积，使所述浮栅形成的电容量增加，可以达到普通浮栅结构的电容量的1-5倍，通过增加该电容量，可以提高半导体器件的耦合率，进而提高器件的性能。 

执行步骤206，蚀刻所述浅沟槽隔离结构205至所述浮栅层203的顶部。 

具体地，参照图2d，在该步骤中可以选择N₂中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF₄、CO₂、O₂，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100sccm。该步骤中蚀刻所述浅沟槽隔离结构205至所述浮栅层203的顶部，以露出所述半球状浮栅膜206两端的侧壁。 

作为进一步的优选，所述方法还进一步包括在所述浅沟槽隔离结构以及所述半球状浮栅膜206上形成绝缘隔离层、控制栅层的步骤，其中所述绝缘隔离层选用ONO（氧化物-氮化物-氧化物的结构绝缘隔离层），其中所述控制栅层可以选用多晶硅栅极或者金属栅极等，并不局限于某一种，可以根据具体需要进行选择。 

进一步，所述方法还包括对所述绝缘隔离层、控制栅层进行图案的步骤，以形成栅极叠层。 

进一步，在所述栅极结构的侧壁上形成间隙壁，并执行源漏注入步骤，以在所述栅极结构的两侧形成源漏区。 

其中，所述间隙壁可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM的厚度。 

然后在所述栅极结构两侧的半导体材料层上进行源漏注入，其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围。在本发明中选用的掺杂能量为1000ev-30kev，优选为1000-10kev，以保证其掺杂浓度能够达到5E17～1E25原子/cm3。作为优选，在源漏注入后还可以进行退火步骤，具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。 

所述方法还可以进一步包含其他常规步骤，可以根据需要进行设计，在此不再赘述。 

实施例2 

本发明还提供了一种浮栅结构，包括： 

半导体衬底201； 

隧穿氧化层202，位于所述半导体衬底上； 

浮栅，位于所述隧穿氧化层202上，包括浮栅层203以及位于浮栅层203上的半球状浮栅膜206。 

其中，所述半球状浮栅膜206的关键尺寸大于所述浮栅层03的关键尺寸，所述半球状浮栅膜206整体呈凹形，其内表面具有半球状浮栅晶粒，以增加所述浮栅结构的表面积。 

进一步，所述浮栅结构还包括： 

ONO材料层，位于所述半球状浮栅膜206上方； 

控制栅层，位于所述ONO材料层的上方； 

浅沟槽隔离结构，所述浅沟槽隔离结构位于所述浮栅层203两侧的所述半导体衬底中。 

在本发明中为了解决现有技术中半导体器件耦合率低的问题，提供了一种新的制备浮栅结构的方法，在所述方法中首先形成浮栅层，然后在所述浮栅层上生长整体为凹形的的半球状浮栅膜，形成所述半球状浮栅膜之后增加了所述浮栅结构的表面积和电极的表面积，使所述浮栅形成的电容量增加，可以达到普通浮栅结构的电容量的1-5倍，通过增加该电容量，可以提高半导体器件的耦合率，进而提高器件的性能。 

图3为本发明制备双掺杂浮栅的方法流程图，具体包括以下步骤： 

步骤201提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层以及掩膜层； 

步骤202图案化所述掩膜层、所述浮栅层、所述隧穿氧化层和所述半导体衬底，在形成浮栅叠层的同时在所述浮栅叠层两侧的所述半导体衬底中形成浅沟槽； 

步骤203选用隔离材料填充所述浅沟槽，以形成浅沟槽隔离结构； 

步骤204去除所述掩膜层，以在所述浮栅层上方形成凹槽； 

步骤205回蚀刻所述凹槽两侧的所述隔离材料，以扩大所述凹槽的关键尺寸； 

步骤206在所述关键尺寸扩大的凹槽的底部和侧壁上沉积半球状浮栅膜，以形成浮栅结构。 

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施 例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。 

Claims (8)

1.一种半导体存储器件的制备方法，包括：

提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层以及掩膜层；

图案化所述掩膜层、所述浮栅层、所述隧穿氧化层和所述半导体衬底，在形成浮栅叠层的同时在所述浮栅叠层两侧的所述半导体衬底中形成浅沟槽；

选用隔离材料填充所述浅沟槽，以形成浅沟槽隔离结构；

去除所述掩膜层，以在所述浮栅层上方形成凹槽；

回蚀刻所述凹槽两侧的所述隔离材料，以扩大所述凹槽的关键尺寸；

在所述关键尺寸扩大的凹槽的底部和侧壁上沉积半球状浮栅膜，以形成浮栅结构。

2.根据权利要求1所述的方法，其特征在于，在所述关键尺寸扩大的凹槽的底部和侧壁上沉积半球状浮栅膜的方法为：

在所述关键尺寸扩大的凹槽中以及所述浅沟槽隔离结构上沉积半球状浮栅膜；

执行平坦化步骤，以去除所述浅沟槽隔离结构上的半球状浮栅膜。

3.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：

蚀刻所述浅沟槽隔离结构至所述浮栅层的顶部，以露出所述半球状浮栅膜；

在所述半球状浮栅膜以及所述隔离材料上沉积ONO材料层和控制栅层；

图案化所述ONO材料层和所述控制栅层，以形成栅极叠层结构；

执行源漏注入步骤，以在所述栅极叠层结构两侧形成源漏区。

4.根据权利要求1所述的方法，其特征在于，所述掩膜层选用氮化硅；所述隔离材料选用氧化物。

5.一种半导体存储器件，包括：

半导体衬底；

隧穿氧化层，位于所述半导体衬底上；

浮栅结构，位于所述隧穿氧化层上，包括浮栅层以及位于所述浮栅层上的半球状浮栅膜。

6.根据权利要求5所述的半导体存储器件，其特征在于，所述半球状浮栅膜整体呈凹形，其内表面具有半球状浮栅晶粒，以增加所述浮栅结构的表面积。

7.根据权利要求5所述的半导体存储器件，其特征在于，所述半导体存储器件还包括：

ONO材料层，位于所述半球状浮栅膜上方；

控制栅层，位于所述ONO材料层的上方。

8.根据权利要求5所述的半导体存储器件，其特征在于，所述半导体存储器件还包括浅沟槽隔离结构，所述浅沟槽隔离结构位于所述浮栅结构两侧的所述半导体衬底中。