CN104681495B

CN104681495B - 一种半导体存储器件及其制备方法

Info

Publication number: CN104681495B
Application number: CN201310631754.2A
Authority: CN
Inventors: 宋化龙
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-11-29
Filing date: 2013-11-29
Publication date: 2017-11-10
Anticipated expiration: 2033-11-29
Also published as: CN104681495A

Abstract

本发明涉及一种半导体存储器件及其制备方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层；在所述浮栅层上形成绝缘隔离层、控制栅层以及第一掩膜层；在横向上图案化所述第一掩膜层、所述控制栅层以及所述绝缘隔离层，来定义浮栅的关键尺寸并露出所述浮栅层；以图案化的所述第一掩膜层、控制栅层以及所述绝缘隔离层为掩膜，对浮栅层进行离子注入，以在所述浮栅层的两端形成彼此隔离的第一双掺杂区，其中部分第一双掺杂区位于所述图案化的所述绝缘隔离层的下方；以所述图案化的所述第一掩膜层、所述控制栅层以及所述绝缘隔离层为掩膜，蚀刻所述掺杂的浮栅层、隧穿氧化层，以形成具有双掺杂浮栅的栅极叠层结构。

Description

一种半导体存储器件及其制备方法

技术领域

本发明涉及半导体存储器件，具体地，本发明涉及一种半导体存储器件及其制备方法。

背景技术

随着便携式电子设备的高速发展（比如移动电话、数码相机、MP3播放器以及PDA等），对于数据存储的要求越来越高。非挥发性存储器由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存（flash memory）可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。

浮栅结构存储器是重要的闪存器件中的一种，是目前被大量使用和普遍认可的主流存储器类型，广泛的应用于电子和计算机行业。常规浮栅结构是首先在衬底上形成一层隧穿氧化层、浮置栅极以及ONO（氧化物-氮化物-氧化物的结构绝缘隔离层）和一层控制栅极，并在衬底两侧分别形成源/漏区，但是随着半导体工艺的发展和技术节点的缩小，由于栅氧化层厚度过大，导致很高的能耗，同时也影响了器件的可缩小性，限制了浮栅存储器的发展。

随着特征尺寸进入纳米级，减小存储单元的尺寸的同时提高存储数据写入、读取、擦除和保持性能，成为目前浮栅存储器发展的方向，其中双掺杂浮栅（Dual dopingfloating gate，DDFG）具有更高的编程速度、更低的功率以及更好的数据保留得到应用。

现有技术中制备双掺杂浮栅DDFG的过程如图1a-1d所示，首先，提供半导体衬底101，在所述半导体衬底101上依次沉积隧穿氧化层（tunnel oxide）102、N型浮栅层103、以及ONO（氧化物-氮化物-氧化物的结构绝缘隔离层）104和控制栅极105；参照图1b，图案化所述隧道氧化物层（tunnel oxide）102、浮栅层103、以及ONO104和控制栅极105，得到栅极叠层；参照图1c，对所述N型浮栅层103进行P型离子注入，在该步骤中以较大的倾角对所述N型浮栅层103进行P型离子掺杂，以得到P型掺杂区10，进而得到双掺杂浮栅；参照图1d在所述栅极叠层的侧壁上形成间隙壁，然后执行源漏注入，在所述DDFG的两侧的半导体衬底中形成源漏区。

现有技术中虽然有形成DDFG的方法，但是在执行P型离子注入的过程中，所述P型离子不仅会进入所述N型浮栅层103中，还会进入所述半导体衬底101中，造成对半导体器件的影响，而且所述影响随着半导体器件尺寸的不断缩小而加剧，影响了器件的性能，因此需要对双掺杂浮栅的制备方法进行改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种半导体存储器件的制备方法，包括：

提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层；

在所述浮栅层上形成绝缘隔离层、控制栅层以及第一掩膜层；

在横向上图案化所述第一掩膜层、所述控制栅层以及所述绝缘隔离层，来定义浮栅的关键尺寸并露出所述浮栅层；

以所述图案化的所述第一掩膜层、所述控制栅层以及所述绝缘隔离层为掩膜，对所述浮栅层进行离子注入，以在所述浮栅层的两端形成彼此隔离的第一双掺杂区，其中部分所述第一双掺杂区位于所述图案化的所述绝缘隔离层的下方；

以所述图案化的所述第一掩膜层、所述控制栅层以及所述绝缘隔离层为掩膜，蚀刻所述掺杂的浮栅层、隧穿氧化层，以形成具有双掺杂浮栅的栅极叠层结构。

作为优选，所述方法进一步包括：

在所述栅极叠层结构的侧壁上形成间隙壁；

执行源漏注入步骤，以在所述栅极叠层结构的两侧形成源漏区。

作为优选，所述方法进一步包括形成自对准硅化物的步骤。

作为优选，在形成所述绝缘隔离层、所述控制栅层以及所述第一掩膜层之前还包括以下步骤：

在所述浮栅层上形成第二掩膜层；

在纵向上图案化所述第二掩膜层，来定义浮栅的关键尺寸并露出所述浮栅层；

以所述图案化的所述第二掩膜层为掩膜，在纵向上对所述浮栅层进行离子注入，以在所述浮栅层的两端形成彼此隔离的第二双掺杂区，其中部分所述第二双掺杂区位于所述图案化的所述第二掩膜层的下方；

以所述图案化的所述第二掩膜层为掩膜，蚀刻所述浮栅层、隧穿氧化层，以形成具有所述第二双掺杂区的浮栅层。

作为优选，所述方法进一步包括：

在蚀刻所述浮栅层和所述隧穿氧化层的同时进一步蚀刻所述半导体衬底，以在所述半导体衬底中形成浅沟槽；

在所述浅沟槽中填充隔离材料，并平坦化至所述第二掩膜层，以形成浅沟槽隔离；

去除所述第二掩膜层，回蚀刻所述浅沟槽隔离至所述浮栅层以下。

作为优选，所述浮栅层为N型浮栅；所述第一掩膜层为硬掩膜层。

作为优选，通过与所述半导体衬底的表面具有小于90度的倾角的离子注入的方法对所述浮栅层进行离子掺杂。

作为优选，所述倾角为15-45度。

作为优选，在所述离子注入步骤之后还包括退火的步骤。

作为优选，对所述浮栅层进行P型离子注入。

本发明还提供了一种半导体存储器件，包括：

半导体衬底；

栅极叠层结构，包括依次沉积的隧穿氧化层、浮栅层、绝缘隔离层和控制栅层，位于所述半导体衬底上；

其中，所述浮栅层的四周边缘部分形成有离子掺杂区。

作为优选，所述浮栅层为N型浮栅，所述离子掺杂区为P型。

本发明中为了解决现有技术中在形成双掺杂浮栅过程中掺杂离子容易进入半导体衬底中，对所述半导体器件造成影响的问题，对所述双掺杂浮栅的制备方法进行了改进，在所述半导体衬底上形成所述浮栅层之后，进一步形成掩膜层，蚀刻所述掩膜层露出所述浮栅层，在该过程中不蚀刻去除浮栅层，以所述掩膜层为掩膜对浮栅层进行大角度的离子注入，从而在浮栅层中形成双掺杂结构，然后在以所述掩膜层蚀刻所述浮栅层，进而避免了先图案化然后注入时对衬底造成的影响，很好的解决的现有技术中存在的问题，提高了所述半导体器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1d为现有技术中制备半导体存储器件过程示意图；

图2a-2h为本发明的一具体实施方式中制备半导体存储器件的过程示意图；

图3为本发明一具体实施方式中制备半导体存储器件的方法流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体存储器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面结合附图对本发明的双掺杂浮栅的制备方法做进一步的说明和解释。

实施例1

下面结合附图2a-2h对该实施例进行说明。

首先，执行步骤201，提供半导体衬底201，在所述半导体衬底201 上形成有隧穿氧化层（tunnel oxide）202、浮栅层203以及掩膜层204。

具体地，请参照图2a，首先提供半导体衬底201，其中所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底201上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。

所述半导体衬底201可以选用P型，在所述半导体衬底201上沉积隧穿氧化层，如图2a所示，所述隧穿氧化层为氧化物，在本发明中优选SiO₂层作为隧穿氧化层，所述隧穿氧化层202的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。在该步骤中作为一种具体实施方式，沉积所述SiO₂层时可以选用热氧化、原子层沉积、化学气相沉积、电子束蒸发或磁控溅射方法。

接着在所述隧穿氧化层202上形成浮栅层203，其中所述浮栅层203 选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，所述浮栅层203的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。

在该实施例中，优选形成多晶硅的浮栅层203，所述多晶硅选用外延方法形成，具体地，在优选实施例中以硅为例作进一步说明，反应气体可以包括氢气（H₂）携带的四氯化硅（SiCl₄）或三氯氢硅（SiHCl₃）、硅烷（SiH₄）和二氯氢硅（SiH₂Cl₂）等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在隧穿氧化层202表面上外延生长。

进一步，在所述浮栅层203上形成第二掩膜层204，优选为硬掩膜，所述硬掩膜层可以为氮化物或氧化物，可以选用等离子增强氮化硅层 PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯 TEOS层中的一种或多种的组合，在本发明中，所述掩膜层优选为TEOS 层，所述TEOS层的厚度为400-2000埃。

作为优选，所述第二掩膜层204的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG) 中的一种。本发明中优选化学气相沉积（CVD）法。

执行步骤202，图案化所述第二掩膜层204，去除所述第二掩膜层204 两端的部分，来定义浮栅的关键尺寸。

具体地，参照图2b，图案化所述第二掩膜层204，去除所第二掩膜层 204两端的部分，形成要形成所述浮栅的图案形状，在后续的蚀刻步骤中作为掩膜层。

作为优选，在该步骤中在所述第二掩膜层204上形成有机分布层（Organicdistribution layer,ODL），含硅的底部抗反射涂层（Si-BARC），在所述含硅的底部抗反射涂层（Si-BARC）上沉积图案化了的光刻胶层，或在所述第二掩膜层204仅仅形成图案化了的光刻胶层，所述光刻胶上的图案定义了所要形成浮栅的图形，然后以所述光刻胶层为掩膜层或以所述蚀刻所述有机分布层、底部抗反射涂层、光刻胶层形成的叠层为掩膜蚀刻第二掩膜层204。

在该步骤中，选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。最好通过一个或者多个RIE步骤进行干法蚀刻，在该步骤中所述反应离子蚀刻（RIE）可以通过控制反应气体、气压、流量以及射频功率，得到较快的蚀刻速率和良好的各向异性，能够实现所述目的的条件均可以用于本发明。

例如在本发明中可以选择N₂中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF₄、CO₂、O₂，所述蚀刻压力可以为50-200mTorr，优选为 100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N₂的流量为30-300sccm，更优选为50-100sccm。

执行步骤203，以所述第二掩膜层204为掩膜，对所述浮栅层203进行离子掺杂，以在所述第二掩膜层204下方的浮栅层203的两端形成第二双掺杂区30。

具体地，继续参照图2b，在该步骤中以所述第二掩膜层204为掩膜对所述浮栅层203进行离子掺杂，作为优选，通过大角度的离子注入对所述浮栅层203进行掺杂，以在纵向上所述浮栅层203中形成第二双掺杂区30，其中部分所述第二双掺杂区30位于所述图案化的所述绝缘隔离层的下方。其中所述第二双掺杂区30为所述浮栅层纵向上的两个侧面上形成的掺杂区，而所述浮栅层203横向上会在后续的步骤中形成第一掺杂区20，以最终在所述浮栅层的四周上形成封闭的掺杂区。

在所述离子注入过程中虽然选用较大的角度，确保所述浮栅层203形成较大的掺杂区，但是由于所述第二掩膜层204的存在，因此在所述浮栅层203的两端形成两个相互隔离的第二双掺杂区30，所述两个掺杂区之间通过所述未被掺杂的浮栅层隔离，即多晶硅材料将位于两端的第二双掺杂区30隔离，形成双掺杂的结构。

进一步，对个浮栅层203进行P型掺杂，作为优选，在本发明中选用的掺杂能量为200ev-5kev，优选为50-100ev，以保证其掺杂浓度能够达到 5E13～1E15原子/cm³。

在本发明中所述掺杂剂为B或BF₂，所述掺杂方法为低能量的离子注入或者等离子掺杂：

第一种方法为B离子注入（Nitrogen implantation），所述B注入的离子能量为200ev-5kev。在选用所述方法进行离子注入时可以较低的温度下，在本发明中优选为400℃以下，而且通过所述方法可以较为独立的控制杂质分布（离子能量）以及杂质浓度（离子流密度和注入时间），该方法更容易获得高浓度的掺杂，并且为各向异性掺杂，能独立的控制深度和浓度。

作为优选，在该步骤中选用大角度的离子注入对所述浮栅层203进行 P型掺杂，其中，通过与所述半导体衬底的表面具有小于90度的倾角的离子注入的方法对所述浮栅层进行离子掺杂，作为优选，所述倾角为15-45 度，但并不局限于该数值范围，选用大角度的离子注入的目的是为了在所述第二掩膜层204的正下方的浮栅层203中形成双掺杂。

作为另外一种替代的实施方式，还可选用等离子掺杂（plasma doping），当采用该方法时一般选用较高的温度，在本发明中一般选用900-1200℃，而且与所述离子注入不同的是，在该方法中一般采用硬掩膜，例如可以选用金属掩膜等，所述方法为各向同性。

在离子注入步骤之后还进一步包含退火的步骤，还可以进行退火步骤，具体地，执行所述热退火步骤后，可以离子注入过程中的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。

所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。

作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。

执行步骤204，以所述第二掩膜层204为掩膜蚀刻所述掺杂的浮栅层 203、隧穿氧化层202以及所述半导体衬底201，以形成掺杂浮栅，同时在所述掺杂浮栅的两侧形成浅沟槽。

具体地，继续参照图2c，以所述第二掩膜层204为掩膜蚀刻所述浮栅层203，在该步骤中可以选用干法蚀刻所述栅极叠层，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400 sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。在该步骤中蚀刻形成的浮栅为双掺杂浮栅。

在该步骤中，同时蚀刻所述隧穿氧化层202，其中所述隧穿氧化层202 的关键尺寸和所述双掺杂浮栅的关键尺寸一致，并且在该步中进一步蚀刻所述半导体衬底201，以在所述半导体衬底201中，所述双掺杂浮栅结构的两侧形成浅沟槽结构。

执行步骤205，填充所述浅沟槽，并平坦化至所述第二掩膜层204。

具体地，参照图2c，接着在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，在钱够沟槽内沉积浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；然后执行平坦化并停止在所述第二掩膜层204上，以形成具有浅沟槽隔离结构。

所述平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。

执行步骤206，去除所述第二掩膜层204，蚀刻所述浅沟槽隔离结构至所述双掺杂浮栅结构以下。

具体地，参照图2d，去除所述第二掩膜层204，在该步骤中选用蚀刻选择比较大的蚀刻方法去除所述第二掩膜层204，以保证在去除所述第二掩膜层204的过程中不会对所述双掺杂浮栅造成影响。

作为优选，在该步骤中，选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。最好通过一个或者多个RIE步骤进行干法蚀刻，在该步骤中所述反应离子蚀刻（RIE）可以通过控制反应气体、气压、流量以及射频功率，得到较快的蚀刻速率和良好的各向异性，能够实现所述目的的条件均可以用于本发明。

然后蚀刻所述浅沟槽隔离材料，将所述浅沟槽隔离材料蚀刻至所述双掺杂浮栅以下，作为优选，在所述隧穿氧化层202以上。

在该步骤中选用干法蚀刻或者湿法蚀刻所述沟槽隔离材料，在所述干法蚀刻中选用SiCoNi制程蚀刻所述沟槽隔离材料，所述SiCoNi制程中具体参数，本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。

作为优选，当选用湿法蚀刻时，选用氢氟酸HF或稀释氢氟酸DHF进行蚀刻，其中组成为HF:H₂O=1:2-1:10，以去除部分沟槽隔离材料，所述蚀刻温度为20-25℃。

执行步骤207，在所述半导体衬底上继续沉积绝缘隔离层206、控制栅层207以及第一掩膜层209。

参照图2e，其中所述半导体衬底201，其中所述绝缘隔离层206选用 ONO（氧化物-氮化物-氧化物的结构绝缘隔离层），其中所述控制栅层207 可以选用多晶硅栅极或者金属栅极等，并不局限于某一种，可以根据具体需要进行选择。

执行步骤208，图案化所述第一掩膜层209、控制栅层207以及绝缘隔离层206，去除所述第一掩膜层209、控制栅层207以及绝缘隔离层206 两端的部分，来定义浮栅的关键尺寸，如图2f所示。

执行步骤209，以所述第一掩膜层209、控制栅层207以及绝缘隔离层206为掩膜，在横向上对所述浮栅层203进行离子注入，以在所述绝缘隔离层206下方的浮栅层203的两端形成第一双掺杂区20，其中，部分所述第一双掺杂区20位于所述图案化的所述绝缘隔离层的下方如图2g所示。其中，所述第一双掺杂区20位于所述浮栅层203的横向上，结合纵向上形成的所述第二双掺杂区30，以最终在所述浮栅层的四周上形成封闭的掺杂区。

执行步骤210，以所述第一掩膜层209、控制栅层207以及绝缘隔离层206为掩膜，蚀刻所述掺杂的浮栅层203、隧穿氧化层202，以形成栅极叠层结构，如图2h所示。

具体地，以所述第一掩膜层209、控制栅层207以及绝缘隔离层206 为掩膜，蚀刻所述浮栅层203和所述隧穿氧化层202，在该步骤中可以选用干法蚀刻所述栅极叠层，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm， CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为 30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。

执行步骤211，在所述栅极叠层结构的侧壁上形成间隙壁208，并执行源漏注入步骤，以在所述栅极叠层结构的两侧形成源漏区。

具体地，参照图2h，在栅极叠层结构侧壁上形成间隙壁208（Spacer） 208，可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30NM的厚度。

然后在所述栅极叠层结构两侧的半导体材料层上进行源漏注入，其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围。在本发明中选用的掺杂能量为1000ev-30kev，优选为1000-10k ev，以保证其掺杂浓度能够达到5E17～1E25原子/cm3。作为优选，在源漏注入后还可以进行退火步骤，具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。

作为优选，在一具体实施例中，为了降低接触电阻，所述方法还进一步包含形成自对准硅化物形成工艺(salicide)，具体地，在半导体衬底表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。

金属硅化层(silicide)区域的形成，首先沉积金属层，其可包含镍 (nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。

所述方法还可以进一步包含其他常规步骤，可以根据需要进行设计，在此不再赘述。

实施例2

本发明还提供了一种半导体存储器件，包括：

栅极叠层结构，包括依次沉积的隧穿氧化层202、浮栅层203、绝缘隔离层206和控制栅层207，位于所述半导体衬底201上；

其中，所述浮栅层203的四周边缘部分形成有离子掺杂区。

进一步，所述器件还进一步包括：

浅沟槽隔离结构，位于所述浮栅结构两侧的所述半导体衬底201中；

间隙壁，位于所述浮栅结构的侧壁上。

其中，所述浮栅层203为N型浮栅，所述离子掺杂区为P型。

本发明中为了解决现有技术中在形成双掺杂浮栅过程中掺杂离子容易进入半导体衬底中，对所述半导体器件造成影响的问题，对所述双掺杂浮栅的制备方法进行了改进，在所述半导体衬底上形成所述浮栅层之后，进一步形成掩膜层，蚀刻所述掩膜层露出所述浮栅层，在该过程中不蚀刻去除浮栅层，以所述掩膜层为掩膜对整个浮栅层进行大角度的离子注入，从而在浮栅层中形成双掺杂结构，然后在以所述掩膜层蚀刻所述浮栅层，进而避免了先图案化然后注入时对衬底造成的影响，很好的解决的现有技术中存在的问题，提高了所述半导体器件的性能和良率。

图3 为本发明制备双掺杂浮栅的方法流程图，具体包括以下步骤：

步骤201提供半导体衬底，在所述半导体衬底上形成有隧穿氧化层、浮栅层；

步骤202在所述浮栅层上形成绝缘隔离层、控制栅层以及第一掩膜层；

步骤203在横向上图案化所述第一掩膜层、所述控制栅层以及所述绝缘隔离层，来定义浮栅的关键尺寸并露出所述浮栅层；

步骤204以所述图案化的所述第一掩膜层、所述控制栅层以及所述绝缘隔离层为掩膜，对所述浮栅层进行离子注入，以在所述浮栅层的两端形成彼此隔离的第一双掺杂区，其中部分所述第一双掺杂区位于所述图案化的所述绝缘隔离层的下方；

步骤205以所述图案化的所述第一掩膜层、所述控制栅层以及所述绝缘隔离层为掩膜，蚀刻所述掺杂的浮栅层、隧穿氧化层，以形成具有双掺杂浮栅的栅极叠层结构。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体存储器件的制备方法，包括：

以所述图案化的所述第一掩膜层、所述控制栅层以及所述绝缘隔离层为掩膜，蚀刻所述掺杂的浮栅层、隧穿氧化层，以形成具有双掺杂浮栅的栅极叠层结构；

在形成所述绝缘隔离层、所述控制栅层以及所述第一掩膜层之前还包括以下步骤：

在所述浮栅层上形成第二掩膜层；

2.根据权利要求1所述的方法，其特征在于，所述方法进一步包括：

在所述栅极叠层结构的侧壁上形成间隙壁；

3.根据权利要求1或2所述的方法，其特征在于，所述方法进一步包括形成自对准硅化物的步骤。

4.根据权利要求1所述的方法，其特征在于，所述方法进一步包括：

5.根据权利要求1所述的方法，其特征在于，所述浮栅层为N型浮栅；所述第一掩膜层为硬掩膜层。

6.根据权利要求1所述的方法，其特征在于，通过与所述半导体衬底的表面具有小于90度的倾角的离子注入的方法对所述浮栅层进行离子掺杂。

7.根据权利要求6所述的方法，其特征在于，所述倾角为15-45度。

8.根据权利要求6所述的方法，其特征在于，在所述离子注入步骤之后还包括退火的步骤。

9.根据权利要求1所述的方法，其特征在于，对所述浮栅层进行P型离子注入。

10.一种使用权利要求1至9之一所述方法制备得到的半导体存储器件，包括：

半导体衬底；

其中，所述浮栅层的四周边缘部分形成有离子掺杂区。

11.根据权利要求10所述的器件，其特征在于，所述浮栅层为N型浮栅，所述离子掺杂区为P型。