KR100674971B1 - Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 - Google Patents
Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 Download PDFInfo
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Abstract
U자형 부유 게이트를 가지는 플래시 메모리 제조방법을 제공한다. 본 발명에서는, 상면과 양 측면 일부가 기판 표면으로부터 돌출된 소자분리막들을 형성한 다음, 소자분리막들 사이의 기판 상에 터널 산화막을 형성한다. 터널 산화막 상에 소자분리막들 사이를 채우지 않는 두께로 도전막을 형성한 다음, 도전막 상에 연마 희생막을 형성한다. 소자분리막 상의 연마 희생막 및 도전막을 제거하여 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 부유 게이트 상에 연마 희생막 패턴을 남긴다. 연마 희생막 패턴을 마스크로 이용하여 소자분리막들을 리세스시켜 부유 게이트의 양 측벽을 노출시킨다. 부유 게이트에 대해 연마 희생막 패턴을 선택적으로 제거하여 부유 게이트의 상면을 노출시킨다.
Description
도 1은 종래 플래시 메모리의 셀 트랜지스터를 개략적으로 설명하기 위한 단면도이다.
도 2는 도 1의 구조에서 소자분리막을 리세스시킨 구조이다.
도 3은 도 2의 구조에서 부유 게이트가 U자형으로 변형된 구조이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따라 플래시 메모리를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따라 플래시 메모리를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
도 19는 본 발명에서 제시하는 실리콘저매늄 식각액에 의한 에피 실리콘저매늄막의 시간에 따른 식각량을 도시한다.
도 20은 본 발명에서 제시하는 실리콘저매늄 식각액에 의한 각종 박막의 시간에 따른 식각량을 도시한다.
본 발명은 플래시 메모리 제조방법에 관한 것으로, 특히 U자형 부유 게이트(floating gate)를 가지는 플래시 메모리 제조방법에 관한 것이다.
플래시 메모리는 비휘발성으로서 데이터 보전성이 우수하기 때문에 시스템 내에서 메인 메모리 대체가 가능하고 DRAM 인터페이스에 적용이 가능하다. 또한 고집적 및 대용량이 가능하므로 기존의 하드디스크 및 플로피디스크를 대체할 소자로서 메모리 시장에서 주목을 받고 있다. 플래시 메모리를 구성하는 셀 트랜지스터는 터널 산화막, 부유 게이트, 게이트간 절연막 및 제어 게이트(control gate)가 적층되어 있는 것이 일반적이다. 이러한 게이트 구조를 갖는 플래시 메모리의 프로그램 동작은, 제어 게이트에 인가된 양의 전압이 부유 게이트에 커플링되어 파울러-노드하임(Fowler-Nordheim) 터널링 또는 핫 캐리어 주입(hot carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 부유 게이트 내로 포획되는 것을 원리로 한다. 따라서, 낮은 제어 게이트 입력 전압에서 터널 산화막에 고전계를 인가하기 위해서는, 제어 게이트와 부유 게이트 사이에 높은 커플링비(coupling ratio)가 필요하게 된다. 여기서, 제어 게이트에 인가되는 전압 대비 부유 게이트에 유기되는 전압의 비를 커플링비라고 한다. 또한, 커플링비는 터널 산화막 및 게이트간 절연막의 정전용량의 합에 대한 게이트간 절연막의 정전용량의 비로 표현된다.
도 1은 종래 플래시 메모리의 셀 트랜지스터를 개략적으로 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(1)에 소자분리막(2)들이 형성되어 있다. 그리고, 소자분리막(2)들 사이의 기판(1) 상에 터널 산화막(3)을 개재하여 부유 게이트(4)가 형성되어 있다. 또한, 부유 게이트(4) 상에 게이트간 절연막(6)을 개재하여 제어 게이트(7)가 형성되어 있다.
이와 같은 플래시 메모리에서는 부유 게이트(4)의 상면과 양 측벽에 형성된 게이트간 절연막(6) 면적이 커플링비에 영향을 미친다. 따라서, 게이트간 절연막(6)의 면적을 증가시키고자 할 경우, 부유 게이트(4) 면적의 증가에 따라 셀 면적이 증가하게 된다.
한편, 셀간의 커플링 정전용량을 최소화하기 위해, 도 1의 구조에서 셀 사이의 소자분리막(2)을 리세스시킨 도 2와 같은 구조도 제안되었다(게이트간 절연막(6)과 제어 게이트(7)는 도시 생략). 참조부호 "2'"는 리세스된 소자분리막을 가리킨다. 그러나, 디자인 룰이 60nm 이하로 작아져서 이웃하는 셀간 거리가 40nm 이하가 되면, 셀간의 커플링 정전용량이 급격하게 증가하게 된다. 이것을 최소화하기 위해서는 부유 게이트(4)의 높이를 낮춰야 한다. 하지만 이렇게 될 경우, 커플링비가 낮아져서 플래시 메모리 동작 자체가 불가능해지므로, 도 2의 구조를 사용하더라도 더 작은 디자인 룰의 소자에는 적용할 수 없게 되는 한계가 있다.
이러한 한계 극복을 위해, 도 3에서와 같이 부유 게이트(5)가 U자형을 가진 구조가 제안되고 있는데, 이 구조의 장점은 부유 게이트(5)와 게이트간 절연막(도시 생략) 사이의 면적, 즉, 커패시터 면적을 크게 할 수 있다는 것이다. 예를 들어, 58nm 디자인 룰에서 도 2의 부유 게이트(4)와 도 3의 부유 게이트(5)에 의한 커패시터 면적을 계산해보면, 각각 9296nm2, 14336nm2으로 U자형의 부유 게이트(5) 일 때의 면적이 40% 이상 크다. 따라서 커플링비가 크게 증가하며, 프로그램 전압(Vpgm)을 낮출 수 있는 장점이 있다.
현재 제안된 공정에서는 실린더형 커패시터 제조공정에서와 유사하게, 산화막으로 이루어진 연마 희생막을 이용하여 노드 분리를 진행하여 부유 게이트를 형성한 다음, 연마 희생막이 부유 게이트 안에 있는 상태에서 소자분리막 리세스를 시작하고 있다. 그런데, 소자분리막을 리세스시키는 과정에서 부유 게이트 안의 연마 희생막도 식각되어 부유 게이트가 드러나면서 부유 게이트 리세스가 발생하게 된다. 부유 게이트 두께가 100Å일 경우 현재의 공정으로는 부유 게이트 리세스가 ~70Å 발생하여, 막 손실없이 균일한 두께를 가지는 U자형 부유 게이트를 실패없이 구현하기가 어려워진다. 또한, 연마 희생막이 남아 있으면 HF 희석액을 사용해 제거하고 있는데, 리세스되어서는 안되는 주변회로 영역의 소자분리막이 이 과정에서 리세스되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 커플링비를 얻을 수 있는 U자형 부유 게이트를 균일한 두께로 형성하여 플래시 메모리를 제조하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 또한 주변회로 영역의 소자분리막은 리세스시키지 않으면서 셀 영역의 소자분리막만 리세스시켜 플래시 메모리를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위해, 본 발명에 따른 플래시 메모리 제조방법의 일 태양에서는, 기판에 상면과 양 측면 일부가 상기 기판 표면으로부터 돌출된 소자분리막들을 형성한다. 상기 소자분리막들 사이의 상기 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상에 상기 소자분리막들 사이를 채우지 않는 두께로 도전막을 형성한다. 상기 도전막 상에 연마 희생막을 형성한다. 상기 소자분리막 상의 연마 희생막 및 도전막을 제거하여 상기 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 상기 부유 게이트 상에 연마 희생막 패턴을 남긴다. 상기 연마 희생막 패턴을 마스크로 이용하여 상기 소자분리막들을 리세스시켜 상기 부유 게이트의 양 측벽을 노출시킨다. 상기 부유 게이트에 대해 상기 연마 희생막 패턴을 선택적으로 제거하여 상기 부유 게이트의 상면을 노출시킨다.
바람직한 실시예에서, 상기 도전막은 도프트 폴리실리콘막으로 형성하고, 상기 연마 희생막은 실리콘저매늄막으로 형성한다. 상기 실리콘저매늄막은 상기 소자분리막들 사이를 완전히 채우는 두께로 형성할 수 있다. 또, 상기 연마 희생막은 상기 소자분리막들 사이를 채우지 않는 두께의 실리콘저매늄막과 상기 소자분리막들 사이를 채우는 두께의 산화막으로 된 이중막으로 형성할 수도 있다. 상기 실리콘저매늄막은 상기 도전막 상에 실리콘저매늄을 증착하여 형성하거나 에피택셜 성장시켜 형성한다.
상기 기술적 과제를 달성하기 위해, 본 발명에 따른 플래시 메모리 제조방법의 다른 태양에서는, 셀 영역 및 주변회로 영역으로 이루어진 기판에 상면과 양 측면 일부가 상기 기판 표면으로부터 돌출된 소자분리막들을 형성한다. 상기 소자분 리막들 사이의 상기 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상에 상기 소자분리막들 사이를 채우지 않는 두께로 도프트 폴리실리콘막으로 된 도전막을 형성한다. 상기 도전막 상에 실리콘저매늄을 포함하는 연마 희생막을 형성한다. 상기 소자분리막 상의 연마 희생막 및 도전막을 제거하여 상기 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 상기 부유 게이트 상에 연마 희생막 패턴을 남긴다. 상기 희생막 패턴이 형성된 결과물 상에 상기 셀 영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 연마 희생막 패턴을 마스크로 이용하여 상기 셀 영역에서 상기 소자분리막들을 리세스시켜 상기 부유 게이트의 양 측벽을 노출시킨다. 상기 포토레지스트 패턴을 제거한 다음, 상기 부유 게이트에 대해 상기 연마 희생막 패턴을 선택적으로 제거하여 상기 부유 게이트의 상면을 노출시킨다.
바람직한 실시예에서, 상기 실리콘저매늄막은 상기 소자분리막들 사이를 완전히 채우는 두께로 형성한다. 다른 바람직한 실시예에서, 상기 실리콘저매늄막은 상기 소자분리막들 사이를 채우지 않는 두께로 형성하고 상기 연마 희생막은 상기 실리콘저매늄막 상에 상기 소자분리막들 사이를 완전히 채우는 산화막을 더 포함한다. 이 때, 상기 연마 희생막 중의 상기 산화막은 상기 소자분리막들을 리세스시키는 동안 제거한다.
상기 실리콘저매늄막은 10% 이상 100% 미만의 저매늄을 함유하는 것이 바람직하다. 상기 연마 희생막 패턴을 선택적으로 제거하는 단계에서 상기 부유 게이트에 대한 상기 연마 희생막 패턴의 선택비는 30 이상인 것이 바람직하다. 이를 위 해, 과초산, 불소가 함유된 화합물, 및 용매를 포함하는 식각액을 사용할 수 있다. 이 때, 상기 과초산의 함량은 상기 식각액의 총 중량을 기준으로 1 내지 50 중량%일 수 있다. 상기 불소가 함유된 화합물은 불산을 포함하고, 상기 용매는 아세트산을 포함하는 것이 바람직하다. 이 경우, 과초산의 함량은 상기 식각액의 총 중량을 기준으로 1 내지 50 중량%이고, 상기 불산의 함량은 0.1 내지 30 중량%이고, 상기 아세트산의 함량은 10 내지 50 중량%인 것이 바람직하다. 여기에, 순수가 더 첨가되어 있을 수 있다. 상기 순수의 함량은 상기 식각액의 총 중량을 기준으로 10 내지 40 중량%일 수 있다.
이와 같이, 본 발명에서는 소자분리막을 리세스시키는 과정에서 부유 게이트까지 리세스되는 것을 방지하기 위하여, 부유 게이트용의 도전막을 형성한 다음, 도전막 위에 연마 희생막을 형성하여, 이것을 마스크로 삼아 소자분리막을 리세스시킨다. 연마 희생막은 부유 게이트에 대해 선택적으로 제거하여 부유 게이트에 대한 손상을 최소화한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 4 내지 도 12는 본 발명의 제1 실시예에 따라 플래시 메모리를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
먼저 도 4를 참조하면, 셀 영역(C) 및 주변회로 영역(P)으로 이루어진, 단결정 Si과 같은 반도체 기판(110)을 준비한다. 다음으로, 기판(110) 위에 패드 산화막(115)과 패드 질화막(120)을 증착하여 패터닝한다. 그런 다음, 패터닝된 패드 산화막(115)과 패드 질화막(120)을 식각 마스크로 이용하여 기판(110)을 식각함으로써 기판(110) 안에 트렌치(125)들을 형성한다.
패드 산화막(115)을 형성하기 전에 혹은 형성한 다음에, 기판(110) 안으로 이온주입을 실시하여 웰과 문턱전압 조절을 위한 이온층을 형성할 수도 있다. 패드 산화막(115)은 기판(110) 상부 표면의 결정 결함 억제 또는 표면 처리를 위해 형성하며, O2를 이용한 건식 산화 또는 H2O를 이용한 습식 산화 방식으로 예를 들어 700℃ ∼ 950℃ 범위의 온도에서 50Å ∼ 250Å 두께로 형성할 수 있으며, 퍼니스 타입이나 챔버 타입의 장비를 모두 이용할 수 있다.
패드 질화막(120)은 500℃ 내지 850℃의 온도에서 SiH4와 NH3의 반응을 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 증착할 수 있으며, 후속 공정에 의해 형성되는 소자분리막의 상면 및 양 측면 일부가 충분히 높게 돌출될 수 있는 정도의 두께, 예컨대 500Å ∼ 3000Å 정도의 두께로 형성할 수 있다.
도 5는 트렌치(125)들을 채우는 절연막을 증착한 다음 평탄화시켜 소자분리 막(130, 131)들을 형성한 상태의 단면을 도시한다. 절연막을 채우기 전에 트렌치(125)들 내벽 및 바닥에 열산화막을 형성하여 트렌치 식각시 발생된 결함을 치유하도록 할 수 있다. 그리고, 절연막과의 접착을 강화하고 누설 전류를 방지하는 역할을 하며, 후속 식각 공정에서 소자분리막과 기판(110) 사이가 움푹 파여서 발생되는 모트(moat) 현상을 방지하기 위하여 라이너 산화막 혹은 라이너 질화막을 더 형성할 수도 있다. 트렌치(125)들을 채우는 절연막으로는 HDP(High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced-TetraEthylOrthoSilicate), USG(Undoped Silicate Glass) 산화막 등의 MTO(Middle Temperature Oxide) 또는 그 조합을 증착한다. 그런 다음, N2, O2, H2O 등을 이용한 분위기에서 800℃ ∼ 1100℃ 온도로 치밀화시켜 절연막 내부의 수분을 추출하고 경화시켜 후속 공정의 식각 등에 의한 손실을 최소화하도록 할 수 있다. 이러한 치밀화에 의해 MTO 등의 절연막은 열산화막 수준의 밀도를 가지게 된다. 그러나, 치밀화 단계는 선택적이다. 트렌치(125)들을 채우는 절연막을 평탄화하는 공정은 패드 질화막(120)을 평탄화 종료점으로 하는 화학적 기계적 연마(chemical Mechanical Polishing : CMP) 또는 에치백(etch back)에 의할 수 있다. CMP 시에는 세리아(CeO2) 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.
도 6을 참조하여, 패드 질화막(120)과 패드 산화막(115)을 제거하여 소자분리막(130, 131)들의 상면과 양 측면 일부를 기판(110) 표면으로부터 돌출시킨다. 패드 질화막(120)의 제거는 인산(H3PO4) 스트립을 이용할 수 있다. 패드 산화막 (115)을 제거하는 단계는 습식 에치백 공정으로 실시할 수 있다. 이 과정에서 소자분리막(130, 131) 상부도 식각되어 도시한 바와 같이 폭이 좁아질 수 있다. 패드 산화막(115)의 습식 식각액으로는 HF 희석액과 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하거나, BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)와 SC-1을 이용할 수 있다.
도 7을 참조하여, 소자분리막(130, 131)들 사이의 기판(110) 상에 터널 산화막(140)을 형성한다. 터널 산화막(140)은 전자의 터널링이 가능하도록 그 두께는 85 내지 110Å 정도로 얇게 형성한다. 그리고, 예를 들어 750 내지 800℃의 온도에서 습식 산화 방식으로 형성하고, 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로써 터널 산화막(140)과 기판(110) 사이 계면의 결함 밀도를 최소화한다. 그런 다음, 소자분리막들(130, 131) 사이를 채우지 않는 두께, 예컨대 100Å 정도로 도전막(145), 바람직하게는 도프트 폴리실리콘막을 형성한다. 도프트 폴리실리콘막은 LPCVD로 500℃ ∼ 700℃의 온도에서 실리콘을 증착하여 형성할 수 있다. 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온주입으로 도핑시킬 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑할 수도 있다. 도핑 농도는 예컨대 1E21 이상으로 할 수 있다.
다음, 도 8에서와 같이, 도전막(145) 상에 실리콘저매늄막으로 된 연마 희생막(150)을 형성한다. 본 제1 실시예에서, 실리콘저매늄막으로 된 연마 희생막(150)은 소자분리막들(130, 131) 사이를 완전히 채우는 두께로 형성한다. 예를 들어 300 Å ∼ 5000Å으로 형성한다. 실리콘저매늄막으로 된 연마 희생막(150)은 도전막(145) 상에 실리콘저매늄을 증착하여 형성하거나 에피택셜 성장시켜 형성한다. 도전막(145)이 도프트 폴리실리콘막으로 형성된 경우, 실리콘저매늄은 증착에 의해 폴리실리콘저매늄막으로 형성된다. 실리콘저매늄의 증착에는 SiH4, Si2H6, SiH2Cl2 등의 사일렌계 가스 및 GeH4, GeF4 등의 가스를 소오스 가스로 이용한다. 실리콘저매늄막으로 된 연마 희생막(150)의 Ge 함량은 Ge 소오스 가스의 유량비로 조정할 수 있다. 이 조성비는 특별히 한정되는 것은 아니고, 공정의 특성에 맞게 조절할 수 있다. 미세하게 조절하기 위해서는 Ge의 소오스인 GeH4 등을 수소나 질소 등에 희석하여 공급하면 된다. 실리콘저매늄막에서 저매늄 함량이 높을수록 폴리실리콘막에 비하여 식각이 빨리 되는 성질이 있다. 따라서, 저매늄 함량을 될 수 있는 한 높이는 것이 폴리실리콘막으로 된 부유 게이트용 도전막(145)에 대해 실리콘저매늄막으로 된 연마 희생막(150)을 후속 공정에서 선택적으로 제거할 때에 바람직하다. Ge 함량 10% 이하로는 만족할만한 식각률을 얻을 수 없다. 따라서, 실리콘저매늄막으로 된 연마 희생막(150)의 저매늄 함량은 10% 이상 100% 미만으로 한다.
계속하여, 도 9를 참조, 소자분리막(130, 131) 상의 연마 희생막(150) 및 도전막(145)을 제거하여 소자분리막들(130, 131) 사이에 자기 정렬된 U자형 부유 게이트(145a)를 형성한다. 이와 동시에 부유 게이트(145a) 상에 연마 희생막 패턴(150a)을 남긴다. 여기서, 연마 희생막(150) 및 도전막(145)은 선택비없는 CMP에 의해 제거할 수 있다. 본 제1 실시예에서 연마 희생막(150)은 실리콘저매늄막으로 되어 있고, 도전막(145)은 도프트 폴리실리콘막으로 되어 있다. 일반적으로 실리콘저매늄막은 폴리실리콘막과 물성이 비슷하다. 따라서, 선택비없는 CMP에 의해 문제없이 연마 희생막(150) 및 도전막(145)의 제거가 가능하다. 최종 부유 게이트(145a)의 높이는 약 600Å이 되게 할 수 있다.
도 10을 참조하면, 연마 희생막 패턴(150a)이 형성된 결과물 상에 셀 영역(C)을 노출시키는 포토레지스트 패턴(PR)을 형성한다. 연마 희생막 패턴(150a)을 마스크로 이용하여 셀 영역(C)에서 소자분리막들(130)을 리세스시켜 부유 게이트(145a)의 외측벽을 노출시킨다. 소자분리막들(130)을 리세스시킬 때에는 건식 식각 또는 습식 에치백에 의할 수 있다. 참조부호 "130'"는 리세스된 소자분리막을 가리킨다. 리세스 깊이는 부유 게이트(145a) 상면으로부터 약 850Å으로 할 수 있다.
본 제1 실시예에서 연마 희생막 패턴(150a)은 실리콘저매늄막으로 되어 있으며, 소자분리막(130)은 USG와 같은 MTO이다. 일반적으로, 산화막에 대한 실리콘저매늄막의 선택비는 10 이상이므로, 소자분리막(130)을 리세스시키는 동안에도 연마 희생막 패턴(150a)은 식각되지 않고 남아 부유 게이트(145a)를 보호한다. 따라서, 본 발명에 의하면, 소자분리막(130)을 리세스시키는 동안에 부유 게이트(145a)가 리세스되지 않고 보호되어 막 손실이 없다.
계속된 도 11에서와 같이, 포토레지스트 패턴(PR)을 에싱(ashing)과 스트립(strip)으로 제거한다. 예컨대 산소 플라즈마를 사용하여 에싱한 다음 유기 스트립으로 제거한다. 그런 다음, 부유 게이트(145a)에 대해 선택적으로 연마 희생막 패턴(150a)을 제거하여 부유 게이트(145a)의 상면을 노출시킨다. 특히, 부유 게이트 (145a)에 대해 선택적으로 연마 희생막 패턴(150a)을 제거하기 위해서는, 부유 게이트(145a)에 대한 연마 희생막 패턴(150a)의 선택비가 30 이상인 식각액을 사용하는 것이 바람직하다.
폴리실리콘으로 된 부유 게이트(145a)에 대해 실리콘저매늄으로 된 연마 희생막 패턴(150a)을 제거하는 데에는, 수산화암모늄(NH4OH) 및 과산화 수소(H2O2)를 포함하는 암모니아 수용액(ammoniac solution), HF/HNO3/CH3COOH/순수(deionized water : DIW)의 4 성분을 갖는 폴리에천트(polyetchant) 용액, HF/HNO3/DIW의 3성분을 갖는 용액 또는 HF/H2O2/DIW의 3성분을 갖는 용액, HNO3, HF 및 DIW의 혼합 용액, HF, CH3COOH 및 H2O2의 혼합물을 사용할 수 있다. 그러나, 특히 선택비가 30 이상인 식각액으로, 본 발명에서는 다음과 같이 과초산을 포함하는 실리콘저매늄 식각액을 제안한다. 이 식각액에는 과초산, 불소가 함유된 화합물, 및 용매가 포함된다. 과초산의 함량은 식각액의 총 중량을 기준으로 1 내지 50 중량%일 수 있다. 불소가 함유된 화합물은 불산, 용매는 아세트산인 것이 바람직하다. 이 때, 과초산의 함량은 식각액의 총 중량을 기준으로 1 내지 50 중량%이고, 불산의 함량은 0.1 내지 30 중량%이고, 아세트산의 함량은 10 내지 50 중량%인 것이 특히 바람직하다. 여기에, 순수가 더 첨가되어 있을 수 있다. 순수의 함량은 식각액의 총 중량을 기준으로 10 내지 40 중량%일 수 있다. 그밖에 계면 활성제 등도 더 첨가되어 있을 수 있다.
과초산은 산화력이 우수하여 후술하는 실험예에서도 알 수 있는 바와 같이 폴리실리콘층을 별로 손상시키지 않으면서도 실리콘저매늄을 30:1 이상의 높은 식각 선택비로 제거할 수 있다. 따라서, 과초산을 포함하는 식각액을 사용하면, 폴리실리콘으로 된 부유 게이트(145a)에 대해 실리콘저매늄으로 된 연마 희생막 패턴(150a)을 선택적으로 제거할 수 있어, 부유 게이트(145a)가 리세스될 염려가 없다. 따라서, 균일한 두께의 부유 게이트(145a)를 형성할 수 있다.
또한, 앞에서 언급한 바와 같이, 일반적으로 산화막에 대한 실리콘저매늄막의 선택비는 10 이상이므로, 실리콘저매늄으로 된 연마 희생막 패턴(150a)을 제거하는 동안, 주변회로 영역(P)의 소자분리막(131)이 리세스되지 않는다.
도 12를 참조하여, 노출된 부유 게이트(145a) 상에 게이트간 절연막(155)을 형성한 다음, 게이트간 절연막(155) 상에 제어 게이트(160)를 형성한다. 게이트간 절연막(155)은 ONO(Oxide/Nitride/Oxide)막으로 형성할 수 있다. 대신에 Ta2O5, BST와 같이 고유전율 값을 가지는 유전물질을 증착하여 형성할 수도 있다. 게이트간 절연막(155)을 형성한 후에는 열처리를 실시하여 트랩 전하를 제거하고 막질을 향상시킨다. 제어 게이트(160)는 폴리실리콘, 실리사이드, 폴리사이드 또는 금속층으로 형성할 수 있으며, 실리사이드의 종류로는 텅스텐 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드를 예로 들 수 있다. 코발트 실리사이드와 티타늄 실리사이드는 폴리실리콘을 증착한 위에 코발트 또는 티타늄을 증착한 후 RTA(Rapid Thermal Annealing)에 의해 반응시켜 형성한다. 코발트층을 형성한 경우라면, 폴리 실리콘과 코발트가 반응하도록 400℃ ∼ 500℃, 질소 가스 분위기 하에서 50초 내외로 1차 RTA를 수행한다. 이 과정에서 CoSi 상으로 이루어진 층이 생긴다. 다음으로, CoSi2와 같이 더욱 저저항인 상이 형성되도록 결과물을 800℃ ∼ 900℃, 질소 가스 분위기에서 30초 정도로 2차 RTA한다. 니켈층을 형성하였다면 저온에서 1 단계의 열처리를 통해 NiSi 상을 얻을 수 있다. 텅스텐 실리사이드는 CVD를 이용하여 직접 증착할 수 있다. 폴리사이드는 폴리실리콘과 이러한 실리사이드의 적층 구조로 된 것이다.
도 13 내지 도 18은 본 발명의 제2 실시예에 따라 플래시 메모리를 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다. 여기서 설명되지 않는 것은 앞의 제1 실시예에서와 동일 내지 유사한 사항들이다.
도 13을 참조하면, 먼저 제1 실시예에서와 마찬가지로 도 4 내지 도 6의 공정을 진행하여 셀 영역(C) 및 주변회로 영역(P)으로 이루어진 기판(110)에 상면과 양 측면 일부가 기판(110) 표면으로부터 돌출된 소자분리막들(130, 131)을 형성한다. 그런 다음, 소자분리막(130, 131)들 사이의 기판(110) 상에 터널 산화막(140)을 형성한다. 계속하여, 소자분리막들(130, 131) 사이를 채우지 않는 두께로 도전막(145), 바람직하게는 도프트 폴리실리콘막을 형성한다.
다음으로 도 14에서와 같이, 도전막(145) 상에 소자분리막들(130, 131) 사이를 채우지 않는 두께, 예를 들어 10Å ∼ 300Å으로 실리콘저매늄막(146)을 형성하고 실리콘저매늄막(146) 상에 소자분리막들(130, 131) 사이를 완전히 채우는 산화 막(147)을 더 형성하여 실리콘저매늄막(146)과 산화막(147)의 이중막으로 된 연마 희생막(150')을 형성한다. 실리콘저매늄막(146)은 도전막(145) 상에 실리콘저매늄을 증착하여 형성하거나 에피택셜 성장시켜 형성한다. 산화막(147)은 PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), 또는 SOG(Spin On Glass) 등으로 구성할 수 있다.
계속하여, 도 15를 참조, 소자분리막(130, 131) 상의 연마 희생막(150') 및 도전막(145)을 제거하여 소자분리막들(130, 131) 사이에 자기 정렬된 U자형 부유 게이트(145a)를 형성함과 동시에 부유 게이트(145a) 상에 연마 희생막 패턴(150'a)을 남긴다. 연마 희생막 패턴(150'a)은 실리콘저매늄막 패턴(146a)과 산화막 패턴(147a)으로 이루어진다.
도 16을 참조하면, 희생막 패턴(150'a)이 형성된 결과물 상에 셀 영역(C)을 노출시키는 포토레지스트 패턴(PR)을 형성한다. 연마 희생막 패턴(150'a)으로 부유 게이트(145a)를 보호하면서 연마 희생막 패턴(150'a)을 마스크로 삼아 셀 영역(C)에서 소자분리막들(130)을 리세스시켜 부유 게이트(145a)의 외측벽을 노출시킨다. 참조부호 "130'"는 리세스된 소자분리막을 가리킨다. 이 때, 연마 희생막 패턴(150'a) 중의 산화막 패턴(147a)은 소자분리막들(130)을 리세스시키는 동안 제거한다. 그러나, 실리콘저매늄막 패턴(146a)이 버티고 있으므로 부유 게이트(145a)가 리세스될 염려는 없다.
계속된 도 17에서와 같이, 포토레지스트 패턴(PR)을 제거한 다음, 연마 희생막 패턴(150'a) 중의 실리콘저매늄막 패턴(146a)을 제거하여 부유 게이트(145a)의 상면을 노출시킨다. 여기에서도, 부유 게이트(145a)에 대한 연마 희생막 패턴(150'a)(산화막 패턴(147a)은 앞에서 제거하므로 궁극적으로는 실리콘저매늄막 패턴(146a))의 선택비가 30 이상인 식각액을 사용하도록 한다. 제1 실시예에서 언급한 바와 같은 과초산, 불산 및 아세트산을 포함하는 식각액을 사용함이 바람직하다. 이 때, 과초산의 함량은 식각액의 총 중량을 기준으로 1 내지 50 중량%이고, 불산의 함량은 0.1 내지 30 중량%이고, 아세트산의 함량은 10 내지 50 중량%인 것이 특히 바람직하다.
도 18을 참조하여, 노출된 부유 게이트(145a) 상에 게이트간 절연막(155)을 형성한 다음, 게이트간 절연막(155) 상에 제어 게이트(160)를 형성한다.
본 발명에서 가장 핵심이 되는 공정은 부유 게이트(145a)에 대해 실리콘저매늄막으로 된 연마 희생막 패턴(150a)(제1 실시예) 또는 연마 희생막 패턴(150'a) 중의 실리콘저매늄막 패턴(146a)(제2 실시예)을 선택비있게 제거하는 공정이다. 이를 위해 본 발명에서는 과초산을 포함하는 실리콘저매늄 식각액을 사용한다. 다음은 이러한 식각액의 유용성을 보이는 실험예이다.
(실험예)
도 19를 참조하면, 본 발명에서 제시하는 실리콘저매늄 식각액에 의한 에피 실리콘저매늄막의 시간에 따른 식각량이 도시되어 있다. 실리콘저매늄막의 저매늄의 함량은 20%이었다. 이 식각액은 30 중량%의 과초산, 49 중량%의 불산, 아세트산 및 순수를 1.8:30:30:30의 부피비로 혼합한 후, 비이온성 계면 활성제를 0.1 중량%로 첨가하여 제조한 것이다. 1분 식각시 실리콘저매늄막의 식각량은 908Å이고, 3 분 식각시 식각량은 1954Å이며, 5분 식각시 식각량은 3046Å이었다. 저매늄 함량이 더 높아지면 식각률이 증가하므로 동일 시간에 더 큰 식각량을 얻을 수 있다. 그리고, 실리콘저매늄막이 에피층이 아닌 폴리실리콘저매늄이 되면 결정립계를 따라 식각액이 더 잘 침투하여 식각률이 증가하므로 동일 시간에 더 큰 식각량을 얻을 수 있다.
이 식각액에 의한 각종 박막의 시간에 따른 식각량은 도 20에 나타내었다.
1분 적용시 열산화막 식각량은 26Å, MTO 식각량은 65Å, 폴리실리콘막 식각량은 30.3Å이 되었다. 도 19와 도 20으로부터 알 수 있듯이, 폴리실리콘막에 대한 실리콘저매늄막의 선택비는 약 30이 된다. 이 선택비는 저매늄 함량 Ge 20%에 대한 것이므로, 저매늄 함량이 더 높아지면 더 높은 선택비를 얻게 되며, 실리콘저매늄막이 에피층이 아닌 폴리실리콘저매늄이 되면 30 이상의 더 높은 선택비를 얻을 수 있다. 그리고, 열산화막 및 MTO에 대한 실리콘저매늄막의 선택비를 보더라도 약 24 내지 30 이상이다. 따라서, 부유 게이트에 대해 실리콘저매늄막으로 된 연마 희생막 패턴 또는 연마 희생막 패턴 중의 실리콘저매늄막 패턴을 제거할 때에, 주변회로 영역의 산화막으로 된 소자분리막이 거의 리세스되지 않는다는 것을 확인할 수 있다.
이상에서는 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
상술한 본 발명에 의하면, 부유 게이트의 상부면을 "U"자형으로 형성함으로써, 셀 크기의 증대없이 게이트간 절연막의 면적을 증대시켜 커플링비를 높일 수 있다. 따라서, 데이터의 저장 및 삭제의 효율을 향상시킬 수 있고, 집적도의 증가를 얻을 수 있다.
U자형 부유 게이트 형성시 연마 희생막으로서 실리콘저매늄막을 이용하는 것을 제안한다. 이 막은 CMP 등을 이용한 노드 분리시 부유 게이트를 지탱해줄 수 있고, 소자분리막을 리세스시키는 과정에서도 부유 게이트를 보호할 수 있다. 또한, 과초산을 함유하는 식각액을 사용하면, 부유 게이트에 대해 연마 희생막을 선택적으로 제거할 수 있다.
따라서, 본 발명에 의하면 소자분리막을 리세스시킬 때에 부유 게이트 보호되며, 연마 희생막 제거시에도 부유 게이트가 리세스되지 않는다. 따라서, 균일한 두께의 부유 게이트를 유지할 수 있으며, 부유 게이트 데미지에 따른 소자 전기적 특성 불량을 없앨 수 있다. 뿐만 아니라, 과초산을 함유하는 식각액은 산화막에 대한 실리콘저매늄막의 선택비도 확보할 수 있으므로, 부유 게이트에 대해 연마 희생막을 선택적으로 제거할 때에 주변회로 영역의 소자분리막도 리세스되지 않는다.
Claims (29)
- 기판에 상면과 양 측면 일부가 상기 기판 표면으로부터 돌출된 소자분리막들을 형성하는 단계;상기 소자분리막들 사이의 상기 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 상기 소자분리막들 사이를 채우지 않는 두께로 도전막을 형성하는 단계;상기 도전막 상에 연마 희생막을 형성하는 단계;상기 소자분리막 상의 연마 희생막 및 도전막을 제거하여 상기 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 상기 부유 게이트 상에 연마 희생막 패턴을 남기는 단계;상기 연마 희생막 패턴을 마스크로 이용하여 상기 소자분리막들을 리세스시켜 상기 부유 게이트의 양 측벽을 노출시키는 단계; 및상기 부유 게이트에 대해 상기 연마 희생막 패턴을 선택적으로 제거하여 상기 부유 게이트의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 삭제
- 제1항에 있어서, 상기 도전막은 도프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제3항에 있어서, 상기 연마 희생막은 실리콘저매늄막으로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제4항에 있어서, 상기 실리콘저매늄막은 상기 소자분리막들 사이를 완전히 채우는 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제3항에 있어서, 상기 연마 희생막은 상기 소자분리막들 사이를 채우지 않는 두께의 실리콘저매늄막과 상기 소자분리막들 사이를 채우는 두께의 산화막으로 된 이중막으로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제6항에 있어서, 상기 연마 희생막 중의 상기 산화막은 상기 소자분리막들을 리세스시키는 동안 제거하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제4항 내지 제7항 중 어느 하나의 항에 있어서, 상기 실리콘저매늄막은 상기 도전막 상에 실리콘저매늄을 증착하여 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제4항 내지 제7항 중 어느 하나의 항에 있어서, 상기 실리콘저매늄막은 상기 도전막 상에 실리콘저매늄을 에피택셜 성장시켜 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제4항 내지 제7항 중 어느 하나의 항에 있어서, 상기 실리콘저매늄막은 10% 이상 100% 미만의 저매늄을 함유하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제4항 내지 제7항 중 어느 하나의 항에 있어서, 상기 연마 희생막 패턴을 선택적으로 제거하는 단계에서는 과초산, 불소가 함유된 화합물, 및 용매를 포함하는 식각액을 사용하여 상기 연마 희생막 패턴을 제거하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제11항에 있어서, 상기 과초산의 함량은 상기 식각액의 총 중량을 기준으로 1 내지 50 중량%인 것을 특징으로 하는 플래시 메모리 제조방법.
- 제11항에 있어서, 상기 불소가 함유된 화합물은 불산을 포함하고, 상기 용매는 아세트산을 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제13항에 있어서, 상기 과초산의 함량은 상기 식각액의 총 중량을 기준으로 1 내지 50 중량%이고, 상기 불산의 함량은 0.1 내지 30 중량%이고, 상기 아세트산의 함량은 10 내지 50 중량%인 것을 특징으로 하는 플래시 메모리 제조방법.
- 제13항에 있어서, 상기 식각액에 순수가 더 첨가되어 있는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제15항에 있어서, 상기 순수의 함량은 상기 식각액의 총 중량을 기준으로 10 내지 40 중량%인 것을 특징으로 하는 플래시 메모리 제조방법.
- 셀 영역 및 주변회로 영역으로 이루어진 기판에 상면과 양 측면 일부가 상기 기판 표면으로부터 돌출된 소자분리막들을 형성하는 단계;상기 소자분리막들 사이의 상기 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 상기 소자분리막들 사이를 채우지 않는 두께로 도프트 폴리실리콘막으로 된 도전막을 형성하는 단계;상기 도전막 상에 실리콘저매늄을 포함하는 연마 희생막을 형성하는 단계;상기 소자분리막 상의 연마 희생막 및 도전막을 제거하여 상기 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 상기 부유 게이트 상에 연마 희생막 패턴을 남기는 단계;상기 희생막 패턴이 형성된 결과물 상에 상기 셀 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 연마 희생막 패턴을 마스크로 이용하여 상기 셀 영역에서 상기 소자분리막들을 리세스시켜 상기 부유 게이트의 양 측벽을 노출시키는 단계;상기 포토레지스트 패턴을 제거하는 단계; 및상기 부유 게이트에 대해 상기 연마 희생막 패턴을 선택적으로 제거하여 상기 부유 게이트의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제17항에 있어서, 상기 실리콘저매늄막은 상기 소자분리막들 사이를 완전히 채우는 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제17항에 있어서, 상기 실리콘저매늄막은 상기 소자분리막들 사이를 채우지 않는 두께로 형성하고 상기 연마 희생막은 상기 실리콘저매늄막 상에 상기 소자분리막들 사이를 완전히 채우는 산화막을 더 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제19항에 있어서, 상기 연마 희생막 중의 상기 산화막은 상기 소자분리막들을 리세스시키는 동안 제거하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 삭제
- 제17항 내지 제20항 중 어느 하나의 항에 있어서, 상기 실리콘저매늄막은 10% 이상 100% 미만의 저매늄을 함유하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제17항 내지 제20항 중 어느 하나의 항에 있어서, 상기 연마 희생막 패턴을 선택적으로 제거하는 단계에서는 과초산, 불소가 함유된 화합물, 및 용매를 포함하는 식각액을 사용하여 상기 연마 희생막 패턴을 제거하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제23항에 있어서, 상기 과초산의 함량은 상기 식각액의 총 중량을 기준으로 1 내지 50 중량%인 것을 특징으로 하는 플래시 메모리 제조방법.
- 제23항에 있어서, 상기 불소가 함유된 화합물은 불산을 포함하고, 상기 용매는 아세트산을 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제25항에 있어서, 상기 과초산의 함량은 상기 식각액의 총 중량을 기준으로 1 내지 50 중량%이고, 상기 불산의 함량은 0.1 내지 30 중량%이고, 상기 아세트산의 함량은 10 내지 50 중량%인 것을 특징으로 하는 플래시 메모리 제조방법.
- 제25항에 있어서, 상기 식각액에 순수가 더 첨가되어 있는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제27항에 있어서, 상기 순수의 함량은 상기 식각액의 총 중량을 기준으로 10 내지 40 중량%인 것을 특징으로 하는 플래시 메모리 제조방법.
- 제17항 내지 제20항 중 어느 하나의 항에 있어서,상기 노출된 부유 게이트 상에 게이트간 절연막을 형성하는 단계; 및상기 게이트간 절연막 상에 제어 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
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