KR100526575B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리용 트렌치를 형성한 다음, BFN을 이용한 포스트 클리닝 공정으로 폴리머막을 제거하고, SC-1만을 이용한 전처리 세정공정을 실시한 후, 측벽 산화를 실시하여 트렌치 측벽의 거칠기의 불량을 개선할 수 있고, 폴리머의 제거를 용이하게 할 수 있고, 종래의 PET 공정을 생략하여 소자 분리막 제조 공정을 단순화 할 수 있으며, 측벽 산화공정전에 CLN N을 이용한 전처리 세정공정을 통해 반도체 기판에 주입된 도판트의 아웃디퓨전을 억제할 수 있으며, 트렌치 상부 코너에 슬루프를 형성하여 트렌치 코너에 원하는 두께보다 작게 증착되는 게이트 산화막 씨닝(Gate Oxide Thinning)형상을 방지할 수 있으며, 목표로하는 임계치수 만큼의 활성영역을 확보할 수 있어 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 낸드 플래시 소자의 자기정렬 셀로우 트렌치 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터를 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하는 소자분리영역(Isolation Region)을 형성한다. 소자 분리 영역의 반도체 기판의 일부를 식각하고, 이를 매립하여 소자 분리막을 형성한다.
종래의 소자 분리영역의 반도체 기판 식각후, 트렌치 측벽의 얇은 식각을 위한 포스트 에치 트리트먼트(Post Etch Treatment; PET)공정을 실시한다. PET 공정시에 발생하는 카본(Carbon)계열의 폴리머에 의해 비정상적인 층이 형성되어 후속 산화 공정시 불균일한 산화가 발생되게 된다.
도 1a 및 도 1b는 종래의 공정에 의한 측벽 손상을 설명하기 위한 TEM 사진들이다.
도 1a 및 도 1b를 참조하면, 소자 분리용 트렌치 형성후, 포스트 크리닝 공정을 실시하게 되면 식각공정에 의해 노출된 반도체 기판에 손상이 발생하게 된다. 이러한 트렌치 내부의 반도체 기판의 손상으로 인해 소자 분리막 특성에 악영향을 미치게 된다.
도 2는 종래의 PET 처리후의 카본 계열의 비정상적인 층이 형성된 TEM 사진이다.
도 3은 종래의 측벽 산화막의 불균일성을 설명하기 위한 TEM 사진이다.
도 4는 종래의 측벽 산화막에 대한 TEM EDS 분석표이다.
도 2 내지 도 4를 참조하면, 종래의 소자 분리 공정에 따라 소자 분리 식각을 통해 트렌치를 형성하고, PET 공정을 진행하게 되면 커본 계열의 비정상 층이 트렌치 내부에 생성되게 된다. 이러한 비정상층이 형성된 트렌치 내부에 측벽 산화공정을 실시하게 되면 매우 불균일한 측벽 산화막이 형성하게 되어 목표로 하는 트렌치 형상을 형성하기 어려운 문제가 발생한다. 또한, 식각으로 인한 데미지를 줄일 수 없게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리용 트렌치 식가후에 소정의 세정공정을 실시하여 트렌치 측벽의 거칠기를 개선할 수 있고, PET 공정을 생략하여 균일한 측벽 산화막을 형성할 수 있는 반도체 소자이 소자 분리막 형성 방법을 제공한다.
본 발명에 따른 반도체 기판상에 터널 산화막, 도전막 및 하드 마스크막을 순차적으로 형성하는 단계와, 상기 하드 마스크막 상에 소자 분리 영역을 개방하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 상기 하드 마스크막, 상기 도전막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 감광막 패턴을 제거한 다음, 상기 트렌치 형성을 위한 식각공정시 발생한 부산물을 제거하기 위한 제 1 세정공정을 실시하는 단계와, 측벽 산화공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계 및 전체 구조상에 필드 산화막을 증착한 다음, 상기 하드 마스크막을 정지막으로 하는 평탄화 공정을 실시하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
바람직하게, 상기 제 1 세정공정은 BFN(B[Piranha(H2SO4 + H2O2)] + F(50 : 1 Dilute HF) + N[SC-1(NH4OH/H2O2/H2O)])을 이용하여 실시하되, HF 딥아웃 타임을 1 내지 30초로 할 수 있다.
바람직하게, 상기 제 1 세정공정 후, CLN N(SC-1(NH4OH/H2O2/H2O))을 이용한 제 2 세정공정을 실시하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 5a 내지 도 5d는 본 발명에 따른 소자분리막 형성 방법을 설명하기 위한 단면도 들이다.
도 5a를 참조하면, 반도체 기판(10)에 웰과 문턱 전압 조절을 위한 이온주입을 실시하여 웰과 문턱전압 조절 이온층(미도시)을 형성한다. 웰은 트리플웰, N웰 및 P웰을 형성하는 것이 바람직하다.
상기 웰과 문턱 전압 조절 이온층이 형성된 반도체 기판(10) 상에 터널 산화막(20), 도전막(30) 및 하드 마스크막(40)을 형성한다.
터널 산화막(20) 증착전에 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다.
세정 공정 후 터널 산화막(20)을 건식 또는 습식 산화방식으로 750 내지 850℃의 온도에서 70 내지 100Å두께로 형성하는 것이 바람직하다. 터널 산화막(20) 형성후, 900 내지 910℃의 온도범위에서 N2O가스를 이용하여 10 내지 20분간 어닐(Anneal)을 진행하고 연속으로 N2가스를 이용한 어닐을 추가 진행하여 반도체 기판(10)과의 계면 결함밀도를 최소화 하는 것이 바람직하다.
도전막(30)은 후속 공정을 통해 플로팅 게이트의 일부로 사용될 폴리 실리콘막을 사용하는 것이 바람직하다. 도전막(30)은 500 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 저압 화학 기상 증착법(Low Pressure CVD; LPCVD) 방식으로 SiH4 가스 또는 Si2H6 가스를 이용하여 도핑되지 않은 비정질 실리콘박막을 250 내지 500Å 두께로 형성하는 것이 바람직하다.
하드 마스크막(40)은 질화막 계열의 물질막을 사용하여 후속 트렌치 식각시 하부의 구조물을 보호하도록 하는 것이 바람직하다. 하드 마스크막(40)으로, LP-CVD 방법으로 900 내지 1200Å 두께의 질화막을 형성하는 것이 바람직하다.
도 6은 본 발명에 따른 소자 분리용 트렌치 형성후의 TEM 사진이다.
도 5b 및 도 6을 참조하면, 소자 분리용 트렌치(55) 형성을 위한 감광막 패턴(50)을 형성한 다음 감광막 패턴(50)을 식각마스크로 하는 식각공정을 실시하여 하드 마스크막(40), 도전막(30), 터널 산화막(20) 및 반도체 기판(10)을 순차적으로 식각하여 소자 분리용 트렌치(55)를 형성한다.
상기에서 3000 내지 10000Å 두께의 감광막을 도포한 다음, 소자 분리용 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(50)을 형성하는 것이 바람직하다. 트렌치(55)는 소정 각도의 슬루프(80 내지 88°)를 갖도록 형성하는 것이 바람직하다. 트렌치(55) 상부 코너 부위에 100 내지 200Å 정도의 폭을 갖는 경사각을 주는 것이 바람직하다. 이때, 트렌치(55) 내부에 폴리머막(58)이 형성된다(도 6 참조).
도 5c를 참조하면, 소정의 스트립 공정을 통해 감광막 패턴(50)을 제거한 다음, 트렌치 측벽의 거칠기를 안정화 하고, 잔류하는 폴리머막(58)을 제거하기 위한 제 1 세정공정을 실시한다.
제 1 세정공정은 BFN(B[Piranha(H2SO4 + H2O2)] + F(50 : 1 Dilute HF) + N[SC-1(NH4OH/H2O2/H2O)])을 이용한 세정을 실시하는 것이 바람직하다. BFN을 이용한 제 1 세정 공정시 HF 딥아웃 타임을(HF Dip Out Time)을 30초 이내(1 내지 30초)로 최소화 하는 것이 바람직하다. 이는 세정공정시 노출된 반도체 기판(10) 및 터널 산화막(20)이 식각되는 현상을 방지할 수 있다.
도 7a는 본 발명에 따른 측벽 산화후의 트렌치 상부의 TEM 사진이고, 도 7b는 측벽 산화후의 트렌치 하부의 TEM 사진이다.
도 5d, 도 7a 및 도 7b를 참조하면, 전처리 제 2 세정공정을 실시한 다음, 트렌치(55) 측벽의 식각 데미지(Damage)를 보상하기 위한 측벽 산화 공정을 실시하여 측벽 산화막(60)을 형성한다. 전체 구조상에 필드 산화막을 증착한 다음, 하드마스크막(40)을 정지막으로 하는 평탄화 공정을 실시하고, 하드 마스크막(40)을 제거하여 소자 분리막(미도시)을 형성한다.
제 2 세정 공정은 CLN N(SC-1(NH4OH/H2O2/H2O))을 이용하여 실시하는 것이 바람직하다. SC-1만을 이용하여 클리닝 공정을 실시함으로써, HF 딥아웃에 과다 노출로 인해 이미 이온주입되어 있는 도판트들의 아웃가싱(Out-Gassing)을 제어하며 후속 공정을 통해 균일한 측벽 산화막(60)이 형성되도록 하는 것이 효과적이다. 전처리 세정공정후, 트렌치(55) 형성시 측벽이 받은 데이지(Damage)를 보상하고 트렌치(55) 상부 코너의 라운딩(Rounding) 처리와 활성영역 임계치수(Critical Dimension; CD)를 줄이기 위해 측벽 산화공정을 실시하여 30 내지 100Å 두께의 균일한 측벽 산화막(60)을 형성하는 것이 바람직하다(도 7a 및 도 7b 참조). 또한, 측벽 산화공정은 700 내지 900℃의 온도범위 내에서 건식 또는 습식 산화방식으로 측벽 산화막(60)을 형성하여, 고온 공정(1000℃이상, 1000 내지 1100℃)적용시 이미 주입된 도판트들의 아웃 디퓨전(Out Diffusion)을 제어하며 트렌치(55) 상부 코너 라운딩을 하는 것이 바람직하다.
필드 산화막은 트렌치(55)가 형성된 전체 구조 상부에 후속 평탄화 공정의 마진을 고려하여 4000 내지 6000Å 두께의 HDP 산화막을 증착하되, 트렌치(55) 내부에 빈공간이 형성되지 않도록 매립하는 것이 바람직하다. 평탄화 공정은 하드 마스크막(40)을 정지막으로 하는 화학 기계적 연마(Chemical Mechanical Polishing)를 실시하는 것이 바람직하다. 이때 평탄화 공정의 평탄화 타겟을 조절하여 소자 분리막의 높이를 조절할 수 있다. 평탄화 공정후, 인산(H3PO4) 수용액을 이용한 질화막 스트립 공정을 실시하여 하드 마스크막(40)을 제거하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 소자 분리용 트렌치를 형성한 다음, BFN을 이용한 포스트 클리닝 공정으로 폴리머막을 제거하고, SC-1만을 이용한 전처리 세정공정을 실시한 후, 측벽 산화를 실시하여 트렌치 측벽의 거칠기의 불량을 개선할 수 있고, 폴리머의 제거를 용이하게 할 수 있다.
또한, 종래의 PET 공정을 생략하여 소자 분리막 제조 공정을 단순화 할 수 있다.
또한, 측벽 산화공정전에 CLN N을 이용한 전처리 세정공정을 통해 반도체 기판에 주입된 도판트의 아웃디퓨전을 억제할 수 있다.
또한, 트렌치 상부 코너에 슬루프를 형성하여 트렌치 코너에 원하는 두께보다 작게 증착되는 게이트 산화막 씨닝(Gate Oxide Thinning)형상을 방지할 수 있으며, 목표로하는 임계치수 만큼의 활성영역을 확보할 수 있어 소자의 전기적 특성을 개선할 수 있다.
도 1a 및 도 1b는 종래의 공정에 의한 측벽 손상을 설명하기 위한 TEM 사진들이다.
도 2는 종래의 PET 처리후의 카본 계열의 비정상적인 층이 형성된 TEM 사진이다.
도 3은 종래의 측벽 산화막의 불균일성을 설명하기 위한 TEM 사진이다.
도 4는 종래의 측벽 산화막에 대한 TEM EDS 분석표이다.
도 5a 내지 도 5d는 본 발명에 따른 소자분리막 형성 방법을 설명하기 위한 단면도 들이다.
도 6은 본 발명에 따른 소자 분리용 트렌치 형성후의 TEM 사진이다.
도 7a는 본 발명에 따른 측벽 산화후의 트렌치 상부의 TEM 사진이고, 도 7b는 측벽 산화후의 트렌치 하부의 TEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 터널 산화막
30 : 도전막 40 : 하드 마스크막
50 : 감광막 패턴 55 : 소자 분리막
58 : 폴리머막 60 : 측벽 산화막
Claims (3)
- 반도체 기판상에 터널 산화막, 도전막 및 하드 마스크막을 순차적으로 형성한 후, 상기 하드 마스크막 상에 소자 분리 영역을 개방하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 상기 하드 마스크막, 상기 도전막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 감광막 패턴을 제거한 다음, 상기 트렌치 형성을 위한 식각공정시 발생한 부산물을 제거하기 위해 BFN(B[Piranha(H2SO4 + H2O2)] + F(50 : 1 Dilute HF) + N[SC-1(NH4OH/H2O2/H2O)])을 이용한 제 1 세정공정을 실시하는 단계;균일한 측벽 산화막을 형성하기 위해 CLN N(SC-1(NH4OH/H2O2/H2O))을 이용한 제 2 세정공정을 실시하는 단계;측벽 산화공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 및전체 구조상에 필드 산화막을 증착한 다음, 상기 하드 마스크막을 정지막으로 하는 평탄화 공정을 실시하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 세정공정은 HF 딥아웃 타임을 1 내지 30초로 하는 반도체 소자의 소자 분리막 형성 방법.
- 삭제
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