KR100466196B1 - 플래시 메모리 제조방법 - Google Patents

플래시 메모리 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 제조방법에 관한 것으로, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계, 소자분리막 형성을 위한 마스크를 이용해 패드 질화막, 패드 산화막 및 기판을 식각하여 트렌치를 형성할 때, 트렌치 폭에 따른 식각 각도를 조절하여 깊이가 서로 다른 트렌치를 형성하는 단계, 전체구조 상부면에 트렌치 절연막을 증착하여 트렌치 내를 매립하는 단계, 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성하는 단계, 이온주입 공정을 통해 웰 영역을 형성하는 단계, 및 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 셀 소스 저항을 감소시켜 소스 저항 때문에 발생하는 백 바이어스 효과를 줄일 수 있고, 셀 전류를 증가시켜 소자의 읽기 속도를 증가시킬 수 있는 효과가 있다.

Description

플래시 메모리 제조방법{Method for manufacturing flash memory}
본 발명은 셀 소스 저항의 문제와 주변회로 지역의 필드 산화막의 분리 문제를 해결하기 위한 플래시 메모리 제조 방법에 관한 것으로서, 특히 트랜치 소자분리 공정 시 셀 지역과 주변회로 지역의 트랜치 깊이를 다르게 형성하는 플래시 메모리의 제조 방법에 관한 것이다.
최근의 플래시 메모리는 주변기기의 전압이 줄어들고 주변 메모리 셀의 속도가 증가함에 따라 읽기 과정(Read) 시 빠른 속도를 요구하며, 특히 읽기 과정 시 한번에 여러개의 데이터를 내보내는 페이지/버스트 모드(Page/Burst mode)의 동작으로 인하여 전압 하강의 효과가 발생하고, 셀의 속도는 이러한 전압 하강으로 인하여 많은 영향을 받고 있다.
플래시 메모리는 일반적으로 게이트 식각(gate etch), 자기 정렬(Self Aligned, SA) 식각, 자기 정렬 소스(Self Aligned Source, SAS) 식각, 소스 및 드레인 형성을 위한 이온주입(S/D Implantation)의 순서로 형성하고 있으며, 소스 및 드레인 주입의 물질로는 비소(As)를 사용하고 있다. 도 1은 비소를 이용하여 소스 및 드레인에 대한 이온주입을 실시한 후의 플래시 메모리 소자의 단면도이다. 반도체 기판(102) 상에 이온 주입된 부분(104)을 볼 수 있다.
플래시 메모리는 셀의 소스를 공통적으로 사용하고 있으며, 16개 또는 32개 마다 하나의 콘택(contact)을 사용하여 이를 연결하는 방법을 사용하고 있다. 또한 플래시 메모리 셀의 동작은 읽기 동작 시 소스는 접지(ground)시키고, 드레인에는 약 0.8V 의 전압을 가하는데, 소스 저항이 증가하게 되면 백-바이어스(Back-bias) 효과 때문에 실제적으로는 드레인에 기준 전압보다 낮은 전압을 인가한 결과를 가져온다. 도 2는 소스 저항이 증가하여 드레인 전압이 낮아진 결과를 나타내는 그래프로서, 이는 셀 전류를 감소시키게 되고, 결국 플래시 메모리의 읽기 속도(read speed)에 지연(delay)을 가져오는 문제가 있다. 이러한 읽기 속도의 문제는 제품 특성에 악영향을 미치고 있으며 이는 시장의 경쟁력에 큰 영향을 미친다.
최근에는 플래시 메모리를 제조함에 있어서 얕은 트렌치 소자분리(Shallow Trench Isolation, STI) 공정을 이용하는데, 도 3에서 보는 바와 같이 비소가 일정한 각도를 가지고 주입이 되면 실제의 주입 도우즈(dose)나 에너지에 비해 약 1/3 내지 1/5 정도 작게 주입되는 결과를 가져오게 된다. 즉, 참조번호 30과 같이 비소가 일정한 각도를 가지고 30KeV 의 에너지에서 3E15 atoms/㎠ 의 도우즈(dose)로 주입된다면, 이는 참조번호 32와 같이 7.8KeV 정도의 에너지에서 7.8E14 atoms/㎠ 의 도우즈(dose)로 주입되는 것과 같은 결과가 된다. 따라서 소스 저항이 실제로 예측한 저항에 비해서 증가하는 결과를 가져오고, 결국 제품에 특성을 저하시킨다.
이러한 문제점을 해결하기 위해서 종래에는 저항의 전체길이를 감소시키는 방법, 즉 트렌치의 깊이(depth)를 줄이는 방법을 이용하였다. 그러나 이러한 방법을 이용하면 셀(cell) 부분에는 효과가 있으나, 주변회로(peripheral) 지역에는 필드 산화막(field oxide)의 소자 분리(isolation)에 있어서 문제가 발생한다. 특히 플래시 메모리의 경우에는 고전압을 이용하여 셀을 동작시키고 있으므로 주변회로 지역의 필드 산화막의 분리문제는 더욱 심각하고, 이러한 문제는 결국 플래시 메모리의 동작 특성에 악영향을 끼친다. 따라서, 셀 소스 저항을 감소시키기 위하여 트랜치 프로파일을 이용하였으나 트랜치 소자분리 공정 후 희생 산화막 공정에서 트랜치 프로파일은 모두 변성되고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리의 트랜치 소자분리 공정 시 필드 산화막의 길이에 따른 식각 각도 및 시간을 조절하여 셀 지역과 주변회로 지역의 트랜치 깊이를 다르게 형성할 수 있는 플래시 메모리의 제조 방법에 관한 것이다.
도 1은 종래 기술에 의해 비소를 이용하여 소스 및 드레인에 대한 이온주입을 실시한 후의 플래시 메모리 소자의 단면도이다.
도 2는 소스 저항이 증가하여 드레인 전압이 낮아진 결과를 나타내는 그래프이다.
도 3은 비소 주입 시 주입되는 각에 따른 주입량의 차이를 설명하기 위한 도면이다.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 본 발명에 의해 트렌치를 형성했을 때 셀 지역의 프로파일을 보여주는 사진이다.
도 6은 본 발명에 의해 트렌치를 형성했을 때 주변회로 지역의 프로파일을 보여주는 사진이다.
상기 과제를 이루기 위해, 본 발명에 의한 플래시 메모리 제조방법은, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계, 소자분리막 형성을 위한 마스크를 이용해 패드 질화막, 패드 산화막 및 기판을 식각하여 트렌치를 형성할 때, 트렌치 폭에 따른 식각 각도를 조절하여 깊이가 서로 다른 트렌치를 형성하는 단계, 전체구조 상부면에 트렌치 절연막을 증착하여 트렌치 내를 매립하는 단계, 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성하는 단계, 이온주입 공정을 통해 웰 영역을 형성하는 단계; 및 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 4(a) 내지 도 4(g)는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4(a)를 참조하면, 반도체 기판(402) 상에 반도체 기판 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(pad oxide)(404)을 형성한다. 패드 산화막(404)은 건식 또는 습식 산화 방식으로 형성하며, 700℃~1000℃의 온도범위에서 100Å~300Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 패드 산화막(404) 상에 패드 질화막(pad nitride)(406)을 증착한다. 패드 질화막(406)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성하며, 후속 공정에 의해 형성되는 트렌치 절연막(112)의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 2000Å~4000Å 정도의 두께로 형성하는 것이 바람직하다.
도 4(b)를 참조하면, 패드 질화막을 형성한 후에, 소자분리막 형성을 위한 패터닝을 통해 반도체 기판(402) 내에 트렌치(408 및 410)를 형성하여 소자분리 영역과 활성 영역(active region)을 정의한다. 즉, 소자분리영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 패드 질화막(406), 패드 산화막(404) 및 반도체 기판(402)을 식각하여 트렌치(408 및 410)를 형성한다. 이때 셀 지역과 주변회로 지역은 식각 각도를 조절하여 셀 지역과 주변회로 지역의 트렌치 깊이를 다르게 형성하는데, 셀 지역에 형성된 트렌치가 참조번호 408이고, 주변회로 지역에 형성된 트렌치가 참조번호 410이다. 즉, 도 4(b)와 같이 셀 지역에는 저항을 줄이기 위하여 트렌치 깊이를 작게 형성하고, 주변회로 지역은 깊이를 크게 형성한다. 식각 각도를 조절하여 셀 지역의 트렌치 깊이를 변화시키는 방법을 표 1을 참조하여 설명한다.
각도(°) 깊이(Å)
길이-2400Å 길이-2200Å 길이-2000Å
70 3297 3022 2747
69 3126 2866 2605
68 2970 2723 2475
67 2827 2591 2356
66 2695 2471 2246
65 2573 2359 2145
64 2460 2255 2050
63 2355 2159 1963
62 2257 2069 1881
61 2165 1984 1804
60 2078 1905 1732
59 1997 1831 1664
58 1920 1760 1600
57 1848 1694 1540
56 1779 1631 1483
55 1714 1571 1428
50 1430 1311 1192
49 1380 1265 1150
48 1333 1222 1111
47 1287 1180 1072
46 1243 1139 1036
표 1을 참조하면, 식각 각도에 따라 식각 되는 깊이가 변화하게 되는데, 이는 트렌치 영역에 형성되는 필드 산화막의 길이에 따라서도 변화된다. 즉, 식각 시 트렌치 영역에 형성되는 필드 산화막의 길이에 따른 식각 각도를 조절함으로써 셀에 형성되는 트렌치의 깊이를 조절할 수 있다. 이때, 셀 지역보다는 주변회로지역이 필드 산화막의 길이가 크기 때문에 식각 각도가 동일하다고 하여도 주변회로지역에 형성되는 트렌치의 깊이가 더 깊게 되고, 결국 식각 시 주변회로지역의 식각깊이를 타겟(target)으로 하여 식각한다. 식각 각도는 50°~70°것이 바람직하고, 트렌치 영역에 형성되는 필드 산화막의 길이 즉 트렌치의 폭은 0.1㎛~0.6㎛ 인 것이 바람직하다.
이어서, 트렌치 측벽의 식각 손상을 보상하기 위하여 트렌치 내벽에 희생 산화막(sacrificial oxide)을 형성한다. 상기 희생 산화막은 건식 또는 습식 산화 방식으로 형성하며, 700℃~1000℃ 정도의 온도 범위에서 200Å~400Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 희생 산화막을 식각액을 사용하여 제거한 후, 트렌치 식각에 따른 손상을 제거하기 위한 측벽 산화를 진행하여 트렌치 내에 측벽 산화막(미도시)을 형성한다. 측벽 산화막은 습식 산화 방식을 이용하여 800℃~1000℃ 정도의 온도 범위에서 300Å~600Å 정도의 두께로 형성하는 것이 바람직하고, 필드 산화막과의 오버랩(overlap)이 40%~70% 가 되도록 형성하는 것이 바람직하다.
전체 구조 상부에 라이너(liner)(미도시)를 형성한다. 라이너는 후속 공정에서 형성되는 트렌치 절연막과의 접착을 강화하고, 후속 식각 공정에 의해 트렌치 절연막과 반도체 기판 사이가 움푹 파여서 형성되는 모트(moat) 현상을 방지하며, 누설 전류(leakage current)를 방지하는 역할을 한다. 라이너는 고온 산화막(High Temperature Oxide, HTO)을 이용하고, 고온에서 치밀화 공정을 통해 형성하는 것이 바람직하다. 예컨대 SiH2Cl2(dichlorosilane; DCS)와 산소를 반응시켜 50Å~300Å 정도의 두께로 형성하는 것이 바람직하고, 900℃~1100℃의 온도 범위에서 N2를 이용한 열처리로 20분~30분의 치밀화 과정을 더 포함하여 형성할 수 있다. 또는 라이너는 산화막 대신 질화막을 이용하여 형성할 수도 있다.
이어서, 트렌치 절연막을 증착하여 트렌치(408 및 410)내를 매립한다. 이때, 트렌치 절연막은 트렌치내를 충분히 매립하면서 패드 질화막(406)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 4000Å~8000Å 정도의 두께로 증착한다. 트렌치 절연막은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치(408 및 410) 내에 보이드(void) 등이 형성되지 않도록 매립한다. 그런데, 이러한 라이너 형성, 열처리 및 트렌치 절연막 증착의 순서 대신에 라이너 형성, 트렌치 절연막 증착 및 열처리의 순서로 공정을 진행할 수도 있다.
트렌치를 매립하고 난 후, 전체 구조 상부에 패드 질화막(404)을 식각 베리어층(Stop barrier)으로 평탄화 공정(CMP; Chemical mechanical pholishing)을 실시하여 트렌치 절연막을 연마하고, 세정 공정을 실시한다. 세정 공정은 평탄화 공정 이후 패드 질화막 위에 잔존할 가능성이 있는 트렌치 절연막의 레지두(residue)를 제거하기 위함인데, 패드 질화막이 너무 과도하게 식각되지 않도록 실시된다. 또한, 트렌치 절연막의 높이가 감소하는 것을 최대한 억제하는 것이 바람직하다.
이어서, H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립(stripe)공정을 실시하여 패드 질화막(406)을 제거함으로써, 도 4(c)에 도시한 바와 같이 상부 구조가 돌출 형태를 갖는 트랜치 절연막(412), 즉 필드 산화막이 형성된다. 이때, 트렌치 절연막의 돌출부는 활성 영역으로부터 100Å~1000Å의 두께를 가질 수 있도록 실시하는 것이 바람직하다. 이하에서는 셀 영역을 중심으로 설명한다.
전체 구조 상부에 HF 또는 BOE(Buffer Oxide Etchant)를 이용한 세정 공정을 실시함으로써 트랜치 절연막(412)의 돌출부가 소정 폭으로 식각된다. 이때, 세정 공정의 시간을 조절하여 필드 산화막과의 오버랩이 30%~40% 가 되도록 형성한다. 이와 같은 세정 공정의 자유도는 트렌치를 형성할 때의 2중 프로파일 형성에 많은 영향을 받으며, 후속의 터널 산화막 공정 시 터널 산화막이 얇아지는 현상과도 밀접한 관련을 가지고, 트랜지스터의 형성에도 영향을 끼친다.
도 4(d)를 참조하면, 웰 이온 주입 공정(Well Implantation) 및 문턱전압 이온 주입 공정(Vt adjust Implantation)을 위해 활성 영역 상에 문턱전압 스크린 산화공정(Vt screen oxidation)을 실시함으로써 30Å 내지 100Å의 두께로 스크린 산화막(414)이 형성된다. 이어서, 웰 이온 주입 공정을 실시하여 반도체 기판(402)의 활성 영역에 웰 영역(미도시)을 형성하고, 문턱전압 이온 주입 공정을 실시하여 불순물 영역(미도시)을 형성한다.
이어서, 세정공정을 실시하여 스크린 산화막(414)을 제거한 후 스크린 산화막이 제거된 부위에 터널 산화막(416)이 형성된다. 이때, 터널 산화막(416)은 750 내지 800Å의 온도에서 습식 산화방식을 실시하여 증착한 후, 반도체 기판(402)과의 계면 결함 밀도를 최소화하기 위해 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 열처리를 실시함으로써 형성된다. 또한 터널 산화막의 두께는 가장자리 부분이 중앙 부분에 비해 1.05~1.4배 정도 크게 형성할 수 있고, 이렇게 두께를 조절하기 위하여 세정 공정을 이용할 수 있다.
도 4(e)를 참조하면, 전체 구조 상부에 제1 폴리실리콘막(418)을 증착하고, 평탄화 공정을 실시한다. 이때, 제1 폴리실리콘막은 트렌치 절연막의 높이 보다 200Å~1000Å 정도 큰 두께로 증착하는 것이 바람직하고, 평탄화 공정은 화학기계적 연마 공정을 이용하여 트렌치 절연막(412)을 기준으로 플로팅 게이트가 완벽하게 분리될 수 있도록 하면서 제1 폴리실리콘막(418)의 두께가 1000Å~1700Å 정도로 균일하게 잔존하도록 하는 것이 바람직하다.
도 4(f)를 참조하면, HF 또는 BOE를 이용한 세정공정을 통해 제1 폴리실리콘막 사이에 돌출된 트렌치 절연막을 제거하고, 제1 폴리실리콘막(418) 및 트렌치 절연막(412)의 상부에 유전체막(420)을 형성한다. 유전체막은 산화막/질화막/산화막/질화막 형태의 구조, 즉 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조로 형성하거나, 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하고, 각각 35Å~80Å의 두께로 형성하는 것이 바람직하다.
이어서, 콘트롤 게이트를 형성하기 위한 제2 폴리실리콘막(422) 및 실리사이드(silicide) 막을 형성하고, 게이트 패터닝 공정을 수행한다. 이때 제2 폴리실리콘막의 증착은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성할 수 있고, 도핑된 폴리실리콘을 500Å~2000Å의 두께로 하여 형성하거나, 도핑된 폴리실리콘(doped poly-silicon)을 500Å~2000Å의 두께 및 도핑되지 않은 폴리실리콘(un-doped poly-silicon)을 50Å~200Å의 두께로 하여 형성할 수 있다.
이후 진행되는 공정은 통상적인 플래시 메모리 소자의 공정과 동일하게 실시한다.
도 5 및 6은 본 발명에 의해 트렌치를 형성했을 때 셀 지역 및 주변회로지역의 프로파일을 보여주는 사진으로서, 식각 각도를 60°로 하였을 때의 결과이다. 도 5를 참조하면, 셀의 경우는 트렌치 깊이가 1700Å 정도로 형성되고, 도 6을 참조하면, 주변회로의 경우는 트렌치 깊이가 2500Å 정도로 형성되었다. 또한 주변회로 영역의 경우에는 처음에는 셀과 같은 프로파일을 유지하다가 셀 지역의 식각이 멈추는 부분부터 더욱 경사가 크게 식각되어서 더 깊게 형성될 수 있음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 제조방법은, 플래시 메모리의 트랜치 소자분리 공정 시 식각 각도 및 시간을 조절하여 셀 지역과 주변회로 지역의 트랜치 깊이를 다르게 형성하므로, 셀 소스 저항을 감소시켜 소스 저항 때문에 발생하는 백 바이어스 효과를 줄일 수 있고, 셀 전류를 증가시켜 소자의 읽기 속도를 증가시킬 수 있는 효과가 있다. 또한, 추가적인 마스크 및 추가적인 공정없이 식각 각도의 조절을 통해 소스 저항을 조절할 수 있으므로 다양한 공정 마진의 확보가 가능한 효과가 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (11)

  1. (a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계;
    (b) 소자분리막 형성을 위한 마스크를 이용해 상기 패드 질화막, 패드 산화막 및 기판을 식각하여 트렌치를 형성할 때, 상기 트렌치 폭에 따른 식각 각도를 조절하여 깊이가 서로 다른 트렌치를 형성하는 단계;
    (c) 상기 트렌치에 형성될 물질의 접착력을 향상시키고 모우트가 형성되는 것을 방지하기 위하여 상기 트렌치를 포함한 전체 구조 상부에 라이너를 형성하는 단계;
    (d) 전체구조 상부면에 트렌치 절연막을 증착하여 상기 트렌치 내를 매립하는 단계;
    (e) 상기 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성하는 단계;
    (f) 이온주입 공정을 통해 웰 영역을 형성하는 단계; 및
    (g) 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
  2. 제1 항에 있어서, 상기 (b) 단계에 있어서,
    주변회로 영역의 트렌치를 셀 영역의 트렌치보다 더 깊게 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
  3. 제1 항에 있어서, 상기 (b) 단계에 있어서,
    상기 식각 각도는 50°~70°인 것을 특징으로 하는 플래시 메모리 제조방법.
  4. 제1 항에 있어서, 상기 (b) 단계에 있어서,
    상기 트렌치의 폭은 0.1㎛~0.6㎛인 것을 특징으로 하는 플래시 메모리 제조방법.
  5. 제1 항에 있어서, 상기 패드 산화막은
    건식 또는 습식 산화 방식으로 형성하며, 700℃~1000℃의 온도에서 100Å~300Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
  6. 제1 항에 있어서, 상기 패드 질화막은
    LP-CVD 방법으로 형성하며, 2000Å~4000Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
  7. 제1 항에 있어서, 상기 (b) 단계 후에,
    상기 트렌치 내벽에 희생 산화막을 형성하는 단계; 및
    상기 희생 산화막을 식각액을 이용하여 제거한 후, 트렌치 내벽에 측벽 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 제조방법.
  8. 제7 항에 있어서, 상기 희생 산화막은
    건식 또는 습식 산화 방식으로 형성하며, 700℃~1000℃ 의 온도에서 200Å~400Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
  9. 제7 항에 있어서, 상기 측벽 산화막은
    습식 산화 방식을 이용하여 800℃~1000℃ 의 온도에서 300Å~600Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
  10. 제1 항에 있어서, 상기 라이너는
    고온 산화막(HTO)으로 형성하고, DCS 와 산소를 반응시켜 50Å~300Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
  11. 제1 항에 있어서, 상기 (d) 단계에 있어서,
    상기 트렌치 절연막은 HDP 산화막을 이용하여 4000Å~8000Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003065428A (ja) * 2001-03-02 2003-03-05 Toyota Central Res & Dev Lab Inc ベルト式無段変速機のプーリ推力制御装置
US6995095B2 (en) * 2003-10-10 2006-02-07 Macronix International Co., Ltd. Methods of simultaneously fabricating isolation structures having varying dimensions
JP4564272B2 (ja) * 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
US7138681B2 (en) * 2004-07-27 2006-11-21 Micron Technology, Inc. High density stepped, non-planar nitride read only memory
JP2006186073A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
US7153755B2 (en) * 2005-01-26 2006-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Process to improve programming of memory cells
KR100680489B1 (ko) * 2005-04-20 2007-02-08 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
KR100632655B1 (ko) * 2005-05-11 2006-10-12 주식회사 하이닉스반도체 플래쉬 메모리소자 및 이의 제조방법
US20070194402A1 (en) * 2006-02-21 2007-08-23 Micron Technology, Inc. Shallow trench isolation structure
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20070246795A1 (en) * 2006-04-20 2007-10-25 Micron Technology, Inc. Dual depth shallow trench isolation and methods to form same
KR100790255B1 (ko) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조 방법
US8120137B2 (en) * 2008-05-08 2012-02-21 Micron Technology, Inc. Isolation trench structure
TWI409912B (zh) * 2009-07-03 2013-09-21 Vanguard Int Semiconduct Corp 高壓半導體元件之間的深溝槽結構的製造方法
US8598675B2 (en) * 2011-02-10 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure profile for gap filling
KR200458195Y1 (ko) * 2011-10-19 2012-01-30 김효선 연결부재가 형성된 신장발육용 점프 운동기구
DE102016105255B4 (de) 2016-03-21 2020-06-18 X-Fab Semiconductor Foundries Ag Verfahren zur Erzeugung von Isolationsgräben unterschiedlicher Tiefe in einem Halbleitersubstrat

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291175A (ja) * 1993-04-01 1994-10-18 Kyocera Corp 静電チャック
JPH07245294A (ja) * 1994-03-07 1995-09-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPH10125653A (ja) * 1996-10-17 1998-05-15 Fujitsu Ltd 半導体装置の製造方法
JP2000323564A (ja) * 1999-05-10 2000-11-24 Nec Corp 半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624022B1 (en) * 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291175A (ja) * 1993-04-01 1994-10-18 Kyocera Corp 静電チャック
JPH07245294A (ja) * 1994-03-07 1995-09-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPH10125653A (ja) * 1996-10-17 1998-05-15 Fujitsu Ltd 半導体装置の製造方法
JP2000323564A (ja) * 1999-05-10 2000-11-24 Nec Corp 半導体装置の製造方法

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