JPH07245294A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07245294A JPH07245294A JP3579294A JP3579294A JPH07245294A JP H07245294 A JPH07245294 A JP H07245294A JP 3579294 A JP3579294 A JP 3579294A JP 3579294 A JP3579294 A JP 3579294A JP H07245294 A JPH07245294 A JP H07245294A
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Abstract
(57)【要約】
【目的】 マスク合わせずれによる溝間の相対的な位置
ずれを防止することが可能な半導体装置の製造方法を得
る。 【構成】 各溝１５、１６、１７を形成する箇所に深い
方の溝１５、１６の開口幅Ｗ１９が浅い方の溝１７の開
口幅Ｗ２０より広く形成された各開口１９、２０を有す
る溝形成用マスク１８を介してエッチングを行う。
ずれを防止することが可能な半導体装置の製造方法を得
る。 【構成】 各溝１５、１６、１７を形成する箇所に深い
方の溝１５、１６の開口幅Ｗ１９が浅い方の溝１７の開
口幅Ｗ２０より広く形成された各開口１９、２０を有す
る溝形成用マスク１８を介してエッチングを行う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板上の半導
体層に深さの異なる複数の溝が形成された半導体装置の
製造方法に関するものである。
体層に深さの異なる複数の溝が形成された半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】図９は従来の半導体装置の構成を示す断
面図である。図において、１は例えばｐ型の半導体基
板、２はこの半導体基板１上に形成された例えばｎ+型
の埋込み領域、３はこの埋込み領域２上に形成された例
えばｎ-型のエピタキシャル層（以下エピ層と称す）、
４及び５は素子間を分離するための半導体基板１の深さ
まで形成された第１及び第２の溝、６はこの両溝４及び
５にはさまれた領域に設けられ素子内能動領域を分離す
るためのエピ層３に設けられた第３の溝である。
面図である。図において、１は例えばｐ型の半導体基
板、２はこの半導体基板１上に形成された例えばｎ+型
の埋込み領域、３はこの埋込み領域２上に形成された例
えばｎ-型のエピタキシャル層（以下エピ層と称す）、
４及び５は素子間を分離するための半導体基板１の深さ
まで形成された第１及び第２の溝、６はこの両溝４及び
５にはさまれた領域に設けられ素子内能動領域を分離す
るためのエピ層３に設けられた第３の溝である。
【０００３】７はこれら各溝４、５及び６に埋め込まれ
た酸化膜、８は第１及び第３の溝４、６にはさまれた領
域に形成されたベース拡散領域、９はこのベース拡散領
域８内に形成されたエミッタ拡散領域、１０は第２及び
第３の溝５、６にはさまれた領域で埋込み領域２に接続
して形成されたコレクタ拡散領域、１１はエピ層３上に
形成された層間絶縁膜、１２はこの層間絶縁膜１１に設
けられたコンタクトホールを介してベース拡散領域８、
エミッタ拡散領域９及びコレクタ拡散領域１０にそれぞ
れ接続して形成された配線電極である。
た酸化膜、８は第１及び第３の溝４、６にはさまれた領
域に形成されたベース拡散領域、９はこのベース拡散領
域８内に形成されたエミッタ拡散領域、１０は第２及び
第３の溝５、６にはさまれた領域で埋込み領域２に接続
して形成されたコレクタ拡散領域、１１はエピ層３上に
形成された層間絶縁膜、１２はこの層間絶縁膜１１に設
けられたコンタクトホールを介してベース拡散領域８、
エミッタ拡散領域９及びコレクタ拡散領域１０にそれぞ
れ接続して形成された配線電極である。
【０００４】次いで、図９ないし図１２にもとづいて従
来の半導体装置の製造工程について説明する。まず、ｐ
型の半導体基板１に例えばＡｓのイオン注入などでｎ+
型の埋込み領域２を形成し、その上にｎ-型のエピ層３
を成長させる（図１０−ａ）。次に、このエピ層３上に
レジスト材を塗布し、写真製版により第３の溝６を形成
するための開口がパターニングされた第１の溝形成用マ
スク１３を形成する（図１０−ｂ）。
来の半導体装置の製造工程について説明する。まず、ｐ
型の半導体基板１に例えばＡｓのイオン注入などでｎ+
型の埋込み領域２を形成し、その上にｎ-型のエピ層３
を成長させる（図１０−ａ）。次に、このエピ層３上に
レジスト材を塗布し、写真製版により第３の溝６を形成
するための開口がパターニングされた第１の溝形成用マ
スク１３を形成する（図１０−ｂ）。
【０００５】次に、この第１の溝形成用マスク１３を介
してエピ層３をエッチングし第３の溝６を形成する（図
１０−ｃ）。そして、第１の溝形成用マスク１３を除去
する（図１０−ｄ）。次に、再びエピ層３上にレジスト
材を塗布し、写真製版により第１及び第２の溝４、５を
形成するための開口がパターニングがされた第２の溝形
成用マスク１４を形成する（図１１−ａ）。
してエピ層３をエッチングし第３の溝６を形成する（図
１０−ｃ）。そして、第１の溝形成用マスク１３を除去
する（図１０−ｄ）。次に、再びエピ層３上にレジスト
材を塗布し、写真製版により第１及び第２の溝４、５を
形成するための開口がパターニングがされた第２の溝形
成用マスク１４を形成する（図１１−ａ）。
【０００６】次に、この第２の溝形成用マスク１４を介
して上記エッチン時よりエッチング量を多くして半導体
基板１にとどくまでエッチングし第１及び第２の溝４、
５を形成する（図１１−ｂ）。そして、第２の溝形成用
マスク１４を除去する（図１１−ｃ）。次に、各溝４、
５及び６に酸化膜７を埋め込み（図１２−ａ）、次に、
熱拡散で例えばリン等のＮ型不純物をドーピングして、
コレクタ拡散領域１０を形成する。次に、例えばボロン
等のＰ型不純物と例えばヒ素等のＮ型不純物をイオン注
入し、熱処理を施すことにより活性化させてベース拡散
領域８及びエミッタ拡散領域９をそれぞれ形成する（図
１２−ｂ）。
して上記エッチン時よりエッチング量を多くして半導体
基板１にとどくまでエッチングし第１及び第２の溝４、
５を形成する（図１１−ｂ）。そして、第２の溝形成用
マスク１４を除去する（図１１−ｃ）。次に、各溝４、
５及び６に酸化膜７を埋め込み（図１２−ａ）、次に、
熱拡散で例えばリン等のＮ型不純物をドーピングして、
コレクタ拡散領域１０を形成する。次に、例えばボロン
等のＰ型不純物と例えばヒ素等のＮ型不純物をイオン注
入し、熱処理を施すことにより活性化させてベース拡散
領域８及びエミッタ拡散領域９をそれぞれ形成する（図
１２−ｂ）。
【０００７】次に、エピ層３上に層間絶縁膜１１を形成
し、そして、この層間絶縁膜１１にコンタクトホールを
形成し、これらコンタクトホールを介してベース拡散領
域８、エミッタ拡散領域９及びコレクタ拡散領域１０に
それぞれ接続された配線電極１２をそれぞれ形成して、
図９に示したバイポーラトランジスタを備えた半導体装
置ができる。
し、そして、この層間絶縁膜１１にコンタクトホールを
形成し、これらコンタクトホールを介してベース拡散領
域８、エミッタ拡散領域９及びコレクタ拡散領域１０に
それぞれ接続された配線電極１２をそれぞれ形成して、
図９に示したバイポーラトランジスタを備えた半導体装
置ができる。
【０００８】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように、深さの異なる複数の溝を形成す
るのに、それぞれの深さの溝の形成ごとに写真製版をし
てエッチングを行う工程を繰り返し行っているので、マ
スク合わせずれによる溝の相対的な位置ずれが生じると
いう問題点があった。
造方法は以上のように、深さの異なる複数の溝を形成す
るのに、それぞれの深さの溝の形成ごとに写真製版をし
てエッチングを行う工程を繰り返し行っているので、マ
スク合わせずれによる溝の相対的な位置ずれが生じると
いう問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、マスク合わせずれによる溝間の
相対的な位置ずれが防止できる半導体装置の製造方法を
提供することを目的とする。
ためになされたもので、マスク合わせずれによる溝間の
相対的な位置ずれが防止できる半導体装置の製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、溝を形成する箇所に深い方
の溝の開口幅が浅い方の溝の開口幅より広く形成された
開口を有するマスクを半導体層上に形成し、このマスク
を介してエッチングを行い溝を形成するものである。
る半導体装置の製造方法は、溝を形成する箇所に深い方
の溝の開口幅が浅い方の溝の開口幅より広く形成された
開口を有するマスクを半導体層上に形成し、このマスク
を介してエッチングを行い溝を形成するものである。
【００１１】又、この発明の請求項２に係る半導体装置
の製造方法は、浅い方の溝の底部に相当する領域に酸化
膜を形成した後、溝を形成する箇所に開口を有するマス
クを半導体層上に形成し、このマスクを介してエッチン
グを行い溝を形成するものである。
の製造方法は、浅い方の溝の底部に相当する領域に酸化
膜を形成した後、溝を形成する箇所に開口を有するマス
クを半導体層上に形成し、このマスクを介してエッチン
グを行い溝を形成するものである。
【００１２】又、この発明の請求項３に係る半導体装置
の製造方法は、浅い方の溝の底部に相当する領域に窒化
膜を形成した後、溝を形成する箇所に開口を有するマス
クを半導体層上に形成し、このマスクを介してエッチン
グを行い溝を形成するものである。
の製造方法は、浅い方の溝の底部に相当する領域に窒化
膜を形成した後、溝を形成する箇所に開口を有するマス
クを半導体層上に形成し、このマスクを介してエッチン
グを行い溝を形成するものである。
【００１３】又、この発明の請求項４に係る半導体装置
の製造方法は、深い方の溝を形成する領域に浅い方の溝
を形成する領域より深くイオンを注入した後、溝を形成
する箇所に開口を有するマスクを半導体層上に形成し、
このマスクを介してエッチングを行い溝を形成するもの
である。
の製造方法は、深い方の溝を形成する領域に浅い方の溝
を形成する領域より深くイオンを注入した後、溝を形成
する箇所に開口を有するマスクを半導体層上に形成し、
このマスクを介してエッチングを行い溝を形成するもの
である。
【００１４】又、この発明の請求項５に係る半導体装置
の製造方法は、第１の導電型の基板上に第２の導電型の
埋込層および第２の導電型のエピタキシャル層を順次堆
積させて半導体基板を形成し、深い方の溝を形成する領
域に浅い方の溝を形成する領域より深くイオンを注入
し、イオン注入と同時に埋込層の所定の領域にもイオン
を注入してコレクタ拡散領域を形成した後、溝を形成す
る箇所に開口を有するマスクを半導体層上に形成し、マ
スクを介してエッチングを行い溝を形成するものであ
る。
の製造方法は、第１の導電型の基板上に第２の導電型の
埋込層および第２の導電型のエピタキシャル層を順次堆
積させて半導体基板を形成し、深い方の溝を形成する領
域に浅い方の溝を形成する領域より深くイオンを注入
し、イオン注入と同時に埋込層の所定の領域にもイオン
を注入してコレクタ拡散領域を形成した後、溝を形成す
る箇所に開口を有するマスクを半導体層上に形成し、マ
スクを介してエッチングを行い溝を形成するものであ
る。
【００１５】
【作用】この発明の請求項１における半導体装置の製造
方法は、溝を形成する箇所に深い方の溝の開口幅が浅い
方の溝の開口幅より広く形成された開口を有するマスク
を介してエッチングを行い、マスクの開口幅に応じてエ
ッチング量を変えることによって深さの異なる溝を同時
に形成する。
方法は、溝を形成する箇所に深い方の溝の開口幅が浅い
方の溝の開口幅より広く形成された開口を有するマスク
を介してエッチングを行い、マスクの開口幅に応じてエ
ッチング量を変えることによって深さの異なる溝を同時
に形成する。
【００１６】又、この発明の請求項２における半導体装
置の製造方法は、浅い方の溝の底部に相当する領域に酸
化膜を形成した後、マスクを介してエッチングを行い、
酸化膜をストッパーとすることによって浅い方の溝を同
時に形成する。
置の製造方法は、浅い方の溝の底部に相当する領域に酸
化膜を形成した後、マスクを介してエッチングを行い、
酸化膜をストッパーとすることによって浅い方の溝を同
時に形成する。
【００１７】又、この発明の請求項３における半導体装
置の製造方法は、浅い方の溝の底部に相当する領域に窒
化膜を形成した後、マスクを介してエッチングを行い、
窒化膜をストッパーとすることによって浅い方の溝を同
時に形成する。
置の製造方法は、浅い方の溝の底部に相当する領域に窒
化膜を形成した後、マスクを介してエッチングを行い、
窒化膜をストッパーとすることによって浅い方の溝を同
時に形成する。
【００１８】又、この発明の請求項４における半導体装
置の製造方法は、深い方の溝を形成する領域に浅い方の
溝を形成する領域より深くイオンを注入した後、マスク
を介してエッチングを行うことによって、深さの異なる
溝を同時に形成する。
置の製造方法は、深い方の溝を形成する領域に浅い方の
溝を形成する領域より深くイオンを注入した後、マスク
を介してエッチングを行うことによって、深さの異なる
溝を同時に形成する。
【００１９】又、この発明の請求項５における半導体装
置の製造方法は、第１の導電型の基板上に第２の導電型
の埋込層および第２の導電型のエピタキシャル層を順次
堆積させて半導体基板を形成し、深い方の溝を形成する
領域に浅い方の溝を形成する領域より深くイオンを注入
し、イオン注入と同時に埋込層の所定の領域にもイオン
を注入してコレクタ拡散領域を形成した後、溝を形成す
る箇所に開口を有するマスクを半導体層上に形成し、マ
スクを介してエッチングを行うことによって、深さの異
なる溝とコレクタ拡散領域とを同時に形成する。
置の製造方法は、第１の導電型の基板上に第２の導電型
の埋込層および第２の導電型のエピタキシャル層を順次
堆積させて半導体基板を形成し、深い方の溝を形成する
領域に浅い方の溝を形成する領域より深くイオンを注入
し、イオン注入と同時に埋込層の所定の領域にもイオン
を注入してコレクタ拡散領域を形成した後、溝を形成す
る箇所に開口を有するマスクを半導体層上に形成し、マ
スクを介してエッチングを行うことによって、深さの異
なる溝とコレクタ拡散領域とを同時に形成する。
【００２０】
実施例１．以下、この発明の実施例を図について説明す
る。図１は実施例１における半導体装置の構成を示す断
面図である。図において、従来の場合と同様の部分は同
一符号を付して説明を省略する。１５及び１６は素子間
を分離するため半導体基板１の深さまで形成された第１
及び第２の溝、１７はこの両溝１５及び１６にはさまれ
た領域に設けられ、素子内能動領域を分離するためエピ
層３に設けられた第３の溝である。
る。図１は実施例１における半導体装置の構成を示す断
面図である。図において、従来の場合と同様の部分は同
一符号を付して説明を省略する。１５及び１６は素子間
を分離するため半導体基板１の深さまで形成された第１
及び第２の溝、１７はこの両溝１５及び１６にはさまれ
た領域に設けられ、素子内能動領域を分離するためエピ
層３に設けられた第３の溝である。
【００２１】次いで、上記のように構成された実施例１
の半導体装置の製造方法を図１ないし図３にもとづいて
説明する。まず、従来の場合と同様に、ｐ型の半導体基
板１に例えばＡｓのイオン注入などでｎ+型の埋込み領
域２を形成し、その上にｎ-型のエピ層３を成長させる
（図２−ａ）。
の半導体装置の製造方法を図１ないし図３にもとづいて
説明する。まず、従来の場合と同様に、ｐ型の半導体基
板１に例えばＡｓのイオン注入などでｎ+型の埋込み領
域２を形成し、その上にｎ-型のエピ層３を成長させる
（図２−ａ）。
【００２２】次に、このエピ層３上にレジスト材を塗布
し、写真製版により第１及び第２の溝１５、１６を形成
するための例えば１μｍの幅Ｗ１９の開口１９、第３の
溝１７を形成するための例えば０．１μｍの幅Ｗ２０の
開口２０を溝の幅に応じてパターニングされた、溝形成
用マスク１８を形成する（図２−ｂ）。尚、この時深い
方の溝１５、１６の幅Ｗ１９は浅い方の溝１７の幅Ｗ２
０より広く形成されている。
し、写真製版により第１及び第２の溝１５、１６を形成
するための例えば１μｍの幅Ｗ１９の開口１９、第３の
溝１７を形成するための例えば０．１μｍの幅Ｗ２０の
開口２０を溝の幅に応じてパターニングされた、溝形成
用マスク１８を形成する（図２−ｂ）。尚、この時深い
方の溝１５、１６の幅Ｗ１９は浅い方の溝１７の幅Ｗ２
０より広く形成されている。
【００２３】次に、溝形成用マスク１８を介してエッチ
ングを行い各溝１５、１６、１７を同時に形成する（図
２−ｃ）。図からも明らかなように開口幅によりエッチ
ャントのエッチング部への到達量が変わるというマイク
ロローディング効果により、同時にエッチングを行って
も広い方の幅Ｗ１９の箇所は半導体基板１までの深さ２
μｍ、又、狭い方の幅Ｗ２０の箇所はエピ層３までの深
さ１μｍとエッチング量が変わってくる。そして、溝形
成用マスク１８を除去する（図３−ａ）。
ングを行い各溝１５、１６、１７を同時に形成する（図
２−ｃ）。図からも明らかなように開口幅によりエッチ
ャントのエッチング部への到達量が変わるというマイク
ロローディング効果により、同時にエッチングを行って
も広い方の幅Ｗ１９の箇所は半導体基板１までの深さ２
μｍ、又、狭い方の幅Ｗ２０の箇所はエピ層３までの深
さ１μｍとエッチング量が変わってくる。そして、溝形
成用マスク１８を除去する（図３−ａ）。
【００２４】次に、従来の場合と同様に、各溝１５、１
６、１７に酸化膜７を埋め込み（図３−ｂ）、次に、熱
拡散で例えばリン等のＮ型不純物をドーピングして、コ
レクタ拡散領域１０を形成する。次に、例えばボロン等
のＰ型不純物と例えばヒ素等のＮ型不純物をイオン注入
し、熱処理を施すことにより活性化させてベース拡散領
域８及びエミッタ拡散領域９をそれぞれ形成する（図３
−ｃ）。次に、エピ層３上に層間絶縁膜１１を形成し、
そして、この層間絶縁膜１１にコンタクトホールを形成
し、これらコンタクトホールを介してベース拡散領域
８、エミッタ拡散領域９及びコレクタ拡散領域１０にそ
れぞれ接続された配線電極１２をそれぞれ形成して、図
１に示したバイポーラトランジスタを備えた半導体装置
ができる。
６、１７に酸化膜７を埋め込み（図３−ｂ）、次に、熱
拡散で例えばリン等のＮ型不純物をドーピングして、コ
レクタ拡散領域１０を形成する。次に、例えばボロン等
のＰ型不純物と例えばヒ素等のＮ型不純物をイオン注入
し、熱処理を施すことにより活性化させてベース拡散領
域８及びエミッタ拡散領域９をそれぞれ形成する（図３
−ｃ）。次に、エピ層３上に層間絶縁膜１１を形成し、
そして、この層間絶縁膜１１にコンタクトホールを形成
し、これらコンタクトホールを介してベース拡散領域
８、エミッタ拡散領域９及びコレクタ拡散領域１０にそ
れぞれ接続された配線電極１２をそれぞれ形成して、図
１に示したバイポーラトランジスタを備えた半導体装置
ができる。
【００２５】以上のように実施例１では深さの異なる複
数の溝１５、１６、１７を深い方の溝１５、１６の開口
幅Ｗ１９が浅い方の溝１７の開口幅Ｗ２０より広くパタ
ーニングされた溝形成用マスク１８を介して１度のエッ
チング工程にて形成するようにしたので、製造工程が簡
略化されるのはもちろんのこと、マスク合わせずれによ
る各溝１５、１６、１７間の相対的な位置ずれを防ぐこ
とができる。
数の溝１５、１６、１７を深い方の溝１５、１６の開口
幅Ｗ１９が浅い方の溝１７の開口幅Ｗ２０より広くパタ
ーニングされた溝形成用マスク１８を介して１度のエッ
チング工程にて形成するようにしたので、製造工程が簡
略化されるのはもちろんのこと、マスク合わせずれによ
る各溝１５、１６、１７間の相対的な位置ずれを防ぐこ
とができる。
【００２６】実施例２．図４はこの発明の実施例２にお
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。２１は第３の溝６の底部に溝の幅より若干広
く形成されたシリコン酸化膜である。
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。２１は第３の溝６の底部に溝の幅より若干広
く形成されたシリコン酸化膜である。
【００２７】次いで、図４ないし図６にもとづいて実施
例２の半導体装置の製造工程について説明する。まず、
実施例１の場合と同様に半導体基板１上に埋込み領域２
及びエピ層３を順次形成して、このエピ層３上にレジス
ト材を塗布して、写真製版により浅い方の第３の溝６を
形成する箇所に溝の幅より例えば片側を０．２５μｍ以
上広い開口がパターニングされた酸素注入用マスク２２
を形成する。そして、この酸素注入用マスク２２を介し
てＯ+イオンを例えば３００ＫｅＶで１０18ｃｍ-2注入
して、第３の溝６の底部に相当する位置に溝の幅より例
えば片側を０．２５μｍ以上広がった酸素イオン注入領
域２３を形成し、熱処理を施すことによってこの酸素イ
オン注入領域２３を１０-1μｍ程度のシリコン酸化膜２
１に変化させる（図５−ｂ）。
例２の半導体装置の製造工程について説明する。まず、
実施例１の場合と同様に半導体基板１上に埋込み領域２
及びエピ層３を順次形成して、このエピ層３上にレジス
ト材を塗布して、写真製版により浅い方の第３の溝６を
形成する箇所に溝の幅より例えば片側を０．２５μｍ以
上広い開口がパターニングされた酸素注入用マスク２２
を形成する。そして、この酸素注入用マスク２２を介し
てＯ+イオンを例えば３００ＫｅＶで１０18ｃｍ-2注入
して、第３の溝６の底部に相当する位置に溝の幅より例
えば片側を０．２５μｍ以上広がった酸素イオン注入領
域２３を形成し、熱処理を施すことによってこの酸素イ
オン注入領域２３を１０-1μｍ程度のシリコン酸化膜２
１に変化させる（図５−ｂ）。
【００２８】次に、再びエピ層３上にレジスト材を塗布
して写真製版により各溝４、５、６を形成するための開
口がパターニングされた溝形成用マスク２４を形成する
（図５−ｃ）。次に、この溝形成用マスク２４を介して
エッチングを行い異なる深さの各溝４、５、６が形成さ
れる（図６−ａ）。図からも明らかなように、あらかじ
め形成されたシリコン酸化膜２１のエッチングレートが
エピ層３のエッチングレートより大変遅いためストッパ
ーとなるため、第３の溝６は浅く形成されている。そし
て、溝形成用マスク２４を除去する（図６−ｂ）。
して写真製版により各溝４、５、６を形成するための開
口がパターニングされた溝形成用マスク２４を形成する
（図５−ｃ）。次に、この溝形成用マスク２４を介して
エッチングを行い異なる深さの各溝４、５、６が形成さ
れる（図６−ａ）。図からも明らかなように、あらかじ
め形成されたシリコン酸化膜２１のエッチングレートが
エピ層３のエッチングレートより大変遅いためストッパ
ーとなるため、第３の溝６は浅く形成されている。そし
て、溝形成用マスク２４を除去する（図６−ｂ）。
【００２９】次に、熱拡散で例えばリン等のＮ型不純物
をドーピングして、コレクタ拡散領域１０を形成する。
次に、例えばボロン等のＰ型不純物と例えばヒ素等のＮ
型不純物をイオン注入し、熱処理を施すことにより活性
化させてベース拡散領域８及びエミッタ拡散領域９をそ
れぞれ形成する。次に、エピ層３上に層間絶縁膜１１を
形成し、そして、この層間絶縁膜１１にコンタクトホー
ルを形成し、これらコンタクトホールを介してベース拡
散領域８、エミッタ拡散領域９及びコレクタ拡散領域１
０にそれぞれ接続された配線電極１２をそれぞれ形成し
て、図４に示すようなバイポーラトランジスタを備えた
半導体装置が形成される。尚、酸素注入用マスク２２と
溝形成用マスク２４とのマスク合わせずれがおこったと
しても、シリコン酸化膜２１は第３の溝６の底部よりマ
スク合わせずれのマージン分の広い領域に形成されてい
るので、シリコン酸化膜２１をはずれてエッチングされ
ることはない。
をドーピングして、コレクタ拡散領域１０を形成する。
次に、例えばボロン等のＰ型不純物と例えばヒ素等のＮ
型不純物をイオン注入し、熱処理を施すことにより活性
化させてベース拡散領域８及びエミッタ拡散領域９をそ
れぞれ形成する。次に、エピ層３上に層間絶縁膜１１を
形成し、そして、この層間絶縁膜１１にコンタクトホー
ルを形成し、これらコンタクトホールを介してベース拡
散領域８、エミッタ拡散領域９及びコレクタ拡散領域１
０にそれぞれ接続された配線電極１２をそれぞれ形成し
て、図４に示すようなバイポーラトランジスタを備えた
半導体装置が形成される。尚、酸素注入用マスク２２と
溝形成用マスク２４とのマスク合わせずれがおこったと
しても、シリコン酸化膜２１は第３の溝６の底部よりマ
スク合わせずれのマージン分の広い領域に形成されてい
るので、シリコン酸化膜２１をはずれてエッチングされ
ることはない。
【００３０】以上のように実施例３では深さの異なる複
数の溝４、５、６を、浅い方の第３の溝６の底部に相当
する領域にシリコン酸化膜２１を形成した後、溝形成用
マスク２４を介して１度のエッチングにて形成するよう
にしたので、マスク合わせずれによる各溝４、５、６間
の相対的な位置ずれを防ぐことができる。
数の溝４、５、６を、浅い方の第３の溝６の底部に相当
する領域にシリコン酸化膜２１を形成した後、溝形成用
マスク２４を介して１度のエッチングにて形成するよう
にしたので、マスク合わせずれによる各溝４、５、６間
の相対的な位置ずれを防ぐことができる。
【００３１】実施例３．上記実施例２ではシリコン酸化
膜２１をエッチング時のストッパーとして用いる例を示
したけれども、これに限られることはなくＯ+イオンの
かわりにＮ+イオンを実施例３と同様にイオン注入し、
アニール処理を施してシリコン窒化膜を溝の底部に相当
する領域に形成した後、このシリコン窒化膜をエッチン
グ時のストッパーとするようにしても上記実施例２と同
様の効果を奏する。
膜２１をエッチング時のストッパーとして用いる例を示
したけれども、これに限られることはなくＯ+イオンの
かわりにＮ+イオンを実施例３と同様にイオン注入し、
アニール処理を施してシリコン窒化膜を溝の底部に相当
する領域に形成した後、このシリコン窒化膜をエッチン
グ時のストッパーとするようにしても上記実施例２と同
様の効果を奏する。
【００３２】実施例４．図７はこの発明の実施例４にお
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。２５及び２６は素子間を分離するため半導体
基板１の深さまで形成された第１及び第２の溝である。
ける半導体装置の構成を示す断面図である。図におい
て、従来の場合と同様の部分は同一符号を付して説明を
省略する。２５及び２６は素子間を分離するため半導体
基板１の深さまで形成された第１及び第２の溝である。
【００３３】次いで、上記のように構成された実施例４
の半導体装置の製造方法を図７及び図８にもとづいて説
明する。まず、実施例１の場合と同様に半導体基板１上
に埋込み領域２及びエピ層３を順次形成して、このエピ
層３上にレジスト材を塗布して、写真製版により深い方
の第１及び第２の溝２５、２６を形成する箇所に溝の幅
より例えば片側０．２５μｍ以上の狭い開口がパターニ
ングされたイオン注入用マスク２７を形成する。そし
て、例えばリンイオン（Ｐ+）を１００ＫｅＶで１０16
〜１０17ｃｍ-2及び３００ＫｅＶで１０16〜１０17ｃｍ
-2にて注入し、イオン注入領域２８を形成する（図８−
ａ）。
の半導体装置の製造方法を図７及び図８にもとづいて説
明する。まず、実施例１の場合と同様に半導体基板１上
に埋込み領域２及びエピ層３を順次形成して、このエピ
層３上にレジスト材を塗布して、写真製版により深い方
の第１及び第２の溝２５、２６を形成する箇所に溝の幅
より例えば片側０．２５μｍ以上の狭い開口がパターニ
ングされたイオン注入用マスク２７を形成する。そし
て、例えばリンイオン（Ｐ+）を１００ＫｅＶで１０16
〜１０17ｃｍ-2及び３００ＫｅＶで１０16〜１０17ｃｍ
-2にて注入し、イオン注入領域２８を形成する（図８−
ａ）。
【００３４】次に、イオン注入用マスク２７を除去し、
再びエピ層３上にレジスト材を塗布して写真製版により
各溝２５、２６、６を形成するための開口がパターニン
グされた溝形成用マスク２９を形成する（図８−ｂ）。
次に、この溝形成用マスク２９を介してエッチングを行
い異なる深さの各溝２５、２６、６を形成する（図８−
ｃ）。図からも明らかなように、あらかじめ形成された
イオン注入領域２８は、イオンを注入されていない領域
と比較するとエッチングレートがはやいため溝２５、２
６は深く形成されている。そして、溝形成用マスク２９
を除去する（図８−ｄ）。
再びエピ層３上にレジスト材を塗布して写真製版により
各溝２５、２６、６を形成するための開口がパターニン
グされた溝形成用マスク２９を形成する（図８−ｂ）。
次に、この溝形成用マスク２９を介してエッチングを行
い異なる深さの各溝２５、２６、６を形成する（図８−
ｃ）。図からも明らかなように、あらかじめ形成された
イオン注入領域２８は、イオンを注入されていない領域
と比較するとエッチングレートがはやいため溝２５、２
６は深く形成されている。そして、溝形成用マスク２９
を除去する（図８−ｄ）。
【００３５】次に、熱拡散で例えばリン等のＮ型不純物
をドーピングして、コレクタ拡散領域１０を形成する。
次に、例えばボロン等のＰ型不純物と例えばヒ素等のＮ
型不純物をイオン注入し、熱処理を施すことにより活性
化させてベース拡散領域８及びエミッタ拡散領域９をそ
れぞれ形成する。次に、エピ層３上に層間絶縁膜１１を
形成し、そして、この層間絶縁膜１１にコンタクトホー
ルを形成し、これらコンタクトホールを介してベース拡
散領域８、エミッタ拡散領域９及びコレクタ拡散領域１
０にそれぞれ接続された配線電極１２をそれぞれ形成し
て、図７に示すようなバイポーラトランジスタを備えた
半導体装置が形成される。尚、イオン注入用マスク２７
と溝形成用マスク２９とのマスク合わせずれがおこった
としても、イオン注入領域２８は第１及び第２の溝２
５、２６の領域よりマスク合わせずれのマージン分狭く
形成されているので、エッチング終了時に不具合が生じ
る可能性のあるイオン注入領域２８が残留することはな
い。
をドーピングして、コレクタ拡散領域１０を形成する。
次に、例えばボロン等のＰ型不純物と例えばヒ素等のＮ
型不純物をイオン注入し、熱処理を施すことにより活性
化させてベース拡散領域８及びエミッタ拡散領域９をそ
れぞれ形成する。次に、エピ層３上に層間絶縁膜１１を
形成し、そして、この層間絶縁膜１１にコンタクトホー
ルを形成し、これらコンタクトホールを介してベース拡
散領域８、エミッタ拡散領域９及びコレクタ拡散領域１
０にそれぞれ接続された配線電極１２をそれぞれ形成し
て、図７に示すようなバイポーラトランジスタを備えた
半導体装置が形成される。尚、イオン注入用マスク２７
と溝形成用マスク２９とのマスク合わせずれがおこった
としても、イオン注入領域２８は第１及び第２の溝２
５、２６の領域よりマスク合わせずれのマージン分狭く
形成されているので、エッチング終了時に不具合が生じ
る可能性のあるイオン注入領域２８が残留することはな
い。
【００３６】以上のように実施例４では深さの異なる複
数の溝２５、２６、６を深い方の第１及び第２の溝２
５、２６の領域にイオン注入領域２８を形成した後、溝
形成用マスク２９により１度のエッチングにて形成する
ようにしたので、マスク合わせずれによる各溝２５、２
６、６間の相対的な位置ずれを防ぐことができる。
数の溝２５、２６、６を深い方の第１及び第２の溝２
５、２６の領域にイオン注入領域２８を形成した後、溝
形成用マスク２９により１度のエッチングにて形成する
ようにしたので、マスク合わせずれによる各溝２５、２
６、６間の相対的な位置ずれを防ぐことができる。
【００３７】実施例５．尚、上記実施例４ではリンイオ
ンによりイオン注入領域２８を形成する例を示したけれ
ども、これに限られることはなく例えばＢイオン、Ａｓ
イオンなどを用いてイオン注入領域を形成するようにし
ても上記実施例４と同様の効果を奏することは言うまで
もない。
ンによりイオン注入領域２８を形成する例を示したけれ
ども、これに限られることはなく例えばＢイオン、Ａｓ
イオンなどを用いてイオン注入領域を形成するようにし
ても上記実施例４と同様の効果を奏することは言うまで
もない。
【００３８】実施例６．上記実施例４においてはコレク
タ拡散領域１０を、各溝２５、２６、６を形成した後に
形成する例を示したけれども、これに限られることはな
く、イオン注入領域２８に注入される注入イオン種に、
ＰやＡｓ等のｎ型の不純物を用いるようにすれば、例え
ば図８（ａ）に示したイオン注入用マスク２７形成時に
イオン注入領域２８の開口と同時に、コレクタ拡散領域
１０の開口も設け、図８（ｂ）に示したようにイオン注
入領域２８を形成する時に、コレクタ拡散領域１０も同
時に形成するようにしてもよく、このようにすれば製造
工程を簡略化することが可能となる。
タ拡散領域１０を、各溝２５、２６、６を形成した後に
形成する例を示したけれども、これに限られることはな
く、イオン注入領域２８に注入される注入イオン種に、
ＰやＡｓ等のｎ型の不純物を用いるようにすれば、例え
ば図８（ａ）に示したイオン注入用マスク２７形成時に
イオン注入領域２８の開口と同時に、コレクタ拡散領域
１０の開口も設け、図８（ｂ）に示したようにイオン注
入領域２８を形成する時に、コレクタ拡散領域１０も同
時に形成するようにしてもよく、このようにすれば製造
工程を簡略化することが可能となる。
【００３９】実施例７．上記各実施例では２種類の深さ
の溝を形成する場合について示したけれども、これに限
られることはなく３種類以上の深さの溝を形成する場合
についても上記各実施例と同様の効果を奏する。
の溝を形成する場合について示したけれども、これに限
られることはなく３種類以上の深さの溝を形成する場合
についても上記各実施例と同様の効果を奏する。
【００４０】
【発明の効果】以上のように、この発明の請求項１によ
れば、溝を形成する箇所に深い方の溝の開口幅が浅い方
の溝の開口幅より広く形成された開口を有するマスクを
介してエッチングを行い溝を形成することにより、溝間
の相対的な位置ずれを防止することが可能なのはもちろ
んのこと製造工程が簡略化される半導体装置の製造方法
を提供することができる。
れば、溝を形成する箇所に深い方の溝の開口幅が浅い方
の溝の開口幅より広く形成された開口を有するマスクを
介してエッチングを行い溝を形成することにより、溝間
の相対的な位置ずれを防止することが可能なのはもちろ
んのこと製造工程が簡略化される半導体装置の製造方法
を提供することができる。
【００４１】又、この発明の請求項２によれば、浅い方
の溝の底部に相当する領域に酸化膜を形成した後、マス
クを介してエッチングを行い溝を形成することにより、
マスク合わせずれによる溝間の相対的な位置ずれを防止
できる半導体装置の製造方法を提供することができる。
の溝の底部に相当する領域に酸化膜を形成した後、マス
クを介してエッチングを行い溝を形成することにより、
マスク合わせずれによる溝間の相対的な位置ずれを防止
できる半導体装置の製造方法を提供することができる。
【００４２】又、この発明の請求項３によれば、浅い方
の溝の底部に相当する領域に窒化膜をそれぞれ形成した
後、マスクを介してエッチングを行い溝を形成すること
により、マスク合わせずれによる溝間の相対的な位置ず
れを防止できる半導体装置の製造方法を提供することが
できる。
の溝の底部に相当する領域に窒化膜をそれぞれ形成した
後、マスクを介してエッチングを行い溝を形成すること
により、マスク合わせずれによる溝間の相対的な位置ず
れを防止できる半導体装置の製造方法を提供することが
できる。
【００４３】又、この発明の請求項４によれば、深い方
の溝を形成する領域に浅い方の溝を形成する領域より深
くイオンを注入した後、マスクを介してエッチングを行
い溝を形成することにより、マスク合わせずれによる溝
間の相対的な位置ずれを防止できる半導体装置の製造方
法を提供することができる。
の溝を形成する領域に浅い方の溝を形成する領域より深
くイオンを注入した後、マスクを介してエッチングを行
い溝を形成することにより、マスク合わせずれによる溝
間の相対的な位置ずれを防止できる半導体装置の製造方
法を提供することができる。
【００４４】又、この発明の請求項５によれば、第１の
導電型の基板上に第２の導電型の埋込層および第２の導
電型のエピタキシャル層を順次堆積させて半導体基板を
形成し、深い方の溝を形成する領域に浅い方の溝を形成
する領域より深くイオンを注入し、イオン注入と同時に
埋込層の所定の領域にもイオンを注入してコレクタ拡散
領域を形成した後、溝を形成する箇所に開口を有するマ
スクを半導体層上に形成し、マスクを介してエッチング
を行い溝を形成することにより、マスク合わせずれによ
る溝間の相対的な位置ずれを防止できるとともに製造工
程が簡略化できる半導体装置の製造方法を提供すること
ができる。
導電型の基板上に第２の導電型の埋込層および第２の導
電型のエピタキシャル層を順次堆積させて半導体基板を
形成し、深い方の溝を形成する領域に浅い方の溝を形成
する領域より深くイオンを注入し、イオン注入と同時に
埋込層の所定の領域にもイオンを注入してコレクタ拡散
領域を形成した後、溝を形成する箇所に開口を有するマ
スクを半導体層上に形成し、マスクを介してエッチング
を行い溝を形成することにより、マスク合わせずれによ
る溝間の相対的な位置ずれを防止できるとともに製造工
程が簡略化できる半導体装置の製造方法を提供すること
ができる。
【図１】この発明の実施例１における半導体装置の構成
を示す断面図である。
を示す断面図である。
【図２】図１に示す半導体装置の製造方法の一部を示す
断面図である。
断面図である。
【図３】図１に示す半導体装置の製造方法の残部を示す
断面図である。
断面図である。
【図４】この発明の実施例２における半導体装置の構成
を示す断面図である。
を示す断面図である。
【図５】図４に示す半導体装置の製造方法の一部を示す
断面図である。
断面図である。
【図６】図４に示す半導体装置の製造方法の残部を示す
断面図である。
断面図である。
【図７】この発明の実施例３における半導体装置の構成
を示す断面図である。
を示す断面図である。
【図８】図７に示す半導体装置の製造方法を示す断面図
である。
である。
【図９】従来の半導体装置の構成を示す断面図である。
【図１０】図９に示す半導体装置の製造方法の工程の一
部を示す断面図である。
部を示す断面図である。
【図１１】図９に示す半導体装置の製造方法の工程の一
部を示す断面図である。
部を示す断面図である。
【図１２】図９に示す半導体装置の製造方法の工程の一
部を示す断面図である。
部を示す断面図である。
１ 半導体基板 ２ 埋込み領域 ３ エピタキシャル層 ４、１５、２５ 第１の溝 ５、１６、２６ 第２の溝 ６、１７ 第３の溝 １８、２４、２９ 溝形成用マスク ２１ シリコン酸化膜 ２２ 酸素注入用マスク ２３ 酸素イオン注入領域 ２７ イオン注入用マスク ２８ イオン注入領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 21/76 Ｌ 29/72
Claims (5)
- 【請求項１】 半導体基板上の半導体層に深さの異なる
少なくとも２つの溝を形成する半導体装置の製造方法に
おいて、上記溝を形成する箇所に深い方の上記溝の開口
幅が浅い方の上記溝の開口幅より広く形成された開口を
有するマスクを上記半導体層上に形成する工程と、上記
マスクを介してエッチングを行い上記溝を形成する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上の半導体層に深さの異なる
少なくとも２つの溝を形成する半導体装置の製造方法に
おいて、浅い方の上記溝の底部に相当する領域に酸化膜
を形成する工程と、上記溝を形成する箇所に開口を有す
るマスクを上記半導体層上に形成する工程と、上記マス
クを介してエッチングを行い上記溝を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上の半導体層に深さの異なる
少なくとも２つの溝を形成する半導体装置の製造方法に
おいて、浅い方の上記溝の底部に相当する領域に窒化膜
を形成する工程と、上記溝を形成する箇所に開口を有す
るマスクを上記半導体層上に形成する工程と、上記マス
クを介してエッチングを行い上記溝を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上の半導体層に深さの異なる
少なくとも２つの溝を形成する半導体装置の製造方法に
おいて、深い方の上記溝を形成する領域に浅い方の上記
溝を形成する領域より深くイオンを注入する工程と、上
記溝を形成する箇所に開口を有するマスクを上記半導体
層上に形成する工程と、上記マスクを介してエッチング
を行い上記溝を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 半導体基板上の半導体層に深さの異なる
少なくとも２つの溝を形成する半導体装置の製造方法に
おいて、第１の導電型の基板上に第２の導電型の埋込層
および上記第２の導電型のエピタキシャル層を順次堆積
させて半導体基板を形成する工程と、深い方の上記溝を
形成する領域に浅い方の上記溝を形成する領域より深く
イオンを注入する工程と、上記イオン注入と同時に上記
埋込層の所定の領域にも上記イオンを注入してコレクタ
拡散領域を形成する工程と、上記溝を形成する箇所に開
口を有するマスクを上記半導体層上に形成する工程と、
上記マスクを介してエッチングを行い上記溝を形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03579294A JP3325692B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03579294A JP3325692B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245294A true JPH07245294A (ja) | 1995-09-19 |
| JP3325692B2 JP3325692B2 (ja) | 2002-09-17 |
Family
ID=12451777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03579294A Expired - Fee Related JP3325692B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325692B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466196B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
| JP2006032549A (ja) * | 2004-07-14 | 2006-02-02 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2008103751A (ja) * | 2007-12-03 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US8552468B2 (en) | 2009-06-04 | 2013-10-08 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2020017384A1 (ja) * | 2018-07-18 | 2020-01-23 | 株式会社東海理化電機製作所 | 半導体装置及びその製造方法 |
-
1994
- 1994-03-07 JP JP03579294A patent/JP3325692B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466196B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
| JP2006032549A (ja) * | 2004-07-14 | 2006-02-02 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2008103751A (ja) * | 2007-12-03 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US8552468B2 (en) | 2009-06-04 | 2013-10-08 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2020017384A1 (ja) * | 2018-07-18 | 2020-01-23 | 株式会社東海理化電機製作所 | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3325692B2 (ja) | 2002-09-17 |
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