JPH0389550A - バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プレーナ型バイポーラトランジスタの製造方
法に関するものである。

〔従来の技術〕

プレーナ型バイポーラトランジスタ集積回路においては
、２つの分離構造が必要である。一つは素子間を分離す
るための構造であり、もう一つはトランジスタ内部にに
おいて、コレクタ電極を表面から取り出すためのコレク
タウオール層と外部ベース層とを分離するための構造で
ある。分離構造の最も一般的なものは、部分酸化方式に
よるものであり、分離領域の半導体を酸化しその酸化物
によって分離を行う。

〔発明が解決しようとする課題〕

部分酸化による分離の場合、酸化が横方向に拡がること
なく縦方向（上下方向）にのみ進行して行くことが望ま
しいが、実際にはそれは非常に困難である。したがって
、横方向への拡がりのために面積が不必要に大きくなり
、集積化の妨げとなっていた。また、素子間分離構造と
トランジスタ内部の分離構造とでは必要な深さが異なり
、両方の分離構造についてその深さを満足するような制
御が難しかった。

本発明の課題は、このような問題点を解消することにあ
る。

〔課題を解決するための手段〕

上記課題を解決するために本発明のバイポーラトランジ
スタの製造方法は、ベース層とコレクタ電極取出層（コ
レクタウオール）とを分離する領域および素子分離領域
に浅い溝を形成する工程と、素子分離領域に形成された
浅い溝をさらにエツチングして深い溝にする工程と、浅
い溝および深い溝の内面を酸化してその底部の厚さが浅
い溝の深さとほぼ同じとなる酸化膜を各溝内に形成する
工程と、深い溝内にポリシリコンを埋め込む工程とを含
むものである。

〔作用〕

溝を掘った後その内面を酸化するので、分離のための酸
化物が不必要に横方向へ拡がらない。また、深い溝であ
る素子分離溝については２ステツプで溝が掘られるので
、１ステツプで行う場合に比べてその溝形状等について
の制御性がよい。しかも素子分離用溝における２ステッ
プ溝掘りの第１ステツプは、内部分離用溝の溝掘り工程
を兼ねている。

〔実施例〕

第１図は本発明のバイポーラトランジスタの製造方法を
示す工程断面図、第２図はその結果得られた半導体装置
を示す部分断面斜視図である。なお、本実施例は、ｎｐ
ｎバイポーラトランジスタと共にＰＩＮホトダイオード
を同一基板上にモノリシックに搭載した半導体装置の製
造方法となっている。

初めに第１図を参照しながらその製造方法を説０ 明する。不純物濃度が１０〜１０２１／ｃ１１１３程度
の高濃度ｐ型半導体基板１上に不純物濃度が２ １０〜１０１４／ｃＩｎ３程度の低濃度ｐ型エピタキシ
ャル層２を３０〜５０μｍの厚さで形成する。

なお、図示が省略されているが半導体基板１の裏面には
オートドープ阻止のためのＳ　ｉＯ２膜が形成されてい
る（第１図（Ａ）参照）。つぎに、表面にＳ　ｓ　Ｏ２
膜３を形成し、フォトリソグラフィ技術によってそのＳ
ｉＯ２膜３を加工する。そのＳ　ｉＯ２膜３をマスクと
して上方からボロンをイオン注入し、ｎｐｎ）ランジス
タのためのｐウェル埋込層４を形成する。この埋込層４
の不純物濃５ 度は１０〜１０１６／ｃＩＩ＋３程度である（第１図（
Ｂ）参照）。ｐウェル埋込層４の位置で示されるように
、同図におけるほぼ右半分がｎｐｎ）ランジスタ形成領
域であり、左半分がＰＩＮホトダイオード形成領域であ
る。ついで再び、フォトリソグラフィ技術などを用いて
表面のＳ　ｉＯ２膜３を加工し、加工後のＳ　ｉｏ　２
膜をマスクとしてアンチモン（Ｓ　ｂ）を熱拡散する。

これによって、ｎｐｎ）ランジスタ用のｎ型埋込層５お
よびＰＩＮホトダイオード用のｎ型埋込層６が形成され
る。

ｎ型埋込層５．６の不純物濃度は１０１９〜１０２０／
ｃＩ１１３程度である（第１図（Ｃ）参照）。第３図は
上述した埋込層４〜６のプロファイルを示しており、曲
線Ａがアンチモンのプロファイルであり、曲線Ｂがボロ
ンのプロファイルである。その後、表面のＳ　ｉＯ２膜
３を除去し、２膜ｍ±０．２μｍの厚さのｎ型エピタキ
シャル層７を形成する。

５ その不純物濃度は１Ｏ−１Ｏ１６／ｃＩ１１３程度であ
る（第１図（Ｄ）参照）。以上で、埋込拡散とエピタキ
シャル成長工程が終わる。

引き続いて、分離プロセスについて説明する。

ｎ型エピタキシャル層７の表面全体に、ＳｉＯ２膜８お
よびＳｉＮ膜９を形成する。そして、その上にレジスト
１０を塗布し、フォトリソグラフィ技術を用いて所望領
域のＳ　ｔ　Ｏ２膜８およびＳｉＮ膜９をエツチングで
除去する。その後、Ｓ　ｉ　Ｏ２膜８およびＳＬＮ膜９
をマスクとして、ｎ型エピタキシャル層７を表面から０
．１μｍの深さまでウェットエツチングし、さらに０．
７μｍの深さまで異方性ドライエツチングして、浅い溝
を形成する（第１図（Ｅ）参照）。ここで、所望領域と
は、ｎｐｎ　ｈランジスタの分Ｍ領域、ｎｐｎ　）ラン
ジスタ内部に将来設けるｐ型ベース層とコレクタウオー
ルとの分離領域、ＰＩＮフォトダイオードの受光領域等
である。

つぎに、レジスト１１を塗布し、フォトリソグラフィ技
術により分離領域に設けられた溝の上方のみを除去する
。そして、レジスト１１をマスクとして３．０μｍの異
方性ドライエツチングを行い、浅い溝のうち分離領域に
ある溝を深くする。

その後、レジスト１１を残したままボロンのイオン注入
を行い、深い溝のそれぞれの底部にｐ＋のストッパ層を
形成する（第１図（Ｆ）参照）。同図において、符号５
１で示す溝が内部分離用の浅い溝であり、符号５２で示
す溝がバイポーラトランジスタの素子間分離用の深い溝
である。つぎに、レジスト１０．１１を除去した後、再
びレジストを塗布しフォトリソグラフィ技術を利用して
ボロンをイオン注入し、ｐ　タブ１２を形成する。

ｐ＋タブ１２は、ＰＩＮホトダイオード領域およびｎｐ
ｎ）ランジスタ領域をそれぞれ取り囲むように形成され
る。ついで、レジストを除去し、谷溝の内面にＳ　ｉＯ
２膜およびＳｉＮ膜を形成する。

そして、ＳｉＮの異方性エツチングにより谷溝の側壁の
ＳｉＮ膜を残したまま底部のＳｉＮ膜を除去する（第１
図（Ｇ）参照）。続いて、６気圧、１０５０℃雰囲気で
熱酸化を行う。これにより、ＳｉＮ膜で覆われていない
部分が酸化される。この酸化によって得られる酸化膜の
厚さは１．５μｍ程度であり、浅い溝をほぼ埋め尽くし
てしまう。その後、ポリシリコン１３を表面全体に堆積
することにより、深い溝も穴埋めてしまう。そして、ポ
リシリコン１３の表面にＳ　ｉＯ２膜および５ｉＮＩＩ
を形成し、ドライエツチングにより深い溝の上部のみに
残るようにパターニングする（第１図（Ｈ）参照）。つ
ぎに、ポリシリコン１３をエツチングする。これによっ
て、深い溝の内部にのみポリシリコン１３が残る。そし
て、表面に残されたＳｉＮ膜をドライエツチングにより
除去した後、酸化を行って表面を平坦化する（第１図（
１）参照）。

つぎに、表面に５ｉ０２膜２６およびＳｉＮ膜２７を形
成する。これらの膜の所望の領域をフォトリソグラフィ
技術を利用してバターニングする。

残されたＳ　ｉＯ２膜２６およびＳｉＮ膜２７をマスク
として燐を拡散することにより、ｎｐｎ）ランジスタの
コレクタウオールとなるｎ　層１５およびＰＩＮホトダ
イオードの電極引き出し層となるｎ＋層１６を形成する
（第１図（Ｊ）参照）。

なお、第１図（Ｊ）から（Ｍ）では、深い溝の中のポリ
シリコンおよびＳｉＮ膜の表示は簡単のため省略しであ
る。続いて、ＳｉＮ膜の開口部を酸化した後、エミッタ
領域にマスク１７を形成し、ボロンをイオン注入して外
部ベース１８を形成する（第１図（Ｋ）参照）、さらに
、フォトリソグラフィ技術でボロンをイオン注入して真
性ベース１つを形成する。その後、Ｓ　ｉＯ２膜２０を
化学的気相成長法（ＣＶＤ）で堆積し、加熱してプロフ
ァイルを形成する（第１図（Ｌ）参照）。

つぎに、表面のＳ　ｉＯ２膜２０およびＳｉＮ膜をドラ
イエツチングで除去した後、ポリシリコン２１を堆積す
る。そして、ひ素をイオン注入する（第１図（Ｍ）参照
）。その後、Ｓ　ｉＯ２膜をＣＶＤで堆積し、加熱して
エミッタ２２を形成する。

なお、ベース１つの下側に残されてるｎ型エピタキシャ
ル層がコレクタ２３となる。そして、ＳｉＯ２膜および
不要なポリシリコンをドライエツチングして除去し、再
びＳ　ｉＯ２膜をＣＶＤで堆積する（第１図（Ｎ）参照
）。

第２図に示す半導体装置は、以上の工程を経た後、必要
な電極を形成したものであり、同一基板上にＰＩＮホト
ダイオード３１とｎｐｎ　）ランジスタ３２とがモノリ
シックに形成されている。ＰＩＮホトダイオード３１は
、高濃度ｐ型半導体基板１をＰ層、低濃度ｐ型エピタキ
シャル層２を０層、ｎ型埋込層６をＮ層とする基板ＰＩ
Ｎホトダイオードである。ｎ型埋込層６には電極取出層
１６を介してカソード電極３３が設けられており、基板
１の裏面には図示省略したアノード電極が設けられてい
る。電極間に逆バイアスが印加された状態で光が入射す
ると、低濃度ｐ型エピタキシャル層２の空乏領域でキャ
リアが発生し、このキャリアが空乏領域の電界によって
移動して光電流となる。また、ｐ　タブ層上の電極３４
は、裏面の電極と共にＰＩＮホトダイオードのアノード
電極として機能するものである。この電極３４がアノー
ド電極として付加されることにより、アノード電極を裏
面電極のみとしたときよりも寄生抵抗を低減することが
できる。

ｎｐｎトランジスタ３２には、図示のように、エミッタ
電極３５、ベース電極３６、コレクタ電極３７が設けら
れている。ｐ型埋込層４は周囲の素子との間のパンチス
ルーを防止するために設けられている。また、分離溝の
底部の周囲にはストッパ層２９が設けられ、バンチスル
ーを一層効果的に防止している。

〔発明の効果〕

以上説明したように、本発明のバイポーラトランジスタ
の製造方法によれば、素子間分離および素子の内部の分
離のいずれに対しても溝掘り工程を用いているので、分
離領域を狭くすることができ、集積化効率を高めること
ができる。また、深い溝である素子分離溝については２
ステツプで溝が掘られるので、１ステツプで行う場合に
比べて形状等についての制御性がよく、しかも素子分離
用溝における２ステップ溝掘りの第１ステツプは、内部
分離用溝の溝掘り工程を兼ねているので、少ない工程数
で２種類の分離構造を作ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるバイポーラトランジス
タの製造方法を示す工程断面図、第２図はその結果得ら
れた半導体装置を示す部分断面斜視図、第３図は埋込層
のプロファイルを示すグラフである。 １・・・高濃度ｐ型半導体基板、２・・・低濃度ｐ型エ
ピタキシャル層、４・・・ｐ型埋込層、５．６・・・ｎ
型埋込層、７・・・ｎ型エピタキシャル層、１２・・・
ｐ＋タブ、１８・・・外部ベース、１つ・・・真性ベー
ス、２２・・・エミッタ、２３・・・コレクタ、３１・
・・ＰＩＮホトダイオード、３２・・・ｎｐｎ　）ラン
ジスタ、５１・・・内部分離用溝、５２・・・素子間分
離用溝。

Claims (1)

1. 【特許請求の範囲】 エミッタ電極、ベース電極およびコレクタ電極を全て半
   導体基板の表面から取り出す構造のプレーナ型バイポー
   ラトランジスタの製造方法において、 ベース層とコレクタ電極取出層とを分離する領域および
   素子分離領域に浅い溝を形成する工程と前記素子分離領
   域に形成された浅い溝をさらにエッチングして深い溝に
   する工程と、 前記浅い溝および深い溝の内面を酸化してその底部の厚
   さが前記浅い溝の深さとほぼ同じとなる酸化膜を各溝内
   に形成する工程と、 前記深い溝内にポリシリコンを埋め込む工程とを含むバ
   イポーラトランジスタの製造方法。