JP2733271B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2733271B2 JP63326467A JP32646788A JP2733271B2 JP 2733271 B2 JP2733271 B2 JP 2733271B2 JP 63326467 A JP63326467 A JP 63326467A JP 32646788 A JP32646788 A JP 32646788A JP 2733271 B2 JP2733271 B2 JP 2733271B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に、ウエル
の形成及びウエル分離の方法の改良に関する。
（従来の技術） 従来、CMOS半導体装置の製造に際し、ウエルの形成は
通常、半導体基板表面側からのイオン注入等による不純
物の導入を行う工程と、長時間の加熱を伴う拡散工程と
を経て行われている。
バイポーラ半導体装置やバイポーラ−CMOS半導体装置
では、コレクタ抵抗を下げるためにウエルの低抵抗化が
必須である。そのため、この種の半導体装置では後に例
示するように、埋め込み層の形成及びエピタキシャル成
長の後に上述したようにして不純物を導入して埋め込み
型ウエル構造を形成することにより、ウエル抵抗の低減
が図られている。このようなウエル形成方法がCMOS半導
体装置の構造に応用された例も見られる。
他方、ウエル間を分離する方法としては、PN接合を利
用した方法やLOCOS法と呼ばれる選択酸化法が用いられ
ている。これらの方法の内、PN接合分離は半導体装置を
高密度化、高速化する上で難点があり、現在ではLOCOS
法が標準的に用いられている。
従来のバイポーラ半導体装置の製造方法の一例を第5a
図〜第5h図を参照して説明する。
まず第5a図に示すように、Ｐ型シリコン基板151中
に、レジスト層（又はシリコン酸化膜）153をマスクと
して、高濃度の不純物を含有するN+層（埋め込み層）15
2を形成する。
次に、第5b図に示すように、Ｐ型エピタキシャル層15
4を成長させ、さらに第5c図に示すように、Ｐ型エピタ
キシャル層154中にＮ型不純物をイオン注入及び熱拡散
により導入し、Ｎウエル155を形成する。さらに、第5d
図に示すように、LOCOS法によりウエル分離を行う。符
号156はLOCOS酸化膜を示す。
第5e図に示すように、Ｎウエル155内にＰ型のベース
領域157を形成する。次に、第5f図に示すように、コレ
クタ配線接続用の高濃度Ｎ型層（コレクタコンタクト
部）158を形成し、また第5g図に示すように、ベース配
線接続用の高濃度Ｐ型層（ベースコンタクト部）159を
形成する。最後に、第5h図に示すように、エミッタ領域
160を形成した後に、ベース配線161、エミッタ配線162
及びコレクタ配線163をベースコンタクト部159、エミッ
タ領域160及びコレクタコンタクト部158にそれぞれ接続
する。
（発明が解決しようとする課題） 従来のウエル形成法の内、基板表面側からの拡散のみ
によってウエルを形成する方法では、基板表面の不純物
濃度に制限がある（通常は、最大で約1016原子/cm3程
度）のためウエル濃度には自ずから上限があり、その結
果、ウエル抵抗をシート抵抗で700〜2000Ω／□以下に
低下させることが困難であった。このため、CMOS半導体
装置の高集積化が進むに従ってラッチアップ耐性の劣化
が問題となっている。
他方、埋め込み型ウエル構造を用いる方法ではウエル
抵抗を下げることができる。しかしながら、この方法で
は、埋め込み層の形成やエピタキシャル成長等の煩雑か
つ長時間を要する工程を実施しなければならず、その結
果、半導体装置のコストが高くなるという問題があっ
た。また、エピタキシャル成長層中に生じ得る欠陥によ
り歩留まりが低下するという問題もあった。
ウエル分離に広く利用されているLOCOS法では、酸化
膜の横方向への広がりである所謂バーズ・ビークが生じ
ること等によりウエル分離領域が大きくなり、半導体装
置の高集積化が阻害されている。また、バイポーラ半導
体装置に於てLOCOS法によってウエル分離を行う場合に
は、ウエル分離幅をある程度以上に大きくしなければ必
要な素子分離耐圧を確保することができない。第６図
（ａ）及び（ｂ）に示すように、LOCOS法によるウエル
分離では６〜10μｍ程度の分離幅が必要であった。
そこで、特開昭63−1045号に開示されているように、
ウエル分離領域に溝（トレンチ）を形成し、該溝を埋め
込むことによりウエル分離を行う方法が開発されてい
る。特開昭63−1045号のウエル分離方法によれば、ウエ
ル分離領域の幅を大幅に狭くすることができ、また、こ
の溝はメモリ素子のキャパシタ形成にも適用し得ること
が指摘されている。しかし、ウエル形成に於いてこのよ
うな溝を利用した例は存在しなかった。
本発明はこのような現状に鑑みてなされたものであ
り、その目的とするところは、長時間を要し且つ欠陥を
生じる可能性があるエピタキシャル成長を実施すること
なくウエル抵抗を効果的に低下させることができ、同時
にウエル分離領域の幅も効果的に低減させ得る半導体装
置の製造方法を提供することにある。
（課題を解決するための手段） 請求項１に記載の本発明の半導体装置の製造方法は、
溝部により電気的に分離された第２導電型のウエル領域
を有する半導体装置の製造方法において、第１導電型の
半導体基板の表面から不純物を導入して、上記ウエル領
域を形成する工程と、上記ウエル領域よりも浅い深さの
溝をウエル領域に形成する工程と、該溝の内壁の少なく
とも一部から、不純物を導入し、上記ウエル領域と同じ
導電型で、且つ、該ウエル領域よりも高濃度の不純物領
域を上記半導体基板に達するように形成する工程と、上
記溝深さを、該溝が上記不純物領域を貫通し、上記半導
体基板に達するように増大させる工程と、深さが増大さ
れた溝を、少なくとも溝内面全体に絶縁膜が形成される
ように埋設し、上記ウエル領域を電気的に分離する溝部
を形成する工程とを有することを特徴としており、その
ことにより、上記目的が達成される。
また、請求項２に記載の本発明の半導体装置の製造方
法は、溝部により電気的に分離された第２導電型のウエ
ル領域を有する半導体装置の製造方法において、第１導
電型の半導体基板に溝を所定の深さの形成する工程と、
該溝の内壁の少なくとも一部から、不純物を導入し、第
２導電型で、且つ、所定の濃度の不純物領域を形成する
工程と、上記溝深さを、該溝が上記不純物を貫通し、上
記半導体基板に達するように増大させる工程と、上記深
さが増大された溝を、少なくとも溝内面全体に絶縁膜が
形成されるように埋設する工程と、上記半導体基板の表
面から不純物を導入し、上記不純物領域に接し、且つ、
上記不純物領域よりも浅く、且つ、上記不純物領域より
低濃度にウエル領域を形成する工程とを有し、上記溝が
上記ウエル領域を電気的に分離する溝部となることを特
徴としており、そのことにより、上記目的が達成され
る。
更に、請求項３に記載の半導体装置の製造方法は、上
記請求項１又は請求項２に記載の半導体装置の製造方法
において、上記不純物領域を形成する工程として、上記
溝を形成した後、上記溝の内壁表面に保護膜を形成する
工程と、該保護膜形成工程の後に該溝の深さを増大させ
る工程と、該溝の内壁の保護膜によって覆われていない
部分から、不純物を導入して、上記高濃度不純物領域を
形成する工程とを有するものである。
（作用） この発明においては、ウエル領域の分離溝を形成した
後、該分離溝の内壁から不純物を拡散して、ウエル領域
と同一導電型の高濃度不純物領域を形成するので、高濃
度不純物領域を有するウエル領域をエピタキシャル層の
成長を行うことなく簡単に形成することができるととも
に、上記分離溝周辺に形成された高濃度不純物領域によ
り、ウエル領域の抵抗値を下げることができ、しかも、
ウエル領域を分離溝により分離しているため、LOCOS法
によるウエル分離構造に比べウエル領域分離幅を小さく
できる。
また、該不純物導入工程の後、該溝の深さを、該溝が
上記高濃度の不純物領域を貫通するように増大させてい
るため、上記溝によるウエル領域の分離をより確実なも
のとできる。
また、この発明においては、基板表面に形成した溝の
内壁面上に保護膜を形成した後、溝の深さを増大させ、
その後溝内壁の保護膜によって覆われていない部分から
不純物を導入して、高濃度不純物領域を形成するので、
不純物拡散領域の基板深さ方向の長さを容易に制御する
ことができる。
（実施例） 本発明を実施例について以下に説明する。
第1a図〜第1j図を参照して、本発明の第１の実施例を
説明する。本実施例はウエル内にバイポーラトランジス
タを形成するものであるが、ウエル内にMOSトランジス
タ等の他の素子を形成することもできる。
先ず、第1a図に示すように、Ｐ型シリコン基板１の表
面にパターン化されたシリコン酸化膜２を形成し、しか
る後にシリコン酸化膜２をマスクとして溝３をRIE（リ
アクティブイオンエッチング）法等の異方性エッチング
法により形成する。第１図では２個の溝のみが図示され
ているが、必要に応じて同様の溝が基板に多数形成され
る。溝３の深さ及び幅は、それぞれ２〜３μｍ程度及び
0.8〜1.0μｍ程度が好適である。
第1b図に示すように、溝３の内壁からＮ型不純物を拡
散させ、高濃度の不純物拡散領域４を形成する。不純物
拡散の方法としては、リンやヒ素を含む固体ソースを用
いた固相拡散、POCl3等の液体ソースを用いた気相拡散
などの中から、後に作成する素子の種類や性能等の条件
に基づいて適切なものが選択される。また、不純物拡散
領域４の大きさは、基板表面の素子領域に影響を及ぼさ
ない限りにおいてできるだけ大きくすることが望まし
い。具体的には、不純物拡散領域４の幅は２〜３μｍと
するのが好適である。本実施例をバイポーラ半導体装置
に適用する場合には、不純物拡散領域４の基板表面に現
れた部分からコレクタ配線を取り出すことができるた
め、非常に都合がよい。
次に、第1c図に示すように、溝３を異方性エッチング
法により追加エッチングしてその深さを増大させる。追
加エッチングにより、溝３の深さを好ましくは４〜６μ
ｍ程度とし、Ｎウエルを完全に分離できるようにする。
追加エッチングの際のマスクしては第1a図のエッチング
時に用いたシリコン酸化膜２の残膜をそのまま利用する
ことができる。第1d図に示すように、深められた溝３の
底部にＰ型不純物を注入し、チャネルストッパ５を形成
する。
第1e図に示すように、シリコン酸化膜２を除去した後
に溝３の内壁を覆うようにシリコン酸化膜６及びシリコ
ン窒化膜７を形成し、さらに溝３をポリシリコン８及び
シリコン酸化物９で埋め込む。ポリシリコンを用いずに
シリコン酸化物のみで溝３を埋め込むこともできる。こ
のような溝３を埋め込む工程は、特願昭63−268999号に
詳細に開示されている。
第1f図に示すように、基板１の表面からＮ型不純物を
拡散させ、Ｎウエル10を形成する。Ｎウエル10の形成は
第1a図に示した溝３の形成の前に行うこともできる。溝
３の形成の前にＮウエル10を形成する場合には、最初の
エッチングによって形成される溝３の深さはＮウエル10
を突き抜けない程度にするのが好ましい。
本実施例の方法では、低抵抗の埋め込み型ウエルが溝
３の内壁から不純物を拡散させることにより簡単に形成
される。従って、ウエル抵抗を効率的に低下させること
ができる。さらに、ウエル同士は、溝３によって完全に
分離されている。溝３の幅はかなり小さくすることがで
きるので、ウエル分離領域の幅をLOCOS法による場合と
比べて大幅に低減することが可能となる。
上述したようにして形成されたウエル内にNPNトラン
ジスタを形成する工程を説明する。第1g図に示すよう
に、Ｎウエル10内にLOCOS酸化膜102を形成する。
第1h図に示すように、LOCOS酸化膜102間に活性ベース
領域103を形成する。さらに、第1i図に示すように、ベ
ースコンタクト部104を形成する。第1j図に示すように
エミッタ領域105を拡散形成した後に、ベース配線106、
エミッタ配線107及びコレクタ配線108をベースコンタク
ト部104、エミッタ領域105及び不純物拡散領域４にそれ
ぞれ接続する。
コレクタ配線108は、不純物拡散領域４の基板表面に
現れている部分に接続されている。このため、コレクタ
抵抗が効果的に低減される。
上述した実施例では、溝３の内壁全体から不純物を拡
散させて埋め込み型ウエルを形成していたが、溝の底部
から不純物を拡散して埋め込み型ウエルを形成すること
も可能である。溝の底部からの拡散を利用する第２及び
第３の実施例を、第2a図〜第2k図及び第3a図〜第3d図を
それぞれ参照して説明する。
先ず第２の実施例の説明を行う。本実施例では第１の
実施例と同様に、形成されたＮウエル内にNPNトランジ
スタが作り込まれる。
第2a図に示すように、Ｐ型シリコン基板21の表面にパ
ターン化されたシリコン酸化膜22を形成し、しかる後、
シリコン酸化膜22をマスクとして溝23を異方性エッチン
グにより形成する。
第2b図に示すように、溝23の内壁を覆うように保護膜
121を堆積させる。保護膜121としては、熱酸化によるシ
リコン酸化膜、CVD法によるシリコン酸化膜若しくはシ
リコン窒化膜、又はCVD法によるシリコン酸化膜及びシ
リコン窒化膜が重ねられた２層構造等を利用することが
できる。これらの膜の中から、次の不純物拡散工程に於
ける条件に基づいて適切なものが選択される。
次に、第2c図に示すように、保護膜121の溝23の底部
の部分を異方性エッチングによって除去する。
第2d図に示すように、保護膜121の除去された溝23の
底部からＮ型不純物を拡散させ、高濃度の不純物拡散領
域24を形成する。不純物拡散の手法としては第１の実施
例に於けるのと同様のものが用いられる。
不純物拡散後に第2e図に示すように、溝23を追加エッ
チングし、溝23をより深くする。このとき溝23がＰ型基
板21に達するようにする。しかる後、溝の底部にＰ型不
純物を注入し、チャネルストッパ25を形成する。
次に、第2f図に示すように、保護膜121及び溝23のエ
ッチング用マスクであるシリコン酸化膜22を除去した後
に、溝23を埋め込む。溝23の埋め込みは、シリコン酸化
膜26及びシリコン窒化膜27を形成した後にシリコン酸化
物29を溝23内に充填することにより行われる。第１の実
施例と同様にポリシリコン及びシリコン酸化物を充填す
ることもできる。このような埋め込み方法は、特願昭63
−268999号に詳細に開示されている。
さらに、第2g図に示すように、Ｎウエル30を形成す
る。Ｎウエル30の形成は、Ｎ型不純物の注入及び拡散に
より行う。その際、Ｎウエル30の下端がＮ型不純物拡散
領域24に達するようにする。尚、Ｎウエル30の形成は、
溝23の最初の形成に先立って行ってもよい。Ｎウエル30
が前もって形成される場合には、溝23の最初の形成はＮ
ウエル30の下端を越えないようにされるべきである。
NPNトランジスタを形成する。先ず、第2h図に示すよ
うに、Ｎウエル30内にLOCOS酸化膜122を形成する。
次に、第2i図に示すように、活性ベース領域123を拡
散形成する。
さらに、第2j図に示すように、ベースコンタクト部12
4を形成する。最後に、第2k図に示すように、エミッタ
領域125及びコレクタコンタクト部129を形成した後に、
ベース配線126、エミッタ配線127及びコレクタ配線128
をベースコンタクト部124、エミッタ領域125及びコレク
タコンタクト部129にそれぞれ接続する。
Ｎウエル30内にはMOSトランジスタ等の他の素子も形
成できることはいうまでもない。
本実施例では、溝23の内壁の内の保護膜121を除去し
た溝底部から、不純物を拡散させることにより埋め込み
型ウエルが形成され、さらに溝23の深さを追加エッチン
グにより増大させることにより、ウエル分離が行われて
いる。従ってウエル抵抗を低減させることができる埋め
込み型ウエルを効率よく形成することができると共に、
ウエル分離幅を大幅に低減することが可能となる。
第3a図〜第3d図に示す第３の実施例は、第２の実施例
の変形例である。先ず、第3a図に示すように、Ｐ型半導
体基板31表面からのＮ型不純物拡散によってＮウエル40
を形成し、基板31表面にパターン化されたシリコン酸化
膜32を形成した後に、シリコン酸化膜32をマスクとして
異方性エッチングにより溝33を形成する。
次に、第3b図に示すように、溝33の底部にＮ型不純物
をイオン注入によって打ち込む。さらに、第3c図に示す
ように、拡散工程を経て高濃度の不純物拡散領域34を形
成する。
第3d図に示すように追加エッチングにより溝33の深さ
を増大させ、溝33をＰ型基板31に到達させる。溝33の底
部にＰ型不純物を注入し、チャネルストッパ35を形成す
る。これらのイオン注入及び追加エッチングに際しての
マスクとしては、最初の溝33のエッチングに際して用い
られたシリコン酸化膜32の残膜を利用すればよく、従っ
て新たなマスク用の膜を形成する工程を必要としない。
次に第２の実施例と同様にして溝33を埋め込む。
この後、第２の実施例と同様にＮウエル40内のバイポ
ーラトランジスタやMOSトランジスタを形成することが
できる。
本実施例においては、保護膜を用いることなく溝33の
底部から不純物を拡散させることができるため、第２の
実施例に比例して工程が簡略化される。尚、Ｎウエル40
は第3d図の状態に達した後で形成することもできる。
第２及び第３の実施例では溝23、33の内壁からの不純
物拡散が基板表面の不純物濃度に影響を与えないため、
素子形成に利用できる基板表面の面積が第１の実施例に
比較して大きくなる。従って、半導体装置のより一層の
高集積化が可能である。
第4a図〜第4f図を参照して、本発明の第４の実施例を
説明する。
第4a図に示すように、Ｎ型不純物の導入によってＮウ
エル50が形成されたＰ型シリコン基板41上にパターン化
されたシリコン酸化膜42を形成する。次に、シリコン酸
化膜42をマスクとして溝43を異方性エッチングにより形
成する。
次に、第4b図に示すように、溝43の内壁上にシリコン
酸化膜142及びシリコン窒化膜143からなる保護膜141を
形成する。保護膜141としてはシリコン酸化膜やシリコ
ン窒化膜を単独で用いることもできる。どのような保護
膜を用いるかは、後の不純物拡散工程に於ける各種の条
件による。
第4c図に示すように、溝43の底部の保護膜141を異方
性エッチングによって除去した後、溝43の深さを追加エ
ッチングにより増大させる。追加エッチングには異方性
エッチング法が用いられる。
次に第4d図に示すように、溝43の露出している側壁及
び底部からＮ型不純物を拡散させ、高濃度の不純物拡散
領域44を形成する。この不純物拡散は、第１の実施例と
同様にして行われる。
第4e図に示すように、溝43をさらに追加エッチングし
てその深さをより一層増大させる。このとき溝43がＰ型
基板41に到達するようにする。このようにして深くされ
た溝43の底部にＰ型不純物を注入し、チャネルストッパ
45を形成する。
第4f図に示すように、保護膜141及びシリコン酸化膜4
2を除去した後に溝43を埋め込む。埋め込みは、シリコ
ン酸化膜46、シリコン窒化膜47、ポリシリコン48及びシ
リコン酸化物49を用いて行われる。ポリシリコンを用い
ずにシリコン酸化物のみで溝43を埋め込んでもよい。こ
のような埋め込み方法は特願昭63−268999号に開示され
ている。
この後、Ｎウエル50内に第２の実施例と同様にしてNP
Nトランジスタを形成することができる。MOSトランジス
タ等の他の種類の素子も勿論形成することができる。
Ｎウエル50の形成は、第4f図の状態に達した後で行っ
てもよい。
第４の実施例においては、溝44の側壁の一部及び底部
から不純物が拡散させられるので、不純物拡散領域44の
基板深さ方向の長さを容易に制御できる。従って、不純
物拡散領域44の基板深さ方向の長さを大きくすることに
よってウエル抵抗を十分に低下させられるという利点が
ある。
上述したいずれの実施例もＰ型半導体基板にＮウエル
を形成するものであるが、逆の導電形の半導体装置の製
造にも本発明が適用可能であることは勿論である。
（発明の効果） 本発明によれば、半導体基板に形成された溝の内壁か
ら不純物を拡散させることにより、基板表面の不純物濃
度に殆ど又は全く影響を及ぼすことなく低抵抗の埋め込
み型ウエルを容易に形成することができ、同時にウエル
分離領域の幅を低減することができる半導体装置の製造
方法が提供される。よって、CMOS型半導体装置ではラッ
チアップ耐性を改善することが可能となる。また、バイ
ポーラ半導体装置やバイポーラ−CMOS半導体装置に於い
ては、従来のエピタキシャル層及び埋め込み層を形成す
る方法に代えて本発明の方法を用いることができ、製造
工程の簡略化、コストの低減及び歩留まりの改善を果た
すことができる。
また、該不純物導入工程の後、該溝の深さを、該溝が
上記高濃度の不純物領域を貫通するように増大させてい
るため、上記溝によるウエル領域の分離をより確実なも
のとできる。
本発明によれば、基板表面に形成した溝の内壁上に保
護膜を形成した後、溝の深さを増大させ、その後溝内壁
の保護膜によって覆われていない部分から不純物を注入
して、高濃度不純物領域を形成するので、不純物拡散領
域の基板深さ方向の長さを容易に制御することができる
効果もある。
【図面の簡単な説明】
第1a図〜第1j図は本発明の第１の実施例の各工程に於け
る半導体装置の要部断面図、第2a図〜第2k図は本発明の
第２の実施例の各工程に於ける半導体装置の要部断面
図、第3a図〜第3d図は本発明の第３の実施例各工程に於
ける半導体装置の要部断面図、第4a図〜第4f図は本発明
の第４の実施例の各工程に於ける半導体装置の要部断面
図、第5a図〜第5h図は従来例の各工程に於ける半導体装
置の要部断面図、第６図（ａ）はLOCOS法を用いて素子
分離が行われる従来のバイポーラ半導体装置の要部断面
図、同図（ｂ）はその従来の半導体装置に於ける素子分
離幅と素子分離耐圧との関係を示す図である。 １、21、31、41……Ｐ型半導体基板、３、23、33、43…
…溝、４、24、34、44……不純物拡散領域、５、25、3
5、45……チャネルストッパ、10、30、40、50……Ｎウ
エル、121、141……保護膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崎山 恵三 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 大西 茂夫 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 山内 祥光 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 田中 研一 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭61−290737（ＪＰ，Ａ) 特開 昭62−52957（ＪＰ，Ａ) 特開 昭61−127169（ＪＰ，Ａ) 特開 昭63−270862（ＪＰ，Ａ) 特開 昭60−198767（ＪＰ，Ａ) 特開 昭60−133753（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】溝部により電気的に分離された第２導電型
    のウエル領域を有する半導体装置の製造方法において、 第１導電型の半導体基板の表面から不純物を導入して、
    上記ウエル領域を形成する工程と、 上記ウエル領域よりも浅い深さの溝をウエル領域に形成
    する工程と、 該溝の内壁の少なくとも一部から、不純物を導入し、上
    記ウエル領域と同じ導電型で、且つ、該ウエル領域より
    も高濃度の不純物領域を上記半導体基板に達するように
    形成する工程と、 上記溝深さを、該溝が上記不純物領域を貫通し、上記半
    導体基板に達するように増大させる工程と、 深さが増大された溝を、少なくとも溝内面全体に絶縁膜
    が形成されるように埋設し、上記ウエル領域を電気的に
    分離する溝部を形成する工程とを有することを特徴とす
    る、半導体装置の製造方法。
  2. 【請求項２】溝部により電気的に分離された第２導電型
    のウエル領域を有する半導体装置の製造方法において、 第１導電型の半導体基板に所定の深さの溝を形成する工
    程と、 該溝の内壁の少なくとも一部から、不純物を導入し、第
    ２導電型で、且つ、所定の濃度の不純物領域を形成する
    工程と、 上記溝深さを、該溝が上記不純物を貫通し、上記半導体
    基板に達するように増大させる工程と、 上記深さが増大された溝を、少なくとも溝内面全体に絶
    縁膜が形成されるように埋設する工程と、 上記半導体基板の表面から不純物を導入し、上記不純物
    領域に接し、且つ、上記不純物領域よりも浅く、且つ、
    上記不純物領域より低濃度にウエル領域を形成する工程
    とを有し、上記溝が上記ウエル領域を電気的に分離する
    溝部となることを特徴とする、半導体装置の製造方法。
  3. 【請求項３】上記請求項１又は請求項２に記載の半導体
    装置の製造方法において、 上記不純物領域を形成する工程として、 上記溝を形成した後、上記溝の内壁表面に保護膜を形成
    する工程と、 該保護膜形成工程の後に該溝の深さを増大させる工程
    と、 該溝の内壁の保護膜によって覆われていない部分から、
    不純物を導入して、上記高濃度不純物領域を形成する工
    程とを有することを特徴とする半導体装置の製造方法。
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