JPS62166541A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62166541A JPS62166541A JP951086A JP951086A JPS62166541A JP S62166541 A JPS62166541 A JP S62166541A JP 951086 A JP951086 A JP 951086A JP 951086 A JP951086 A JP 951086A JP S62166541 A JPS62166541 A JP S62166541A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
素子内絶縁と素子間分離とを有する半導体装置の製造工
程を簡略化しうる構造的改良である。
程を簡略化しうる構造的改良である。
反対導電型の半導体基板に一導電型の高不純物濃度埋め
込み層が形成され、この埋め込み層上部の素子内分離領
域に対応する領域に、プラズマエツチングに対するエツ
チングレートが小さい物質例えば二酸化シリコン、酸素
イオンの打ち込まれてなる二酸化シリコン、窒素イオン
の打ち込まれてなる窒化シリコン等よりなるストッパ層
が形成され、この上に形成される一導電型のエピタキシ
ャル層を貫通して素子内絶縁と素子間分離とのための溝
が1工程をもって形成されており、これらの溝のうち、
素子間分離用の溝は反対導電型の半導体基板中まで伸延
しているが、素子内絶縁用の溝は上記のストッパ層によ
って制限されているものである。
込み層が形成され、この埋め込み層上部の素子内分離領
域に対応する領域に、プラズマエツチングに対するエツ
チングレートが小さい物質例えば二酸化シリコン、酸素
イオンの打ち込まれてなる二酸化シリコン、窒素イオン
の打ち込まれてなる窒化シリコン等よりなるストッパ層
が形成され、この上に形成される一導電型のエピタキシ
ャル層を貫通して素子内絶縁と素子間分離とのための溝
が1工程をもって形成されており、これらの溝のうち、
素子間分離用の溝は反対導電型の半導体基板中まで伸延
しているが、素子内絶縁用の溝は上記のストッパ層によ
って制限されているものである。
素子内絶縁と素子間分離とを有する半導体装置に関する
。特に、素子内絶縁と素子間分離とのための溝を形成す
る工程を簡略化しうる構造的改良に関する。
。特に、素子内絶縁と素子間分離とのための溝を形成す
る工程を簡略化しうる構造的改良に関する。
高耐圧にするために、または、素子間寄生効果を防止す
るために、半導体装置の各構成要素(コレクタ、ベース
、エミッタ等)の間を絶縁物層をもって絶縁する半導体
装置がある。この素子内絶縁は素子間分離の他に設けら
れる。また、これらの素子内絶縁や素子間分離は、溝内
に形成された絶縁層によってなされる。このような半導
体装置においては、素子間分離用の溝は、その素子分離
の目的のため、反対導電型基板に達する深さであり、素
子内絶縁は、高不純物濃度埋め込み暦の最も高濃度の領
域には少なくとも達しない深さであるため、素子間分離
用の溝の深さが素子内絶縁用の溝の深さより深いことが
一般である。
るために、半導体装置の各構成要素(コレクタ、ベース
、エミッタ等)の間を絶縁物層をもって絶縁する半導体
装置がある。この素子内絶縁は素子間分離の他に設けら
れる。また、これらの素子内絶縁や素子間分離は、溝内
に形成された絶縁層によってなされる。このような半導
体装置においては、素子間分離用の溝は、その素子分離
の目的のため、反対導電型基板に達する深さであり、素
子内絶縁は、高不純物濃度埋め込み暦の最も高濃度の領
域には少なくとも達しない深さであるため、素子間分離
用の溝の深さが素子内絶縁用の溝の深さより深いことが
一般である。
これらの深さの異なる2種の溝を形成するために、従来
2種の異なる方法が使用されていた。
2種の異なる方法が使用されていた。
第1の方法は、プラズマエツチング法を使用して溝を形
成するものであるが、深さの異なる2種の開口はl工程
をもっては形成しえないから、2工程が必要であり、そ
の際、2工程間でのマスク位置ズレが起こりマスク位置
合せ精度を高くする必要があった。しかも、プラズマエ
ツチング法パは深さの制御が必ずしも容易ではないから
、製造歩留り等の問題があった。
成するものであるが、深さの異なる2種の開口はl工程
をもっては形成しえないから、2工程が必要であり、そ
の際、2工程間でのマスク位置ズレが起こりマスク位置
合せ精度を高くする必要があった。しかも、プラズマエ
ツチング法パは深さの制御が必ずしも容易ではないから
、製造歩留り等の問題があった。
第2の方法は、シリコン結晶の(Zoo)面の異方性ウ
ェットエツチング法を使用すると、傾斜角が一定のV溝
を形成しうるという性質を利用したものであり、第8図
に示すような深さの異なる2種のV溝を形成するもので
ある0図において、lはp型の半導体基板であり、2は
n型の高不純物濃度埋め込み暦であり、3はn型のエピ
タキシャル半導体層であり、4はフィールド絶縁膜であ
り、5は素子内絶縁用の溝であり、6は素子間分離用の
溝であり、18.20.21は電極である。
ェットエツチング法を使用すると、傾斜角が一定のV溝
を形成しうるという性質を利用したものであり、第8図
に示すような深さの異なる2種のV溝を形成するもので
ある0図において、lはp型の半導体基板であり、2は
n型の高不純物濃度埋め込み暦であり、3はn型のエピ
タキシャル半導体層であり、4はフィールド絶縁膜であ
り、5は素子内絶縁用の溝であり、6は素子間分離用の
溝であり、18.20.21は電極である。
このような、深さの異なる複数のV溝を1工程をもって
形成するには、溝5を形成するためのマスクの幅と溝6
を形成するためのマスクの幅とを、その深さに対応して
異ならせておけばよい。
形成するには、溝5を形成するためのマスクの幅と溝6
を形成するためのマスクの幅とを、その深さに対応して
異ならせておけばよい。
上記第1の方法にあっては、上記するように、深さの異
なる2種の溝を形成するために、それぞれ、1工程を必
要とし、しかも、マスク位置合せ精度及び溝の深さの制
御に特別留意する必要があり、一方、第2の方法にあっ
ては、第8図に示すように、溝の開口部に大きな面積を
必要とするため、集積度が低下するという欠点があった
。
なる2種の溝を形成するために、それぞれ、1工程を必
要とし、しかも、マスク位置合せ精度及び溝の深さの制
御に特別留意する必要があり、一方、第2の方法にあっ
ては、第8図に示すように、溝の開口部に大きな面積を
必要とするため、集積度が低下するという欠点があった
。
本発明の目的はこれらの欠点を解消することにあり、集
積度を損なうことなく、しかも、簡易に、1工程をもっ
て、素子内絶縁用の溝と素子間分離用の溝とを形成する
ことを可能にする構造の半導体装置を提供することにあ
る。
積度を損なうことなく、しかも、簡易に、1工程をもっ
て、素子内絶縁用の溝と素子間分離用の溝とを形成する
ことを可能にする構造の半導体装置を提供することにあ
る。
上記の目的を達成するために本発明が採った手段は、素
子内絶縁は一導電型の高不純物濃度埋め込み層2に達す
る溝15内に形成された絶1&層17によってなされ、
素子間分離は反対導電型の半導体基板lに達する溝16
内に形成された絶縁層17によってなされる半導体装置
の、素子内絶縁用の溝15の下部領域に、プラズマエツ
チングに対するエツチングレートが小さい物質例えば二
酸化シリ゛コン、酸素イオンが打ち込まれてなる酸化シ
リコン、窒素イオンが打ち込まれてなる窒化シリコン等
よりなるストッパ層10を形成することを特徴とする。
子内絶縁は一導電型の高不純物濃度埋め込み層2に達す
る溝15内に形成された絶1&層17によってなされ、
素子間分離は反対導電型の半導体基板lに達する溝16
内に形成された絶縁層17によってなされる半導体装置
の、素子内絶縁用の溝15の下部領域に、プラズマエツ
チングに対するエツチングレートが小さい物質例えば二
酸化シリ゛コン、酸素イオンが打ち込まれてなる酸化シ
リコン、窒素イオンが打ち込まれてなる窒化シリコン等
よりなるストッパ層10を形成することを特徴とする。
このストッパ層の形成には、埋め込み層を形成した後、
二酸化シリコン等の膜を形成してこれをパターニングし
ても、酸素イオン、窒素イオン等を打ち込み、酸化シリ
コン、窒化シリコン等の領域を形成しても、また、エピ
タキシャル層を形成した後、酸素イオン・窒素イオン等
を打ち込み、酸化シリコン、窒化シリコン等の領域を形
成してもよい、また、ストッパ層を、埋め込み形成した
後、二酸化シリコンの膜を形成し、これをパターニング
し形成した場合、プラズマビームによるスキャンにより
、ストッパ層周囲のシリコン単結晶から徐々にストッパ
層表面にシリコン単結晶を成長させてもよい。
二酸化シリコン等の膜を形成してこれをパターニングし
ても、酸素イオン、窒素イオン等を打ち込み、酸化シリ
コン、窒化シリコン等の領域を形成しても、また、エピ
タキシャル層を形成した後、酸素イオン・窒素イオン等
を打ち込み、酸化シリコン、窒化シリコン等の領域を形
成してもよい、また、ストッパ層を、埋め込み形成した
後、二酸化シリコンの膜を形成し、これをパターニング
し形成した場合、プラズマビームによるスキャンにより
、ストッパ層周囲のシリコン単結晶から徐々にストッパ
層表面にシリコン単結晶を成長させてもよい。
〔作用〕
本発明は、二酸化シリコン、酸素イオン、窒素イオン等
を打ち込んでなる、酸化シリコン、窒化シリコン等がプ
ラズマエツチングに対して小さなエツチングレートを有
するという性質を利用したものであり、ストッパ層を、
埋め込み形成後、二酸化シリコンの膜を形成し、これを
パターニングし形成した場合、プラズマビームによるス
キャンにより、ストッパ層周囲のシリコン単結晶から、
徐々に、ストッパ層表面にシリコン単結晶を成長させる
ことにより、その上に多結晶シリコンが容易に堆積しえ
、また、酸素イオン、窒素イオン等を打ち込んで、スト
ッパ層を形成する場合、ストッパ層は、埋め込み層内部
に形成し得るため、その上に単結晶シリコンが容易に堆
積しうるという性質を利用したものであり、素子内絶縁
領域の下部にこれらの材料よりなるストッパ層を形成し
た後、素子内絶縁用及び素子間分離用の溝を1工程をも
って形成すれば、前者はストッパ層で進行が停止するが
、後者は深く進行するので、l工程をもって深さの異な
る二種の溝を形成することができ、素子内絶縁と素子間
分離との双方を簡易になすことができるようにしたもの
である。
を打ち込んでなる、酸化シリコン、窒化シリコン等がプ
ラズマエツチングに対して小さなエツチングレートを有
するという性質を利用したものであり、ストッパ層を、
埋め込み形成後、二酸化シリコンの膜を形成し、これを
パターニングし形成した場合、プラズマビームによるス
キャンにより、ストッパ層周囲のシリコン単結晶から、
徐々に、ストッパ層表面にシリコン単結晶を成長させる
ことにより、その上に多結晶シリコンが容易に堆積しえ
、また、酸素イオン、窒素イオン等を打ち込んで、スト
ッパ層を形成する場合、ストッパ層は、埋め込み層内部
に形成し得るため、その上に単結晶シリコンが容易に堆
積しうるという性質を利用したものであり、素子内絶縁
領域の下部にこれらの材料よりなるストッパ層を形成し
た後、素子内絶縁用及び素子間分離用の溝を1工程をも
って形成すれば、前者はストッパ層で進行が停止するが
、後者は深く進行するので、l工程をもって深さの異な
る二種の溝を形成することができ、素子内絶縁と素子間
分離との双方を簡易になすことができるようにしたもの
である。
以下、図面を参照しつ一1本発明の実施例に係る半導体
装置についてさらに説明する。
装置についてさらに説明する。
1工1
第2図参照
p型シリコン基板1の一部領域にn型の不純物をイオン
注入した後、熱処理して厚さが約3gmのn′″型埋め
込み層2を形成する。この熱処理は、後になされるエピ
タキシャル成長工程を活用してもよい。
注入した後、熱処理して厚さが約3gmのn′″型埋め
込み層2を形成する。この熱処理は、後になされるエピ
タキシャル成長工程を活用してもよい。
第3図参照
基板lの表面を厚さ約t、ooo人酸化して二酸化シリ
コン膜を形成した後、リソグラフィー法を使用して素子
間分離領域のみにレジスト膜9を形成し、このレジスト
膜9をマスクとして使用して酸化シリコン膜をパターニ
ングしてストッパ層10を形成する。
コン膜を形成した後、リソグラフィー法を使用して素子
間分離領域のみにレジスト膜9を形成し、このレジスト
膜9をマスクとして使用して酸化シリコン膜をパターニ
ングしてストッパ層10を形成する。
第4図参照
使用済みのレジスト膜9を溶解除去した後。
ny!iのシリコン層3を厚さ約3牌層にエピタキシャ
ル成長する。もし、n型埋め込み層形成のためにイオン
注入されたn型不純物の熱処理が未了であれば、この工
程において熱処理がなされる。
ル成長する。もし、n型埋め込み層形成のためにイオン
注入されたn型不純物の熱処理が未了であれば、この工
程において熱処理がなされる。
つCいて、厚さ約1,000人の二酸化シリコン膜11
と厚さ約2,000人の窒化シリコン膜12とを形成す
る。これらはいづれも保護膜である。
と厚さ約2,000人の窒化シリコン膜12とを形成す
る。これらはいづれも保護膜である。
第5図参照
リソグラフィー法を使用して、素子内絶縁領域と素子間
分離領域とに開口を有するレジストマスク14を形成し
、これを使用して、窒化シリコン膜12と二酸化シリコ
ン膜11とに窓明けをする。
分離領域とに開口を有するレジストマスク14を形成し
、これを使用して、窒化シリコン膜12と二酸化シリコ
ン膜11とに窓明けをする。
この工程は、通常のウェットエツチング法をもって可能
である。
である。
つぐいて、プラズマエツチング法を使用してなす一方向
性エツチングをなす、このエツチングは、素子内絶縁領
域においては、ストッパ層10の上面において進行を停
止するが、素子間分離領域°においては深くまで進行し
てp型基板1内まで達し、素子内絶縁領域においては素
子内絶縁用溝15を、素子間分離領域においては素子間
分離用溝18を形成する。
性エツチングをなす、このエツチングは、素子内絶縁領
域においては、ストッパ層10の上面において進行を停
止するが、素子間分離領域°においては深くまで進行し
てp型基板1内まで達し、素子内絶縁領域においては素
子内絶縁用溝15を、素子間分離領域においては素子間
分離用溝18を形成する。
第1(a)図参照
レジストマスク14と窒化シリコン膜12と二酸化シリ
コン膜11とを除去した後、溝15.16の内面を酸化
して、これらの溝15.18の内面に二酸化シリコン層
17を形成し、多結晶シリコンを堆積して溝15.18
を多結晶シリコン層18をもって埋め込む、つCいて、
表面に形成されている余分の多結晶シリコン層をポリッ
シュ除去し、溝15.18の多結晶シリコン上を酸化し
、二酸化シリコン層を形成する。所望により素子(図示
せず)を形成した後、電極窓明けの後、電極!S、20
.21を形成する。
コン膜11とを除去した後、溝15.16の内面を酸化
して、これらの溝15.18の内面に二酸化シリコン層
17を形成し、多結晶シリコンを堆積して溝15.18
を多結晶シリコン層18をもって埋め込む、つCいて、
表面に形成されている余分の多結晶シリコン層をポリッ
シュ除去し、溝15.18の多結晶シリコン上を酸化し
、二酸化シリコン層を形成する。所望により素子(図示
せず)を形成した後、電極窓明けの後、電極!S、20
.21を形成する。
本実施例に係る半導体装置においては、素子内絶縁をな
す溝の下部にはストッパ層が形成されているので、素子
内絶縁用の溝と素子間分離用の溝とが、集積度を損なう
ことなくしかも簡易に1工程をもって形成される。
す溝の下部にはストッパ層が形成されているので、素子
内絶縁用の溝と素子間分離用の溝とが、集積度を損なう
ことなくしかも簡易に1工程をもって形成される。
乳又遺
第6図参照
p型のシリコン基板1の一部領域にn型の不純物をイオ
ン注入した後、熱処理して厚さが約371mのn+型埋
め込み層2を形成し、つCいて、n型のシリコン層3を
厚さ約3ルmにエピタキシャル成長する。もしn型埋め
込み層形成のためにイオン注入されたn型不純物の熱処
理が未了であれば、この工程において熱処理がなされる
。
ン注入した後、熱処理して厚さが約371mのn+型埋
め込み層2を形成し、つCいて、n型のシリコン層3を
厚さ約3ルmにエピタキシャル成長する。もしn型埋め
込み層形成のためにイオン注入されたn型不純物の熱処
理が未了であれば、この工程において熱処理がなされる
。
つぐいて、イオン注入の保護膜として機能する厚さ約
1 、(1(1(l入の二酸化シリコン膜11を形成し
た後、リソグラフィー法を使用して、素子内絶縁領域の
みに開口を有するレジストマスク13を形成する。
1 、(1(1(l入の二酸化シリコン膜11を形成し
た後、リソグラフィー法を使用して、素子内絶縁領域の
みに開口を有するレジストマスク13を形成する。
数100MeVの打ち込みエネルギーをもって酸素イオ
ン・窒素イオン等をイオン注入し、酸素・窒素等を含む
ストッパ層10を形成する。このストッパ層10の形成
される深さは打ち込みエネルギーを制御すれば容易に制
御可能である。
ン・窒素イオン等をイオン注入し、酸素・窒素等を含む
ストッパ層10を形成する。このストッパ層10の形成
される深さは打ち込みエネルギーを制御すれば容易に制
御可能である。
第7図参照
レジストマスク13を溶解除去した後窒化シリコン膜1
2を形成し、つCいて、リソグラフィー法を使用して、
素子内絶縁領域と素子間分離領域とに開ロヲ有するレジ
ストマスク14を形成し、これを使用して、窒化シリコ
ン膜12と二酸化シリコン膜11とに窓明けをする。こ
の工程は、通常のウェットエツチング法をもって可能で
ある。
2を形成し、つCいて、リソグラフィー法を使用して、
素子内絶縁領域と素子間分離領域とに開ロヲ有するレジ
ストマスク14を形成し、これを使用して、窒化シリコ
ン膜12と二酸化シリコン膜11とに窓明けをする。こ
の工程は、通常のウェットエツチング法をもって可能で
ある。
っCいて、プラズマエツチング法を使用してなす一方向
性エツチングをなす、このエツチングは、素子内絶縁領
域においては、ストッパ層10の上面において進行を停
止するが、素子間分離領域においては深くまで進行して
p型基板l内にまで達し、素子内絶縁領域においては素
子内絶縁用溝15を、素子間分離領域においては素子間
分離用溝1Bを形成する。
性エツチングをなす、このエツチングは、素子内絶縁領
域においては、ストッパ層10の上面において進行を停
止するが、素子間分離領域においては深くまで進行して
p型基板l内にまで達し、素子内絶縁領域においては素
子内絶縁用溝15を、素子間分離領域においては素子間
分離用溝1Bを形成する。
第1(b)図参照
レジストマスク14と窒化シリコン膜12と二酸化シリ
コン膜11とを除去した後、溝15.1Bの内面を酸化
して、これらの溝15.1Bの内面に二酸化シリコン層
17を形成し、多結晶シリコンを堆積して溝15.1B
を多結晶シリコン層18をもって埋め込む。つ釘いて、
表面に形成されている余分の多結晶シリコン層をポリッ
シュ除去し、17915.16の多結晶シリコン上を酸
化し二酸化シリコン層を形成する。所望により素子(図
示せず)を形成した後、電極窓明けの後、電極i11.
2G、21を形成する。
コン膜11とを除去した後、溝15.1Bの内面を酸化
して、これらの溝15.1Bの内面に二酸化シリコン層
17を形成し、多結晶シリコンを堆積して溝15.1B
を多結晶シリコン層18をもって埋め込む。つ釘いて、
表面に形成されている余分の多結晶シリコン層をポリッ
シュ除去し、17915.16の多結晶シリコン上を酸
化し二酸化シリコン層を形成する。所望により素子(図
示せず)を形成した後、電極窓明けの後、電極i11.
2G、21を形成する。
本実施例に係る半導体装置においては、素子内絶縁をな
す溝の下部にはストッパ層が形成されているので、素子
内絶縁用の溝と素子間分離用の溝とが、集積度を損なう
ことなくしかも簡易に1工程をもって形成される。
す溝の下部にはストッパ層が形成されているので、素子
内絶縁用の溝と素子間分離用の溝とが、集積度を損なう
ことなくしかも簡易に1工程をもって形成される。
乳11
第9図参照
p型シリコン基板1の一部領域にn型の不純物をイオン
注入した後、熱処理して厚さが約3ル謙のn+型埋め込
み層2を形成する。
注入した後、熱処理して厚さが約3ル謙のn+型埋め込
み層2を形成する。
つづいて、イオン注入の保護膜として機能する厚さ約
1,000人の二酸化シリコン膜11を形成した後、リ
ソグラフィー法を使用して、素子内絶縁領域のみに開口
を有するレジストマスク13を形成する。
1,000人の二酸化シリコン膜11を形成した後、リ
ソグラフィー法を使用して、素子内絶縁領域のみに開口
を有するレジストマスク13を形成する。
数100MeVの打ち込みエネルギーをもって酸素イオ
ン・窒化イオン等を含むストッパ層10を形成する。こ
のストッパ層10の形成される深さは打ち込みエネルギ
ーを制御すれば容易に制御可能であり、第2例と比較し
た場合、ストッパ層10の表面からの深さが浅いため、
打ち込みエネルギーは、小さくて可能である。
ン・窒化イオン等を含むストッパ層10を形成する。こ
のストッパ層10の形成される深さは打ち込みエネルギ
ーを制御すれば容易に制御可能であり、第2例と比較し
た場合、ストッパ層10の表面からの深さが浅いため、
打ち込みエネルギーは、小さくて可能である。
第1θ図参照
レジストマスク13、二酸化シリコン膜11を溶解除去
した後、n型のシリコン層3を厚さ約3pmにエピタキ
シャル成長する。もし、n型埋め込み層形成のためにイ
オン注入されたn型不純物の熱処理が未了であれば、こ
の工程において熱処理される。
した後、n型のシリコン層3を厚さ約3pmにエピタキ
シャル成長する。もし、n型埋め込み層形成のためにイ
オン注入されたn型不純物の熱処理が未了であれば、こ
の工程において熱処理される。
この後の工程は上記第2の例と同様にU溝を形成し、第
7図、第1(b)図の毎く形成する。
7図、第1(b)図の毎く形成する。
以上説明せるとおり、本発明に係る半導体装置において
は、素子内絶縁は一導電型の高不純物濃度埋め込み層に
達する溝内に形成された絶縁層によってなされ、素子間
分離は反対導電型の半導体基板に達する溝内に形成され
た絶縁層によってなされており、素子内絶縁をなす溝の
下部領域には、プラズマエツチングに対するエツチング
レートが小さい物質よりなるストー/パ層が形成される
構造とされているので、素子内絶縁と素子間分離とのた
めの溝を形成する工程が簡略化される。
は、素子内絶縁は一導電型の高不純物濃度埋め込み層に
達する溝内に形成された絶縁層によってなされ、素子間
分離は反対導電型の半導体基板に達する溝内に形成され
た絶縁層によってなされており、素子内絶縁をなす溝の
下部領域には、プラズマエツチングに対するエツチング
レートが小さい物質よりなるストー/パ層が形成される
構造とされているので、素子内絶縁と素子間分離とのた
めの溝を形成する工程が簡略化される。
第1(a)図は1本発明の第1の実施例に係る半導体装
置の断面図である。 第1(b)図は1本発明の第2の実施例に係る半導体装
置の断面図である。 第2〜5図は、本発明の第1の実施例に係る半導□
体装置の主要工程完了後の断面図である。 第6.7図は、本発明の第2の実施例に係る半導体装置
の主要工程完了後の断面図である。 第8図は、従来技術に係る半導体装置の断面図である。 第9.10図は、本発明の第3の実施例に係る半導体装
置の主要工程完了後の断面図である。 1・拳・反対導電型(p型)の半導体基板。 2・・・−導電型(n型)の高不純物濃度埋め込み層、
3・・・−導電型(n型)の半導体層、4・φ・絶
縁膜、 5・・・素子内絶縁用の溝、6・・・素子間
分離用の溝、 9・・・レジスト膜、 10・φ・スト
ッパ層、 1111 φ ・二酸化シリコン膜、 1
2・・拳窒化シリコン膜、13.141・レジストマス
ク、 15・ 1111素子内絶縁用溝、 16・・・
素子間分離用溝、1711・・二酸化シリコン層、 1
8・・・多結晶シリコン層、 19.20.21・働
・電極。 工程1 第20 2・ 工程図 第3図 へ 工程図 2″ 第 4 閃 第 57 簿1状 2″ 第1(Q)G 第 G 図 第 710 第1(b)図 第 8Q1 第9図 第10 図
置の断面図である。 第1(b)図は1本発明の第2の実施例に係る半導体装
置の断面図である。 第2〜5図は、本発明の第1の実施例に係る半導□
体装置の主要工程完了後の断面図である。 第6.7図は、本発明の第2の実施例に係る半導体装置
の主要工程完了後の断面図である。 第8図は、従来技術に係る半導体装置の断面図である。 第9.10図は、本発明の第3の実施例に係る半導体装
置の主要工程完了後の断面図である。 1・拳・反対導電型(p型)の半導体基板。 2・・・−導電型(n型)の高不純物濃度埋め込み層、
3・・・−導電型(n型)の半導体層、4・φ・絶
縁膜、 5・・・素子内絶縁用の溝、6・・・素子間
分離用の溝、 9・・・レジスト膜、 10・φ・スト
ッパ層、 1111 φ ・二酸化シリコン膜、 1
2・・拳窒化シリコン膜、13.141・レジストマス
ク、 15・ 1111素子内絶縁用溝、 16・・・
素子間分離用溝、1711・・二酸化シリコン層、 1
8・・・多結晶シリコン層、 19.20.21・働
・電極。 工程1 第20 2・ 工程図 第3図 へ 工程図 2″ 第 4 閃 第 57 簿1状 2″ 第1(Q)G 第 G 図 第 710 第1(b)図 第 8Q1 第9図 第10 図
Claims (1)
- 【特許請求の範囲】 素子内絶縁は一導電型の高不純物濃度埋め込み層(2)
に達する溝(15)内に形成された絶縁層(17)によ
ってなされ、素子間分離は反対導電型の半導体基板(1
)に達する溝(16)内に形成された絶縁層(17)に
よってなされる半導体装置において、 前記素子内絶縁をなす溝(15)の下部領域には、スト
ッパ層(10)が形成されてなることを特徴とする半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP951086A JPS62166541A (ja) | 1986-01-20 | 1986-01-20 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP951086A JPS62166541A (ja) | 1986-01-20 | 1986-01-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62166541A true JPS62166541A (ja) | 1987-07-23 |
Family
ID=11722240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP951086A Pending JPS62166541A (ja) | 1986-01-20 | 1986-01-20 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62166541A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
US5108783A (en) * | 1988-12-23 | 1992-04-28 | Sharp Kabushiki Kaisha | Process for producing semiconductor devices |
-
1986
- 1986-01-20 JP JP951086A patent/JPS62166541A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
US5108783A (en) * | 1988-12-23 | 1992-04-28 | Sharp Kabushiki Kaisha | Process for producing semiconductor devices |
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