JP3416617B2 - マスク数を低減したｍｏｓゲートデバイスの製造プロセス - Google Patents
マスク数を低減したｍｏｓゲートデバイスの製造プロセスInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Description
【０００１】発明の背景
本発明は、パワーゲートデバイスの製造工程に関し、特
に、低減されたマスク数と一回だけの厳格なアライメン
ト工程を用いた工程による上記デバイス製造用の新しい
工程に関する。
に、低減されたマスク数と一回だけの厳格なアライメン
ト工程を用いた工程による上記デバイス製造用の新しい
工程に関する。
【０００２】ＭＯＳゲートデバイスは当業者によく知ら
れており、米国特許５，００８，７２５に示されたパワ
ーＭＯＳＦＥＴのようなデバイスを含み、同様に、１９
９０年５月９日に提出された出願番号０７／５２１，１
７７（現在は放棄されている）、および１９９３年５月
３０日に提出された継続出願番号０８／０４１，１３６
（現在、１９９４年９月３０日に出願番号０８／３１
６，１１２として再提出されている）に示されたパワー
ＩＧＢＴのようなパワーＩＧＢＴを含む。これらの表題
の内容は、参考文献としてここに添付されている。ＭＯ
Ｓゲートデバイスは、ＭＯＳゲートサイリスタ、ゲート
ターンオフデバイス等をも含む。
れており、米国特許５，００８，７２５に示されたパワ
ーＭＯＳＦＥＴのようなデバイスを含み、同様に、１９
９０年５月９日に提出された出願番号０７／５２１，１
７７（現在は放棄されている）、および１９９３年５月
３０日に提出された継続出願番号０８／０４１，１３６
（現在、１９９４年９月３０日に出願番号０８／３１
６，１１２として再提出されている）に示されたパワー
ＩＧＢＴのようなパワーＩＧＢＴを含む。これらの表題
の内容は、参考文献としてここに添付されている。ＭＯ
Ｓゲートデバイスは、ＭＯＳゲートサイリスタ、ゲート
ターンオフデバイス等をも含む。
【０００３】上記デバイスの製造工程は、多数のフォト
リソグラフィックマスキング工程および厳格なマスクア
ライメント工程を含み、それらはそれぞれ余分な製造時
間と費用を必要とし、デバイス欠陥となりうる源を形成
する。上記デバイスの製造に必要とされるマスクおよび
アライメント工程の数の低減は望ましく、製造歩留りを
改善し、製造コストを低減する。
リソグラフィックマスキング工程および厳格なマスクア
ライメント工程を含み、それらはそれぞれ余分な製造時
間と費用を必要とし、デバイス欠陥となりうる源を形成
する。上記デバイスの製造に必要とされるマスクおよび
アライメント工程の数の低減は望ましく、製造歩留りを
改善し、製造コストを低減する。
【０００４】米国特許５，３０２，５３７は、パワーＭ
ＯＳＦＥＴの製造工程について述べ、そこでは穴部がソ
ース領域の中央を通って下方のベース領域の中へ形成さ
れる。金属が上記穴部に入れられ、ソースとベースを接
続する。しかしながら、それらの領域は、上記穴部の壁
面の周囲領域においてのみ接続される。従って、上記ソ
ースおよびベース間の低抵抗で信頼性のある接続は、大
量生産工程で製造するのが困難である。
ＯＳＦＥＴの製造工程について述べ、そこでは穴部がソ
ース領域の中央を通って下方のベース領域の中へ形成さ
れる。金属が上記穴部に入れられ、ソースとベースを接
続する。しかしながら、それらの領域は、上記穴部の壁
面の周囲領域においてのみ接続される。従って、上記ソ
ースおよびベース間の低抵抗で信頼性のある接続は、大
量生産工程で製造するのが困難である。
【０００５】本発明は、ＭＯＳゲートパワーデバイスの
製造に必要なマスクの数を、３つに低減する新しい製造
工程を提供する。
製造に必要なマスクの数を、３つに低減する新しい製造
工程を提供する。
【０００６】発明の概要
本発明によれば、Ｎチャネルデバイスでは、第１のマス
クが、デバイスの各セルのＰ型ボディを限定し、同様に
Ｐ型ボディ領域中に配置されたソース領域を限定する。
上記デバイストポロジは、セル状であると同様に櫛状で
あっても良い点に注意すべきである。また、ボディ領域
は、時々、ＭＯＳＦＥＴセルのチャネル領域として言及
されることも注意すべきである。それから、第２のマス
クが、上記デバイスの各セルまたはストリップのＮ+領
域上の小さな中央部分のアライメントのために用いら
れ、異方性の酸化物のエッチングにより上記デバイスを
覆う酸化物レイヤに開口部を形成し、該開口部はシリコ
ンの表面に達する。続いて、異方性のシリコンエッチン
グにより、上記Ｎ+領域の中央のシリコンの表面に浅い
穴部を形成する。上記穴部は、Ｎ+領域を横切り、下方
のＰ型チャネルまたはボディ領域に達するのに十分な程
度に深い。コンタクトマスクである上記第２のマスクの
アライメントは、工程中で唯一の厳格なアライメントで
ある。
クが、デバイスの各セルのＰ型ボディを限定し、同様に
Ｐ型ボディ領域中に配置されたソース領域を限定する。
上記デバイストポロジは、セル状であると同様に櫛状で
あっても良い点に注意すべきである。また、ボディ領域
は、時々、ＭＯＳＦＥＴセルのチャネル領域として言及
されることも注意すべきである。それから、第２のマス
クが、上記デバイスの各セルまたはストリップのＮ+領
域上の小さな中央部分のアライメントのために用いら
れ、異方性の酸化物のエッチングにより上記デバイスを
覆う酸化物レイヤに開口部を形成し、該開口部はシリコ
ンの表面に達する。続いて、異方性のシリコンエッチン
グにより、上記Ｎ+領域の中央のシリコンの表面に浅い
穴部を形成する。上記穴部は、Ｎ+領域を横切り、下方
のＰ型チャネルまたはボディ領域に達するのに十分な程
度に深い。コンタクトマスクである上記第２のマスクの
アライメントは、工程中で唯一の厳格なアライメントで
ある。
【０００７】この異方性のシリコンエッチングに続い
て、上記ゲート酸化物および該ゲート酸化物上の保護の
ための低温酸化物をアンダーカットする等方性エッチン
グが行われ、これにより上記チップのシリコン表面で肩
部が露出され、該肩部は、Ｎ+セル領域中にエッチング
された開口部を囲む。
て、上記ゲート酸化物および該ゲート酸化物上の保護の
ための低温酸化物をアンダーカットする等方性エッチン
グが行われ、これにより上記チップのシリコン表面で肩
部が露出され、該肩部は、Ｎ+セル領域中にエッチング
された開口部を囲む。
【０００８】その後、金属であることが好ましいコンダ
クティブレイヤが上記チップ（または複数の上記チップ
を含むウエハ）の表面上に堆積され、上記金属は上記穴
部をＮ+領域まで満たし、これにより下方のＰボディ領
域に接続され、また、シリコン表面で上記Ｎ+ソース領
域を囲む肩部にも重なる。その結果として、Ｎ+ソース
および下方のＰ領域に対して良好なコンタクトが形成さ
れる。Ｐ+下方ボディ領域とＮ+ソース領域との間のこの
コンタクトは、ＭＯＳゲートデバイスの各セル構造に本
質的に現れる寄生ＮＰＮトランジスタの短絡のために好
ましい。第３のマスクは、上記金属をパターニングする
ために用いられ、続いてシンタおよび裏面金属形成が行
われる。このように、製造工程が、コンタクトマスクの
唯一の厳格なアライメントを伴った単に３つのマスク工
程に低減される。
クティブレイヤが上記チップ（または複数の上記チップ
を含むウエハ）の表面上に堆積され、上記金属は上記穴
部をＮ+領域まで満たし、これにより下方のＰボディ領
域に接続され、また、シリコン表面で上記Ｎ+ソース領
域を囲む肩部にも重なる。その結果として、Ｎ+ソース
および下方のＰ領域に対して良好なコンタクトが形成さ
れる。Ｐ+下方ボディ領域とＮ+ソース領域との間のこの
コンタクトは、ＭＯＳゲートデバイスの各セル構造に本
質的に現れる寄生ＮＰＮトランジスタの短絡のために好
ましい。第３のマスクは、上記金属をパターニングする
ために用いられ、続いてシンタおよび裏面金属形成が行
われる。このように、製造工程が、コンタクトマスクの
唯一の厳格なアライメントを伴った単に３つのマスク工
程に低減される。
【０００９】代わりの工程では、上記下方ゲート酸化物
および低温酸化物上のコンタクト金属のステップカバレ
ジを改良するために、上述のシリコンエッチング工程で
フォトレジストシャドウマスクが用いられる。第１に、
上記低温酸化物およびゲート酸化物部分は等方性エッチ
ングされ、上記フォトレジスト開口部より広いシリコン
表面部分が露出される。このエッチングは、幾分テーパ
状の酸化物サイドウォールを残す。次に、フォトレジス
トをシャドーマスクとして用いた異方性プラズマエッチ
ングが、良く知られた種類のＣｌ2プラズマエッチング
により行われる。この工程は、上記Ｎ+ソースを通って
上記Ｐ+ベースまで穴部のエッチングを行い、これは上
記フォトレジスト開口部と同じ部分である。このよう
に、上記元のＮ+表面の部分が、アルミニウムコンタク
ト金属を受けるために露出したまま残される。
および低温酸化物上のコンタクト金属のステップカバレ
ジを改良するために、上述のシリコンエッチング工程で
フォトレジストシャドウマスクが用いられる。第１に、
上記低温酸化物およびゲート酸化物部分は等方性エッチ
ングされ、上記フォトレジスト開口部より広いシリコン
表面部分が露出される。このエッチングは、幾分テーパ
状の酸化物サイドウォールを残す。次に、フォトレジス
トをシャドーマスクとして用いた異方性プラズマエッチ
ングが、良く知られた種類のＣｌ2プラズマエッチング
により行われる。この工程は、上記Ｎ+ソースを通って
上記Ｐ+ベースまで穴部のエッチングを行い、これは上
記フォトレジスト開口部と同じ部分である。このよう
に、上記元のＮ+表面の部分が、アルミニウムコンタク
ト金属を受けるために露出したまま残される。
【００１０】上記デバイスを完成するために、上記ゲー
ト金属とゲートポリシリコン電極の間を接続することが
必要である。これは、上記ソースやボディ領域への接続
と同じマスク工程で行われる。このことは、上記シリコ
ンの穴部と同時に、ポリシリコン中に穴部がエッチング
されることを意味する。それゆえに、上記シリコンエッ
チング深さをコントロールし、上記Ｐ+ボディ領域を露
出させ、上記ポリシリコンレイヤの部分を残すことが必
要となる。
ト金属とゲートポリシリコン電極の間を接続することが
必要である。これは、上記ソースやボディ領域への接続
と同じマスク工程で行われる。このことは、上記シリコ
ンの穴部と同時に、ポリシリコン中に穴部がエッチング
されることを意味する。それゆえに、上記シリコンエッ
チング深さをコントロールし、上記Ｐ+ボディ領域を露
出させ、上記ポリシリコンレイヤの部分を残すことが必
要となる。
【００１１】また、エッジ構造を、所望の阻止電圧に耐
えることができるように形成することも必要とされる。
好ましいエッジ構造は、一連のポリシリコンリングおよ
び間隔を使った構造である。各ポリシリコンリングを、
上記活性部分側の隣接する間隔中の拡散まで短くするこ
とにより、そのような構造を得ることが可能である。
えることができるように形成することも必要とされる。
好ましいエッジ構造は、一連のポリシリコンリングおよ
び間隔を使った構造である。各ポリシリコンリングを、
上記活性部分側の隣接する間隔中の拡散まで短くするこ
とにより、そのような構造を得ることが可能である。
【００１２】本発明の他の重要な特徴は、上記ソースと
同じ窓中に多量のボディ注入（インプラント）を、上記
ソースより深く注入することによっても成し遂げられ
る。これは、上記ソースが、ほとんど完全に、多量にド
ープされたボディ領域によって囲まれることとなる。こ
れは、更にパンチスルーブレイクダウンおよびドレイン
−ソースリークを防ぎ、また、各セルのエッジから中央
のコンタクト部分までのボディ中の極めて低い抵抗パス
を形成する。拡散パラメータは、小さな少量のドープが
なされたボディ領域が表面に直接隣接し、反転チャネル
を形成するように調整することができる。
同じ窓中に多量のボディ注入（インプラント）を、上記
ソースより深く注入することによっても成し遂げられ
る。これは、上記ソースが、ほとんど完全に、多量にド
ープされたボディ領域によって囲まれることとなる。こ
れは、更にパンチスルーブレイクダウンおよびドレイン
−ソースリークを防ぎ、また、各セルのエッジから中央
のコンタクト部分までのボディ中の極めて低い抵抗パス
を形成する。拡散パラメータは、小さな少量のドープが
なされたボディ領域が表面に直接隣接し、反転チャネル
を形成するように調整することができる。
【００１３】本発明の更なる具体例としては、ボディ領
域が、上記ボディ領域を上記ソースと同じ深さまたはよ
り深い第１の深さまで注入する１回の注入およびドライ
ブで形成され、その後に、ソース領域を浅い深さに注入
する。双方の注入は同じマスク窓を用いて行われる。こ
れらの２つの領域は、その後アニールされ、これにより
ドライブされ、即ち、上記ボディ領域は約９７５℃で３
時間アニールされ、約１−２ミクロンの深さが得られ、
一方、上記ソース領域は約９７５℃で約１時間アニール
され、単に約０．３ミクロンの深さになる。このよう
に、完全なセルを、単に２回の注入を用いるだけで形成
することができる。その後、前に述べたように、製造工
程が完了する。
域が、上記ボディ領域を上記ソースと同じ深さまたはよ
り深い第１の深さまで注入する１回の注入およびドライ
ブで形成され、その後に、ソース領域を浅い深さに注入
する。双方の注入は同じマスク窓を用いて行われる。こ
れらの２つの領域は、その後アニールされ、これにより
ドライブされ、即ち、上記ボディ領域は約９７５℃で３
時間アニールされ、約１−２ミクロンの深さが得られ、
一方、上記ソース領域は約９７５℃で約１時間アニール
され、単に約０．３ミクロンの深さになる。このよう
に、完全なセルを、単に２回の注入を用いるだけで形成
することができる。その後、前に述べたように、製造工
程が完了する。
【００１４】更なる具体例では、多量のベースコンタク
ト注入が、ポリシリコン窓の代わりにコンタクト窓を通
して行われる。これは、上記穴部がシリコン中にエッチ
ングされ、上記ボディ領域が露出した後で、金属がウエ
ハ上に堆積される前に行われる。注目すべきは、金属と
ボディ領域の間の低いコンタクト抵抗を得るために、金
属形成に先だって注入後にアニールが必要とされないこ
とである。これは、約４２０℃でのシンタが、十分なド
ーパントを得るのに十分であり、この温度が上記金属が
堆積された後に許容するのに十分低い温度だからであ
る。
ト注入が、ポリシリコン窓の代わりにコンタクト窓を通
して行われる。これは、上記穴部がシリコン中にエッチ
ングされ、上記ボディ領域が露出した後で、金属がウエ
ハ上に堆積される前に行われる。注目すべきは、金属と
ボディ領域の間の低いコンタクト抵抗を得るために、金
属形成に先だって注入後にアニールが必要とされないこ
とである。これは、約４２０℃でのシンタが、十分なド
ーパントを得るのに十分であり、この温度が上記金属が
堆積された後に許容するのに十分低い温度だからであ
る。
【００１５】本発明の他の特徴および長所は、図面に従
って述べる本発明の以下の記述から明らかになるであろ
う。
って述べる本発明の以下の記述から明らかになるであろ
う。
【００１６】図面の詳細な説明
次に述べる本発明に係る好ましい具体例についての説明
では、ＮチャンネルパワーＭＯＳＦＥＴデバイスの製造
に関して記述する。しかしながら、例えば、Ｎチャンネ
ル又はチャンネルのＩＧＢＴやＭＯＳゲートサイリスタ
等のどのようなＭＯＳゲートデバイスの製造に対しても
使用するために、同様のマスク数減少プロセスを変形し
て使用することが可能である。これらの図面の中におい
て、明らかな形態は、敢えて、記載はしていないが、使
用されるべき形態は、好ましくは特許５，００８，７２
５に示されているような六角形セルであることを注記し
ておく。しかしながら、そのプロセスが、線上かオフセ
ットされているかに拘わらず、櫛状構造と同様に、例え
ば、正方形又は長方形セルなどのような多角形構造を有
する構造にも等しく適用できることは、その技術におけ
る熟練した人々にとっては明白であろう。またさらに、
デバイスの終端構造は示されていないが、いずれかのＭ
ＯＳゲートデバイスに通常使用されている終端が、ここ
においても使用することができることを、注記してお
く。
では、ＮチャンネルパワーＭＯＳＦＥＴデバイスの製造
に関して記述する。しかしながら、例えば、Ｎチャンネ
ル又はチャンネルのＩＧＢＴやＭＯＳゲートサイリスタ
等のどのようなＭＯＳゲートデバイスの製造に対しても
使用するために、同様のマスク数減少プロセスを変形し
て使用することが可能である。これらの図面の中におい
て、明らかな形態は、敢えて、記載はしていないが、使
用されるべき形態は、好ましくは特許５，００８，７２
５に示されているような六角形セルであることを注記し
ておく。しかしながら、そのプロセスが、線上かオフセ
ットされているかに拘わらず、櫛状構造と同様に、例え
ば、正方形又は長方形セルなどのような多角形構造を有
する構造にも等しく適用できることは、その技術におけ
る熟練した人々にとっては明白であろう。またさらに、
デバイスの終端構造は示されていないが、いずれかのＭ
ＯＳゲートデバイスに通常使用されている終端が、ここ
においても使用することができることを、注記してお
く。
【００１７】最初に図１について説明する。反復構造を
有するウエハ又はチップの、クロスセクションの中に示
される極めて少ない要素の微細部分が示されている。ウ
エハは、どのような要求サイズであってもよく、多くの
チップに分割されるであろう。ここに示す本発明に係る
好ましい具体例の記述において、“チップ”という言葉
と“ウエハ”という言葉は、しばしば交互に置き換えて
使用される。
有するウエハ又はチップの、クロスセクションの中に示
される極めて少ない要素の微細部分が示されている。ウ
エハは、どのような要求サイズであってもよく、多くの
チップに分割されるであろう。ここに示す本発明に係る
好ましい具体例の記述において、“チップ”という言葉
と“ウエハ”という言葉は、しばしば交互に置き換えて
使用される。
【００１８】図１は、単結晶シリコンからなるＮ-ボデ
ィ３０を有するウエハを示す。そのＮ-ボディ３０は、
Ｎ+基板（図示せず）上にエピタキシャル成長させて形
成してもよい。ドレイン（又はアノード）コンタクト
は、Ｎ+基板に接続してもよく、チップのどちらかの表
面に接続してもよい。そのエピタキシャル成長して形成
されたボディは、最終的に形成されるデバイスの降伏電
圧に依存する厚さと抵抗率を有する。
ィ３０を有するウエハを示す。そのＮ-ボディ３０は、
Ｎ+基板（図示せず）上にエピタキシャル成長させて形
成してもよい。ドレイン（又はアノード）コンタクト
は、Ｎ+基板に接続してもよく、チップのどちらかの表
面に接続してもよい。そのエピタキシャル成長して形成
されたボディは、最終的に形成されるデバイスの降伏電
圧に依存する厚さと抵抗率を有する。
【００１９】本発明に係るプロセスにおける第１ステッ
プは、シリコン３０上の絶縁層３１の形成であり、層３
１は、２００〜１，５００オングストロームの間の、最
終的に形成されるデバイスに要求されるスレッショルド
電圧に対応した厚さの熱成長された二酸化ケイ素で構成
することができる。酸化層３１は、例えば、７，５００
オングストロームの厚さを有し、種々の好ましい方法で
形成されるポリシリコン層３２によって覆われる。好ま
しくは、ポリシリコンは、埋め込み又は連続ＣＶＤドー
ピング工程で砒素が大量にドープされる。ポリシリコン
層３２上には、適当なフォトレジスト層３３が形成され
る。
プは、シリコン３０上の絶縁層３１の形成であり、層３
１は、２００〜１，５００オングストロームの間の、最
終的に形成されるデバイスに要求されるスレッショルド
電圧に対応した厚さの熱成長された二酸化ケイ素で構成
することができる。酸化層３１は、例えば、７，５００
オングストロームの厚さを有し、種々の好ましい方法で
形成されるポリシリコン層３２によって覆われる。好ま
しくは、ポリシリコンは、埋め込み又は連続ＣＶＤドー
ピング工程で砒素が大量にドープされる。ポリシリコン
層３２上には、適当なフォトレジスト層３３が形成され
る。
【００２０】次の図２に示すように、フォトレジスト３
２は、適当なフォトリソグラフィクマスク工程でパター
ンニングされ、フォトレジストをポリシリコン層３２の
表面まで貫通する開口３４，３５が形成される。もし、
セルラー状の形態が選択されれば、各開口３４，３５
は、側面から側面までの寸法が約５−１０μｍであり、
中心と中心との間隔が電圧とフォトリソグラフィーの能
力に依存する六角形又は正方形等のいずれかの要求され
る多角形形状を有する数千個の同一の対称開口の内の１
つである。しかしながら、もしその形態が、櫛状が選択
されるならば、開口３４，３５は、平行に延ばされた細
長いものであってもよい。
２は、適当なフォトリソグラフィクマスク工程でパター
ンニングされ、フォトレジストをポリシリコン層３２の
表面まで貫通する開口３４，３５が形成される。もし、
セルラー状の形態が選択されれば、各開口３４，３５
は、側面から側面までの寸法が約５−１０μｍであり、
中心と中心との間隔が電圧とフォトリソグラフィーの能
力に依存する六角形又は正方形等のいずれかの要求され
る多角形形状を有する数千個の同一の対称開口の内の１
つである。しかしながら、もしその形態が、櫛状が選択
されるならば、開口３４，３５は、平行に延ばされた細
長いものであってもよい。
【００２１】図２のフォトレジスト層３３における開口
形成に続いて、露出したポリシリコンをエッチングする
ために、図３に示すように、異方性エッチが用いられ
る。好ましくは、異方性ポリシリコンエッチは、フォト
レジストをアンダーカットすべきではない。なぜなら、
下に続く埋め込まれた領域は、フォトレジストによるよ
りは、ポリシリコンによって境界を定めるべきだからで
ある。エッチングは、ウエハ上のいずれか部分において
ゲート酸化膜が除去されてしまう前に止めるために精選
される。ポリシリコンの側壁は、可能な限り垂直に近付
けるべきである。これは、深い注入ボディ領域の境界を
精度よく定めるために重要である。
形成に続いて、露出したポリシリコンをエッチングする
ために、図３に示すように、異方性エッチが用いられ
る。好ましくは、異方性ポリシリコンエッチは、フォト
レジストをアンダーカットすべきではない。なぜなら、
下に続く埋め込まれた領域は、フォトレジストによるよ
りは、ポリシリコンによって境界を定めるべきだからで
ある。エッチングは、ウエハ上のいずれか部分において
ゲート酸化膜が除去されてしまう前に止めるために精選
される。ポリシリコンの側壁は、可能な限り垂直に近付
けるべきである。これは、深い注入ボディ領域の境界を
精度よく定めるために重要である。
【００２２】その後、必要ならば、等方性のウエットエ
ッチで、下に位置する露出された二酸化シリコンを除去
してもよい。使用される異方性及び等方性エッチング
は、通常のこれらの技術として十分に知られたものであ
り、重要でないこれらの工程では、いずれをも選択する
ことができる。しかしながら、このプロセスのこの工程
では、損なわれていないゲート酸化膜を残すことも、ま
た薄いゲート酸化物を貫通する十分なエネルギーで、次
の注入プロセスを実行することもまた可能であることを
注記しておく。
ッチで、下に位置する露出された二酸化シリコンを除去
してもよい。使用される異方性及び等方性エッチング
は、通常のこれらの技術として十分に知られたものであ
り、重要でないこれらの工程では、いずれをも選択する
ことができる。しかしながら、このプロセスのこの工程
では、損なわれていないゲート酸化膜を残すことも、ま
た薄いゲート酸化物を貫通する十分なエネルギーで、次
の注入プロセスを実行することもまた可能であることを
注記しておく。
【００２３】その後、図４に示すように、注入種として
硼素を用い、８０ｋｅＶにおいて、３−８Ｅ１３のドー
ズ量で注入が実行される。この注入によって、フォトレ
ジスト３３と酸化膜３１における露光開口の底の下方に
Ｐ型領域４０，４１を形成する。
硼素を用い、８０ｋｅＶにおいて、３−８Ｅ１３のドー
ズ量で注入が実行される。この注入によって、フォトレ
ジスト３３と酸化膜３１における露光開口の底の下方に
Ｐ型領域４０，４１を形成する。
【００２４】この注入作業後、図５に示すように、フォ
トレジスト３３が剥がされ、１．０〜２．０μｍの深さ
に到達するようにＰ+注入部４０と４１を１１７５℃の
温度で３０−６０分さらす。他の注入エネルギーと拡散
時間及び深さは、形成したいデバイスのタイプに応じて
設計者によって選択される次のプロセスにおいて、図６
に示すように、砒素又はリンの比較的高い、例えば１Ｅ
１６のドーズ量で窓３４，３５を介して、１２０ｋｅＶ
の注入エネルギーで注入される。例えば、砒素の種が使
用されたとすると、それは９５０℃の温度に、１時間さ
らされる。この時間の間に、低温酸化膜の堆積の前にポ
リシリコンを覆うために、ポリシリコンの側壁に薄い酸
化物（図示せず）が成長される。その後、ｐ+硼素が１
Ｅ１５のドーズ量で注入エネルギー８０〜１２０ｋｅＶ
で、窓３４，３５を介して注入される。Ｎ+層５１は、
Ｐ+層５０より、設計者によって選択された量、及び種
とドーズ量によって決定された量だけ浅くなるであろ
う。
トレジスト３３が剥がされ、１．０〜２．０μｍの深さ
に到達するようにＰ+注入部４０と４１を１１７５℃の
温度で３０−６０分さらす。他の注入エネルギーと拡散
時間及び深さは、形成したいデバイスのタイプに応じて
設計者によって選択される次のプロセスにおいて、図６
に示すように、砒素又はリンの比較的高い、例えば１Ｅ
１６のドーズ量で窓３４，３５を介して、１２０ｋｅＶ
の注入エネルギーで注入される。例えば、砒素の種が使
用されたとすると、それは９５０℃の温度に、１時間さ
らされる。この時間の間に、低温酸化膜の堆積の前にポ
リシリコンを覆うために、ポリシリコンの側壁に薄い酸
化物（図示せず）が成長される。その後、ｐ+硼素が１
Ｅ１５のドーズ量で注入エネルギー８０〜１２０ｋｅＶ
で、窓３４，３５を介して注入される。Ｎ+層５１は、
Ｐ+層５０より、設計者によって選択された量、及び種
とドーズ量によって決定された量だけ浅くなるであろ
う。
【００２５】その後、図７に示すように、低温酸化物
（“ＬＴＯ”）からなる層６０が、図６のウエハの表面
の上に０．６μｍから０．８μｍまで堆積される。その
ＬＴＯの堆積条件は、約４２５℃における酸素によるシ
ラン分解反応を使用する。厚さは、ゲート−ソース間の
オーバーラップキャパシタンスと、許されるパターンニ
ングと良好なステップ範囲との間のショーツ（ｓｈｏｒ
ｔｓ）とが最小になるように、決定される。
（“ＬＴＯ”）からなる層６０が、図６のウエハの表面
の上に０．６μｍから０．８μｍまで堆積される。その
ＬＴＯの堆積条件は、約４２５℃における酸素によるシ
ラン分解反応を使用する。厚さは、ゲート−ソース間の
オーバーラップキャパシタンスと、許されるパターンニ
ングと良好なステップ範囲との間のショーツ（ｓｈｏｒ
ｔｓ）とが最小になるように、決定される。
【００２６】ＬＴＯ層６０の堆積後、Ｎ+及びＰ+領域５
１及び５０は、９７５℃の温度に３０分間さらされる。
それから、これの接合部を、Ｎ+領域に対して約０．３
μｍの深さまで、Ｐ+領域に対しては１μｍの深さまで
動かす。ＬＴＯ層６０の堆積後動かすことによって、そ
のＬＴＯ層は移動条件下で高密度化される。
１及び５０は、９７５℃の温度に３０分間さらされる。
それから、これの接合部を、Ｎ+領域に対して約０．３
μｍの深さまで、Ｐ+領域に対しては１μｍの深さまで
動かす。ＬＴＯ層６０の堆積後動かすことによって、そ
のＬＴＯ層は移動条件下で高密度化される。
【００２７】この作業で、示された２つのセルに対する
環状のチャンネル領域５５，５６を作製する。これらの
チャンネル領域は、各セルに対応したポリシリコンゲー
トの境界を定め、ポリシリコンに対するゲート位置の関
係に基づいて転化することができる、それぞれのポリシ
リコン層３２のセグメントの下に位置する。そのポリシ
リコン層３２は、もしセルが多角形形状であれば、セル
間に格子形状を有する。この格子は、側方又は端に、セ
ルの中の下方に位置するチャンネル領域上に横たわるで
あろう。
環状のチャンネル領域５５，５６を作製する。これらの
チャンネル領域は、各セルに対応したポリシリコンゲー
トの境界を定め、ポリシリコンに対するゲート位置の関
係に基づいて転化することができる、それぞれのポリシ
リコン層３２のセグメントの下に位置する。そのポリシ
リコン層３２は、もしセルが多角形形状であれば、セル
間に格子形状を有する。この格子は、側方又は端に、セ
ルの中の下方に位置するチャンネル領域上に横たわるで
あろう。
【００２８】拡散パラメータを適切に選択することによ
り、実質的にスレッショルド電圧を変化させるのに十分
な量のＰ+ドーパントがチャンネル領域の表面に到達す
ることを防止できる。プロセスは、注意深く制御するこ
とで、Ｐ+概略ピークチャンネルドーピングに達するま
で分布させるように設計することができる。これによっ
て、最もよくパンチスルーを防止でき、最も短いチャン
ネルが提供できる。これは、可能な限り垂直に近付ける
大変注意深いポリシリコン側壁外形の制御を必要とす
る。
り、実質的にスレッショルド電圧を変化させるのに十分
な量のＰ+ドーパントがチャンネル領域の表面に到達す
ることを防止できる。プロセスは、注意深く制御するこ
とで、Ｐ+概略ピークチャンネルドーピングに達するま
で分布させるように設計することができる。これによっ
て、最もよくパンチスルーを防止でき、最も短いチャン
ネルが提供できる。これは、可能な限り垂直に近付ける
大変注意深いポリシリコン側壁外形の制御を必要とす
る。
【００２９】その後、図８に示すように、新しいフォト
レジスト層７０が、ＬＴＯ層６０の上に塗布され、そし
て、フォトレジスト層７０が、第２及びコンタクトマス
クステップによって、個々のセルの軸に又は櫛状の形状
が使用される場合はストリップの長さに沿って位置する
よく配列された小さな中央開口を形成するためにパター
ンニングされる。これは、新しい構成における唯１つの
厳格なアライメント工程である。もしセル構造が使用さ
れるなら、フォトレジスト７０における開口は、１．５
から２μｍの直径を有する。この寸法は、フォトリソグ
ラフィープロセスと金属−シリコン接触システムとに依
存する。フォトレジスト中に開口が形成された後、シリ
コン表面に到達する中央開口を開けるために、異方性酸
化物エッチングを用いてＬＴＯ層はエッチングされる。
レジスト層７０が、ＬＴＯ層６０の上に塗布され、そし
て、フォトレジスト層７０が、第２及びコンタクトマス
クステップによって、個々のセルの軸に又は櫛状の形状
が使用される場合はストリップの長さに沿って位置する
よく配列された小さな中央開口を形成するためにパター
ンニングされる。これは、新しい構成における唯１つの
厳格なアライメント工程である。もしセル構造が使用さ
れるなら、フォトレジスト７０における開口は、１．５
から２μｍの直径を有する。この寸法は、フォトリソグ
ラフィープロセスと金属−シリコン接触システムとに依
存する。フォトレジスト中に開口が形成された後、シリ
コン表面に到達する中央開口を開けるために、異方性酸
化物エッチングを用いてＬＴＯ層はエッチングされる。
【００３０】その後、図９に示すように、露出したシリ
コン表面をエッチングする異方性エッチングが行われ、
それにより上記シリコン表面にＮ+層５１を貫通しＰ+層
５０に至る孔が各セル毎に形成される。すなわち、塩素
化学異方性エッチングを用いることにより、シリコンの
約０．４ミクロンが表面から除かれ、領域４０及び４１
のそばに形成されたセルの中央に窪み又は開口８０及び
８１が形成される。
コン表面をエッチングする異方性エッチングが行われ、
それにより上記シリコン表面にＮ+層５１を貫通しＰ+層
５０に至る孔が各セル毎に形成される。すなわち、塩素
化学異方性エッチングを用いることにより、シリコンの
約０．４ミクロンが表面から除かれ、領域４０及び４１
のそばに形成されたセルの中央に窪み又は開口８０及び
８１が形成される。
【００３１】そして、また図９に示すように、上記シリ
コンウエハは、上記ＬＴＯを直径８２及び８３まで後退
させるアンダーカットを行う等方性ウェットエッチング
に曝される。これを行うことで、六角形又は多角形セル
には、開口８０及び８１の周囲に広がるシリコンチップ
の表面のショルダーが露出する。
コンウエハは、上記ＬＴＯを直径８２及び８３まで後退
させるアンダーカットを行う等方性ウェットエッチング
に曝される。これを行うことで、六角形又は多角形セル
には、開口８０及び８１の周囲に広がるシリコンチップ
の表面のショルダーが露出する。
【００３２】本発明の好適な具体例においては、上記Ｌ
ＴＯとゲート酸化物にアンダーカットを形成するウェッ
トエッチングは、２〜５分間のウェット６対１（６ｔｏ
１）バッファ酸化物エッチングである。これは、ソース
領域との接触に低い抵抗を生じさせるのに十分な、巾が
約０．２〜０．５ミクロンのショルダーを作りだす。
ＴＯとゲート酸化物にアンダーカットを形成するウェッ
トエッチングは、２〜５分間のウェット６対１（６ｔｏ
１）バッファ酸化物エッチングである。これは、ソース
領域との接触に低い抵抗を生じさせるのに十分な、巾が
約０．２〜０．５ミクロンのショルダーを作りだす。
【００３３】その後、図１０に見られるように、フォト
レジスト７０は取り除かれ、ソースメタル８４、例えば
アルミニウムがデバイスの全表面に堆積する。上記アル
ミニウムは開口８０内を満たし、図９及び１０における
アンダーカット８２及び８３により形成された露出した
シリコンショルダーの上に横たわるであろう。すなわ
ち、上記ソースメタル８４は、各セル内にてＰ及びＮ領
域の間を意図的に短くさせるために、自動的に下方Ｐ領
域５０をＮ+領域５１と接続する。
レジスト７０は取り除かれ、ソースメタル８４、例えば
アルミニウムがデバイスの全表面に堆積する。上記アル
ミニウムは開口８０内を満たし、図９及び１０における
アンダーカット８２及び８３により形成された露出した
シリコンショルダーの上に横たわるであろう。すなわ
ち、上記ソースメタル８４は、各セル内にてＰ及びＮ領
域の間を意図的に短くさせるために、自動的に下方Ｐ領
域５０をＮ+領域５１と接続する。
【００３４】図１０に示される構造は、完全なＭＯＳＦ
ＥＴセル構造（又は櫛状構造、仮にそれが選ばれた場
合）を作りだし、デバイスの加工における残りの工程
は、パターニングゲートとソース電極接続領域のための
通常の厳格でないマスクと、絶縁スクラッチ層などにお
ける開口窓のための付加的なマスクを含んでいる。基礎
的なプロセス工程は、唯一の厳格なアライメントを持つ
ＭＯＳゲートデバイスの製造に、スクラッチマスクを勘
定にいれないで３つのマスクのみが要求される。
ＥＴセル構造（又は櫛状構造、仮にそれが選ばれた場
合）を作りだし、デバイスの加工における残りの工程
は、パターニングゲートとソース電極接続領域のための
通常の厳格でないマスクと、絶縁スクラッチ層などにお
ける開口窓のための付加的なマスクを含んでいる。基礎
的なプロセス工程は、唯一の厳格なアライメントを持つ
ＭＯＳゲートデバイスの製造に、スクラッチマスクを勘
定にいれないで３つのマスクのみが要求される。
【００３５】図１０のデバイスを完成させるために、ド
レイン接触が必要となることも注目すべきことである。
このドレイン接触は、通常の方法においてウエハのボト
ムに置くことができ、又は所望によりウエハのトップに
置かれ、特許５，１９１，３９６に開示されている如き
シンカー（ｓｉｎｋｅｒ）や埋設層などによりセル４０
と４１の間の通常の伝導領域に接続することができる。
また、デバイスがＩＧＢＴとして作られるなら、通常の
薄いＮ+バッファ層とＰ+ボトム層は従来の方法にてウエ
ハ構造の底に付加されることも注目すべきことである。
レイン接触が必要となることも注目すべきことである。
このドレイン接触は、通常の方法においてウエハのボト
ムに置くことができ、又は所望によりウエハのトップに
置かれ、特許５，１９１，３９６に開示されている如き
シンカー（ｓｉｎｋｅｒ）や埋設層などによりセル４０
と４１の間の通常の伝導領域に接続することができる。
また、デバイスがＩＧＢＴとして作られるなら、通常の
薄いＮ+バッファ層とＰ+ボトム層は従来の方法にてウエ
ハ構造の底に付加されることも注目すべきことである。
【００３６】図１１は本発明の方法の第２の具体例を示
すもので、図８で、フォトレジスト７０中に開口が形成
された後、上記ＬＴＯが、開口の壁に対し半径カーブ９
０を形成するために、等方性エッチングによりエッチン
グされている。このエッチングは、６対１（６ｔｏ１）
バッファ酸化物エッチングで約８分間行うことができ
る。上記カーブのアンダーカットの正確な寸法は、ボト
ムにおいては約０．５ミクロンであり、ＬＴＯ層のトッ
プにおいては約１ミクロンであろう。その後、図１２に
示すように、前の等方性エッチングによりアンダーカッ
トされたフォトレジスト層の突出部は、塩素プラズマを
用いる異方性プラズマエッチングにてシャドウマスクと
して用いられる。この異方性プラズマエッチングはセル
の中心開口９５を形成するもので、上記中心開口は０．
４ミクロンの深さを有するが、Ｐ+領域に届くとともに
中まで切れ込むに十分に深いものである。
すもので、図８で、フォトレジスト７０中に開口が形成
された後、上記ＬＴＯが、開口の壁に対し半径カーブ９
０を形成するために、等方性エッチングによりエッチン
グされている。このエッチングは、６対１（６ｔｏ１）
バッファ酸化物エッチングで約８分間行うことができ
る。上記カーブのアンダーカットの正確な寸法は、ボト
ムにおいては約０．５ミクロンであり、ＬＴＯ層のトッ
プにおいては約１ミクロンであろう。その後、図１２に
示すように、前の等方性エッチングによりアンダーカッ
トされたフォトレジスト層の突出部は、塩素プラズマを
用いる異方性プラズマエッチングにてシャドウマスクと
して用いられる。この異方性プラズマエッチングはセル
の中心開口９５を形成するもので、上記中心開口は０．
４ミクロンの深さを有するが、Ｐ+領域に届くとともに
中まで切れ込むに十分に深いものである。
【００３７】上記ＬＴＯ層６０における緩やかなカーブ
９０と、上記シリコンにおける縮小された直径の開口９
５は、アルミニウム電極が後で形成される滑らかな表面
を与える。すなわち、アルミニウムは鋭角には良好にカ
バーしないことはよく知られており、アルミニウム工程
取り扱い範囲を改善するために表面に緩やかな曲率を持
たせることが好ましいのである。それは、まさに図１２
に示される方法工程により創造された作用である。
９０と、上記シリコンにおける縮小された直径の開口９
５は、アルミニウム電極が後で形成される滑らかな表面
を与える。すなわち、アルミニウムは鋭角には良好にカ
バーしないことはよく知られており、アルミニウム工程
取り扱い範囲を改善するために表面に緩やかな曲率を持
たせることが好ましいのである。それは、まさに図１２
に示される方法工程により創造された作用である。
【００３８】図１３に示すように、フォトレジスト７０
は取り除かれ、アルミニウム接触層９８が表面に堆積さ
れ、しかも上記ＬＴＯにおける緩やかなカーブがアルミ
ニウム電極のためのより良い工程取り扱い範囲をより容
易に提供することになる。アルミニウム電極がＰ+領域
５０とＮ+領域５１との間を自動的に接触させているこ
とも注目すべきことであり、すなわち、これら２つの層
の望ましい短縮がそれらの中央にて成し遂げられている
のである。
は取り除かれ、アルミニウム接触層９８が表面に堆積さ
れ、しかも上記ＬＴＯにおける緩やかなカーブがアルミ
ニウム電極のためのより良い工程取り扱い範囲をより容
易に提供することになる。アルミニウム電極がＰ+領域
５０とＮ+領域５１との間を自動的に接触させているこ
とも注目すべきことであり、すなわち、これら２つの層
の望ましい短縮がそれらの中央にて成し遂げられている
のである。
【００３９】図１４及び１５は、本発明の更なる具体例
を示しており、図３の工程に続いて、究極のセル又は櫛
状領域を作製するのに用いられる接合が、２つのインプ
ラントにより形成されるもので、そのインプラントは、
酸化物３１にて開口３４及び３５にＰ+領域１００及び
１０１を形成する、１２０ｋｅＶで３Ｅ１４の第１の窒
素インプラントである。フォトレジストは取り除かれ、
それからその領域は約１時間１０５０℃でアニールされ
る。そして、１２０ｋｅＶで１Ｅ１６でのヒ素又はリン
のインプラントは、開口３４及び３５に層１０２及び１
０３をそれぞれ形成する。インプラントに続いて、フォ
トレジスト層が取り除かれ、ＬＴＯ層１２０が堆積さ
れ、ソースインプラントが約１時間９７５℃でアニール
される。この工程は、Ｐ+領域１１０を約１．４ミクロ
ンにし、Ｎ+領域１１１を約０．３ミクロンにする。
を示しており、図３の工程に続いて、究極のセル又は櫛
状領域を作製するのに用いられる接合が、２つのインプ
ラントにより形成されるもので、そのインプラントは、
酸化物３１にて開口３４及び３５にＰ+領域１００及び
１０１を形成する、１２０ｋｅＶで３Ｅ１４の第１の窒
素インプラントである。フォトレジストは取り除かれ、
それからその領域は約１時間１０５０℃でアニールされ
る。そして、１２０ｋｅＶで１Ｅ１６でのヒ素又はリン
のインプラントは、開口３４及び３５に層１０２及び１
０３をそれぞれ形成する。インプラントに続いて、フォ
トレジスト層が取り除かれ、ＬＴＯ層１２０が堆積さ
れ、ソースインプラントが約１時間９７５℃でアニール
される。この工程は、Ｐ+領域１１０を約１．４ミクロ
ンにし、Ｎ+領域１１１を約０．３ミクロンにする。
【００４０】その後、上記２つの接合を含むウエハは、
前述したように処理される。デバイスの表面におけるチ
ャンネル領域中のＰ+領域は、適切にコントロールされ
るのであれば比較的低いＰタイプ濃度を有することがで
き、すなわち容易に逆転可能なチャンネル領域となりう
る。
前述したように処理される。デバイスの表面におけるチ
ャンネル領域中のＰ+領域は、適切にコントロールされ
るのであれば比較的低いＰタイプ濃度を有することがで
き、すなわち容易に逆転可能なチャンネル領域となりう
る。
【００４１】次の図１６について説明する。ここには、
本発明の別の具体例が示されていて、図９に示す手順に
従って作製されたデバイスが示されているが、Ｐ+領域
５０がポリシリコン窓３４，３５を介して形成されてい
ない。そのかわり、図１６に示すように、ボティー領域
４０と４１の表面を露出させるためにエッチングされた
ホール８０と８１がエッチングされた後に、大量にドー
プされたＰ+コンタクト領域１２０と１２１が、コンタ
クトマスクを介して形成されている。その構造は、図１
０から図１３に示されているような手順に従って作製さ
れる。意外なことに、領域１２０と１２１の注入に続い
ていかなるアニールも必要としない。これは、約４２０
℃におけるその堆積後の、金属８４（図１０）の連続焼
結が、ドーパントが活性化するのに十分だからであり、
その温度が図１０のように金属が堆積された後、耐え得
る十分低いからである。
本発明の別の具体例が示されていて、図９に示す手順に
従って作製されたデバイスが示されているが、Ｐ+領域
５０がポリシリコン窓３４，３５を介して形成されてい
ない。そのかわり、図１６に示すように、ボティー領域
４０と４１の表面を露出させるためにエッチングされた
ホール８０と８１がエッチングされた後に、大量にドー
プされたＰ+コンタクト領域１２０と１２１が、コンタ
クトマスクを介して形成されている。その構造は、図１
０から図１３に示されているような手順に従って作製さ
れる。意外なことに、領域１２０と１２１の注入に続い
ていかなるアニールも必要としない。これは、約４２０
℃におけるその堆積後の、金属８４（図１０）の連続焼
結が、ドーパントが活性化するのに十分だからであり、
その温度が図１０のように金属が堆積された後、耐え得
る十分低いからである。
【００４２】本発明は、特別の具体例に関して記述され
ているけれども、多くの他の変形例や修正又は他の用途
があることは、この技術分野において熟知されたものに
は明白である。従って、本発明は、ここに開示したもの
に限定されるわけではく、添付した請求の範囲による。
ているけれども、多くの他の変形例や修正又は他の用途
があることは、この技術分野において熟知されたものに
は明白である。従って、本発明は、ここに開示したもの
に限定されるわけではく、添付した請求の範囲による。
【図１】 酸化物層、ポリシリコン層およびホトレジス
ト層が形成された後のシリコンウエハーのチップ部分を
示す断面図である。
ト層が形成された後のシリコンウエハーのチップ部分を
示す断面図である。
【図２】 図１の構成において、第１マスク工程が行わ
れてホトレジスト層に対称的な構成で複数のスロットま
たは開口が形成された後の状態を示す。
れてホトレジスト層に対称的な構成で複数のスロットま
たは開口が形成された後の状態を示す。
【図３】 図２の構成において、ホトレジスト層の開口
を介して露出されるポリシリコン領域およびゲート酸化
物領域を除去した状態を示す。
を介して露出されるポリシリコン領域およびゲート酸化
物領域を除去した状態を示す。
【図４】 図３の構成において、ポリシリコンの窓部を
通してＰ+をインプラントする工程後の状態を示す。
通してＰ+をインプラントする工程後の状態を示す。
【図５】 図４の構成において、ホトレジストが除去さ
れ、上記Ｐ+のインプラントが行われて比較的軽くドー
プされた深いＰ領域を形成した後の状態を示す。
れ、上記Ｐ+のインプラントが行われて比較的軽くドー
プされた深いＰ領域を形成した後の状態を示す。
【図６】 図５と同様であるが、ポリシリコンゲートに
よって形成されたマスク開口を介してインプラントされ
たＰ+およびＮ+のインプラント層が示されている。
よって形成されたマスク開口を介してインプラントされ
たＰ+およびＮ+のインプラント層が示されている。
【図７】 図６の構成において、デバイスの表面全体に
低温酸化物が堆積され、図６のＰ+およびＮ+インプラン
ト領域内での駆動後の状態を示す。
低温酸化物が堆積され、図６のＰ+およびＮ+インプラン
ト領域内での駆動後の状態を示す。
【図８】 図７の構成で、ウエハー中の各Ｎ+領域上方
に中央開口を形成する第２マスク工程およびシリコンウ
エハーの表面に対する低温酸化物およびポリシリコン層
の非等方性エッチング後の状態を示す。
に中央開口を形成する第２マスク工程およびシリコンウ
エハーの表面に対する低温酸化物およびポリシリコン層
の非等方性エッチング後の状態を示す。
【図９】 図８の構成で、非等方性シリコンエッチング
を行い、Ｎ+層を介して凹部カッティングを形成し、次
いでＬＴＯおよびゲート酸化物をアンダーカットする等
方性酸化物エッチングを施した状態を示す。
を行い、Ｎ+層を介して凹部カッティングを形成し、次
いでＬＴＯおよびゲート酸化物をアンダーカットする等
方性酸化物エッチングを施した状態を示す。
【図１０】 図９の構成で、ホトレジストを取り、アル
ミニウムのようなソース金属を付けた状態を示す。
ミニウムのようなソース金属を付けた状態を示す。
【図１１】 図８の工程に続く工程を改善するために使
用される修正方法を示し、そこでは低温酸化物の等方性
エッチングが行われている。
用される修正方法を示し、そこでは低温酸化物の等方性
エッチングが行われている。
【図１２】 図１０の構成においてシャドウマスクとし
てホトレシジストを使用し、シリコンエチッング実施し
た後の状態を示す。
てホトレシジストを使用し、シリコンエチッング実施し
た後の状態を示す。
【図１３】 図１２の構成で、改善工程でホトレシジス
トの除去および構造の金属化後の状態を示す。
トの除去および構造の金属化後の状態を示す。
【図１４】 図３の工程に続き、第１マスクにより形成
された開口を通してＰ+およびＮ+インプラントを形成す
る改善方法を示している。
された開口を通してＰ+およびＮ+インプラントを形成す
る改善方法を示している。
【図１５】 図１４の構成で、Ｐ+本体およびＮ+ソース
領域を有するセルまたはストリップを形成する接合アニ
ール後の状態を示す。
領域を有するセルまたはストリップを形成する接合アニ
ール後の状態を示す。
【図１６】 Ｐ+拡散をコンタクトマスクを介して形成
した本発明の他の具体例を示す。
した本発明の他の具体例を示す。
フロントページの続き
(56)参考文献 特開 昭60−180163（ＪＰ，Ａ)
特開 昭58−138076（ＪＰ，Ａ)
特開 昭63−308387（ＪＰ，Ａ)
特開 平６−163910（ＪＰ，Ａ)
特開 昭61−84864（ＪＰ，Ａ)
米国特許4853345（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
Claims (3)
- 【請求項１】 ＭＯＳゲート半導体デバイスの製造方法
であって、 ａ）シリコン基板上にゲート絶縁材層を形成し、上記ゲ
ート絶縁材層の上にポリシリコン層を形成し、上記ポリ
シリコン層の上に第１ホトレジスト層を形成し、上記ホ
トレジスト層に第１ホトリソグラフ工程を使用して多数
の間隔をおいた開口を形成して上記ポリシリコン層を部
分的に露出させ、 ｂ）上記第１ホトレジスト層の複数の間隔をおいた開口
を介して露出されるポリシリコン層の部分をエッチング
して上記シリコン基板の表面上に位置する上記ポリシリ
コン層の対応する領域を除去し、 ｃ）上記ポリシリコン層中の上記複数の開口の夫々すべ
てに対応し、その下部に位置する上記シリコン基板の第
１表面領域に第１導電型の不純物を導入して、上記第１
導電型の不純物が多量にドープされた第１拡散領域を形
成し、 ｄ）上記第１の導電型と反対の導電型の第２導電型の不
純物を上記シリコン基板の上記第１表面領域に導入し、
上記シリコン基板の上記第１表面領域の各々において上
記第１拡散領域は第２拡散領域よりも小さい最終深さを
有する、上記第２導電型の不純物が多量にドープされた
第２拡散領域を形成し、 ｅ）上記第１及び第２拡散領域を形成する前に、上記第
２導電型の不純物を導入して、上記第２拡散領域より深
くて広い、かつ上記第２拡散領域より低濃度の第３拡散
領域を形成し、 ｆ）上記ＭＯＳゲート半導体デバイスの上面に第２絶縁
層を堆積させ、上記第２絶縁層上に第２ホトレジスト層
を形成し、 ｇ）上記第１ホトリソグラフ工程と一致した第２ホトリ
ソグラフ工程により上記第２ホトレジスト層に複数の中
央開口を形成する方法であって、 その各々は上記ポリシリコン層の複数の開口の各々に対
し実質的に中央に位置し、かつ、複数の上記中央開口は
上記第１拡散領域の各々の横幅よりも小さい横幅を有
し、 ｈ）該方法は、更に、上記第２ホトレジスト層の複数の
上記中央開口を介して露出した部分の上記第２絶縁層を
等方性エッチングして上記第２絶縁層に開口を形成し、
上記シリコン基板の対応する下方の第２表面領域を露出
させ、かつ上記第２ホトレジスト層をアンダーカットす
るように上記第２絶縁層に湾曲した壁を形成して、上記
第２ホトレジスト層にオーバーハングしたシャドウマス
クのリップ部を形成し、続いて、上記リップ部をシャド
ウマスクとして用いた異方性シリコンエッチングによ
り、上記第１拡散領域の深さよりも大きい深さまで、上
記リップ部に縁取られた上記第２表面領域をエッチング
して凹部とし、上記シリコン基板の表面に丸いエッジを
形成しかつ導電層の構造を改良し、 ｉ）上記表面上に上記導電層を堆積させることにより上
記導電層を上記凹部の底部に位置する第２拡散領域に接
触させると共に、上記凹部の上部の、および上記アンダ
ーカット部分に隣接した上記シリコン基板の表面領域の
露出部分の、上記第１拡散領域に接触させる方法であっ
て、 上記第２拡散領域の各々は、共通の境界部を有して、上
記第１拡散領域の各々を取り囲むことを特徴とするＭＯ
Ｓゲート半導体デバイスの製造方法。 - 【請求項２】 上記第２絶縁層が低温酸化物であり、該
低温酸化物の形成に続いて上記シリコン基板を加熱し、
上記第１及び第２拡散領域を同時にドライブさせ、該低
温酸化層を緻密にすることを特徴とする請求項１に記載
の方法。 - 【請求項３】 更に、上記第１導電型不純物の導入工
程、及び上記第２導電型不純物の導入工程に先立って上
記第１ホトレジスト層の除去工程を含み、上記ポリシリ
コン層の残った部分が、上記不純物の導入を遮蔽するこ
とを特徴とする請求項１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/299,533 | 1994-09-01 | ||
| US08/299,533 US5795793A (en) | 1994-09-01 | 1994-09-01 | Process for manufacture of MOS gated device with reduced mask count |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50879796A Division JP3527247B2 (ja) | 1994-09-01 | 1995-08-17 | マスク数を低減したｍｏｓゲートデバイスの製造プロセス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349093A JP2000349093A (ja) | 2000-12-15 |
| JP3416617B2 true JP3416617B2 (ja) | 2003-06-16 |
Family
ID=23155225
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50879796A Expired - Lifetime JP3527247B2 (ja) | 1994-09-01 | 1995-08-17 | マスク数を低減したｍｏｓゲートデバイスの製造プロセス |
| JP2000153208A Expired - Lifetime JP3416617B2 (ja) | 1994-09-01 | 2000-05-24 | マスク数を低減したｍｏｓゲートデバイスの製造プロセス |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50879796A Expired - Lifetime JP3527247B2 (ja) | 1994-09-01 | 1995-08-17 | マスク数を低減したｍｏｓゲートデバイスの製造プロセス |
Country Status (17)
| Country | Link |
|---|---|
| US (2) | US5795793A (ja) |
| EP (2) | EP0777910B1 (ja) |
| JP (2) | JP3527247B2 (ja) |
| KR (1) | KR100295631B1 (ja) |
| CN (1) | CN1311526C (ja) |
| AT (1) | ATE358331T1 (ja) |
| BR (1) | BR9508883A (ja) |
| CA (1) | CA2199013A1 (ja) |
| CZ (1) | CZ62997A3 (ja) |
| DE (1) | DE69535441T2 (ja) |
| FI (1) | FI970850A (ja) |
| HU (1) | HUT76792A (ja) |
| NO (1) | NO970934L (ja) |
| PL (1) | PL178316B1 (ja) |
| SG (1) | SG52166A1 (ja) |
| TW (1) | TW280944B (ja) |
| WO (1) | WO1996007200A1 (ja) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US5843796A (en) * | 1995-09-11 | 1998-12-01 | Delco Electronics Corporation | Method of making an insulated gate bipolar transistor with high-energy P+ im |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| TW344130B (en) * | 1995-10-11 | 1998-11-01 | Int Rectifier Corp | Termination structure for semiconductor device and process for its manufacture |
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| EP0772242B1 (en) * | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
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