JPH01307241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01307241A JPH01307241A JP13887288A JP13887288A JPH01307241A JP H01307241 A JPH01307241 A JP H01307241A JP 13887288 A JP13887288 A JP 13887288A JP 13887288 A JP13887288 A JP 13887288A JP H01307241 A JPH01307241 A JP H01307241A
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に係り、特に三次元的
に半導体基体と絶縁された単結晶領域を形成することが
可能な半導体装置の製造方法に関する。
に半導体基体と絶縁された単結晶領域を形成することが
可能な半導体装置の製造方法に関する。
本発明は半導体基体との絶縁を必要とする素子、特に相
補型電界効果トランジスタ（Ｃ−ＭＯＳトランジスタ）
や撮像素子などに好適に用いられるものである。
補型電界効果トランジスタ（Ｃ−ＭＯＳトランジスタ）
や撮像素子などに好適に用いられるものである。
［従来の技術］
Ｃ−ＭＯＳ素子の微細化が進むにつれて、寄生サイリス
タによるラッチアップ現象が問題になってきている。こ
のラッチアップ現象を木質的に抑える方法はｎチャネル
ＭＯ５かｐチャネルＭＯ３のどちらか一方の素子域もし
くは両方の素子域を三次元的に完全に絶縁してしまうこ
とである。現在、この手法はシリコン基板において特に
５ＯＩ（シリコン−オン−インシュレータ）と呼ばれ、
各種の方法が提案されている０例えば、サファイア等の
結晶性絶縁層の上に半導体結晶をエピタキシャル成長さ
せる方法、非晶質絶縁体層上に堆積した多結晶膜を加熱
、溶解させて再結晶化を行う方法等がある。
タによるラッチアップ現象が問題になってきている。こ
のラッチアップ現象を木質的に抑える方法はｎチャネル
ＭＯ５かｐチャネルＭＯ３のどちらか一方の素子域もし
くは両方の素子域を三次元的に完全に絶縁してしまうこ
とである。現在、この手法はシリコン基板において特に
５ＯＩ（シリコン−オン−インシュレータ）と呼ばれ、
各種の方法が提案されている０例えば、サファイア等の
結晶性絶縁層の上に半導体結晶をエピタキシャル成長さ
せる方法、非晶質絶縁体層上に堆積した多結晶膜を加熱
、溶解させて再結晶化を行う方法等がある。
［発明が解決しようとする問題点］
しかしながら、いずれも絶縁層の上に形成される単結晶
領域の品質が悪く、基板シリコンに形成される素子特性
と比較するとＳＯＩ上の素子特性は大きく劣っている。
領域の品質が悪く、基板シリコンに形成される素子特性
と比較するとＳＯＩ上の素子特性は大きく劣っている。
［問題点を解決するための手段］
上記の問題点は、不純物を含む埋込層と、この埋込層よ
りも不純物濃度が低いか、あるいは不純物を含まないエ
ピタキシャル層とを有し、前記エピタキシャル層上の所
定の位置に溝掘り用のマスクが形成された半導体基体に
エツチング処理を施して、前記エピタキシャル層のエツ
チングとともに、前記埋込層を選択的にエツチングする
工程と、 エツチングされた領域に、熱酸化膜を形成することによ
って、前記エピタキシャル層を絶縁する工程と、 を有する本発明の半導体装置の製造方法によって解決さ
れる。
りも不純物濃度が低いか、あるいは不純物を含まないエ
ピタキシャル層とを有し、前記エピタキシャル層上の所
定の位置に溝掘り用のマスクが形成された半導体基体に
エツチング処理を施して、前記エピタキシャル層のエツ
チングとともに、前記埋込層を選択的にエツチングする
工程と、 エツチングされた領域に、熱酸化膜を形成することによ
って、前記エピタキシャル層を絶縁する工程と、 を有する本発明の半導体装置の製造方法によって解決さ
れる。
［作 用］
本発明の半導体装置の製造方法は、従来のように絶縁領
域形成後に結晶成長が困難な単結晶領域の形成を行わず
、不純物を含む埋込層と、この埋込層よりも不純物濃度
が低いか、あるいは不純物を含まないエピタキシャル層
とを有し、前記エピタキシャル層上の所定の位置に溝掘
り用のマスクが形成された半導体基体に、前記エピタキ
シャル層のエツチングとともに前記埋込層を選択的にエ
ツチングし、 エツチングされた領域に、熱酸化膜を形成することによ
って、半導体基体と素子領域たる単結晶領域との間に絶
縁領域を形成するものである。
域形成後に結晶成長が困難な単結晶領域の形成を行わず
、不純物を含む埋込層と、この埋込層よりも不純物濃度
が低いか、あるいは不純物を含まないエピタキシャル層
とを有し、前記エピタキシャル層上の所定の位置に溝掘
り用のマスクが形成された半導体基体に、前記エピタキ
シャル層のエツチングとともに前記埋込層を選択的にエ
ツチングし、 エツチングされた領域に、熱酸化膜を形成することによ
って、半導体基体と素子領域たる単結晶領域との間に絶
縁領域を形成するものである。
このため、素子域の結晶の品質は半導体基体上に形成さ
れるエピタキシャル層の結晶品質と回等であり、素子性
能を半導体基体に形成したものと同等に保つとともに、
絶縁体上での単結晶領域形成が可＃艶となるものである
。
れるエピタキシャル層の結晶品質と回等であり、素子性
能を半導体基体に形成したものと同等に保つとともに、
絶縁体上での単結晶領域形成が可＃艶となるものである
。
［実施例１
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図（Ａ）〜（Ｆ）は、本発明の半導体装置の製造方
法の一実施例を示す製造工程図である。
法の一実施例を示す製造工程図である。
まず、第１図（Ａ）に示すように、シリコン基板１０１
に、ヒ素を２ Ｘ １０１’ ｆａｎｓ／ ｃｍ２程度
打ち込み、その後熱処理によって拡散させ、埋込層とな
る拡散領域１０２を形成する。
に、ヒ素を２ Ｘ １０１’ ｆａｎｓ／ ｃｍ２程度
打ち込み、その後熱処理によって拡散させ、埋込層とな
る拡散領域１０２を形成する。
その後、５ｉＨｘ、 ５ｉ）Ｉ ２ Ｃ１２または５ｉ
Ｃ１４の気相成長により、エピタキシャル層１０３を２
１Ｌｍ程度成長させる。
Ｃ１４の気相成長により、エピタキシャル層１０３を２
１Ｌｍ程度成長させる。
次に、第１図（Ｂ）に示すように、エピタキシャル層１
０３上に、熱酸化法等によらて厚さ５００人のシリコン
酸化膜１０４を形成し、さらにその上にＣＶＤ法等によ
って、厚さ約２０００人のシリコン窒化膜１０５、およ
び厚さ約２＃Ｌｍのシリコン酸化膜１０６をそれぞれ形
成する。
０３上に、熱酸化法等によらて厚さ５００人のシリコン
酸化膜１０４を形成し、さらにその上にＣＶＤ法等によ
って、厚さ約２０００人のシリコン窒化膜１０５、およ
び厚さ約２＃Ｌｍのシリコン酸化膜１０６をそれぞれ形
成する。
次に、第１図（Ｃ）に示すように、フォトリソグラフィ
によって素子分離領域を形成しようとする位置に、フォ
トリソグラフィによってフォトレジストパターンをつく
る。そのフォトレジストをマスクとして上記シリコン酸
化［１０４，１０６及びシリコン窒化１７９１０５を異
方性ドライエツチング法により除去する。ここで、シリ
コン酸化膜１０６及び１０４のエツチングにはＣＨＦ３
ガスを使用し、シリコン窒化膜１０５のエツチングには
ｃＦ４＋ｏ２混合ガスを使用した。
によって素子分離領域を形成しようとする位置に、フォ
トリソグラフィによってフォトレジストパターンをつく
る。そのフォトレジストをマスクとして上記シリコン酸
化［１０４，１０６及びシリコン窒化１７９１０５を異
方性ドライエツチング法により除去する。ここで、シリ
コン酸化膜１０６及び１０４のエツチングにはＣＨＦ３
ガスを使用し、シリコン窒化膜１０５のエツチングには
ｃＦ４＋ｏ２混合ガスを使用した。
次に、第１図ＣＤ）に示すように、酸化Ｂｉｏｓをマス
クとして塩素基をベースとするドライエツチング（たと
えばＣ１２ガスを使用したりアクティブイオンエツチン
グ）を行い、深さ方向に５ｐｍ程度エツチングする。こ
の際ドナーもしくはアクセプター濃度の低い領域１０３
および１０１は基板に垂直方向の異方性エツチングにな
る。ところが、ドナー濃度あ濃い領域１０２に関しては
、塩素系ガス特有の現象で等方性エツチングになる。
クとして塩素基をベースとするドライエツチング（たと
えばＣ１２ガスを使用したりアクティブイオンエツチン
グ）を行い、深さ方向に５ｐｍ程度エツチングする。こ
の際ドナーもしくはアクセプター濃度の低い領域１０３
および１０１は基板に垂直方向の異方性エツチングにな
る。ところが、ドナー濃度あ濃い領域１０２に関しては
、塩素系ガス特有の現象で等方性エツチングになる。
そのためエツチング形状は”十”字状となる。ここで１
分離領域間の間隔Ｗを７１Ｌｍにすると、拡散層１０２
の残留部Ｓの間隔はＩＩＬｍ程度となる。
分離領域間の間隔Ｗを７１Ｌｍにすると、拡散層１０２
の残留部Ｓの間隔はＩＩＬｍ程度となる。
次に、第１図（Ｅ）に示すように、さらにこの状態で長
時間の熱酸化を行うと１表面はシリコン窒化膜１０５で
覆われているため選択酸化となり、溝の部分だけが酸化
され、シリコン酸化膜１０４がつながる形状になる。
時間の熱酸化を行うと１表面はシリコン窒化膜１０５で
覆われているため選択酸化となり、溝の部分だけが酸化
され、シリコン酸化膜１０４がつながる形状になる。
この結果、第１図（Ｆ）に示すように、エピタキシャル
層１０３が基板１０１から電気的に絶縁されてしまい、
ＳＯＩ （シリコン−オン−インシュレータ）構造を作
製することができる。この後、熱リン酸などによりシリ
コン窒化膜１０５を除去すれば、エピタキシャル層１０
３に電界効果トランジスタやバイポーラトランジスタ等
の素子を構成することができる。
層１０３が基板１０１から電気的に絶縁されてしまい、
ＳＯＩ （シリコン−オン−インシュレータ）構造を作
製することができる。この後、熱リン酸などによりシリ
コン窒化膜１０５を除去すれば、エピタキシャル層１０
３に電界効果トランジスタやバイポーラトランジスタ等
の素子を構成することができる。
なお、本発明の半導体装置の製造方法において、半導体
基体は、結果的に、不純物を含む埋込層と、この埋込層
よりも不純物濃度が低いか、あるいは不純物を含まない
エピタキシャル層と、このエピタキシャル層上の溝掘り
用のマスクとを有するものであればよく、上記の製造工
程のように、埋込層、エピタキシャル層、溝掘り用のマ
スクを順次形成していく製造工程を取る必要性はない。
基体は、結果的に、不純物を含む埋込層と、この埋込層
よりも不純物濃度が低いか、あるいは不純物を含まない
エピタキシャル層と、このエピタキシャル層上の溝掘り
用のマスクとを有するものであればよく、上記の製造工
程のように、埋込層、エピタキシャル層、溝掘り用のマ
スクを順次形成していく製造工程を取る必要性はない。
以下、上記半導体装置の製造方法を用いて作成された半
導体装置の構成例について説明する。
導体装置の構成例について説明する。
第２図は、本発明の製造方法を用いた相補型電界効果ト
ランジスタの概略的断面図を示す。
ランジスタの概略的断面図を示す。
第２図に示すように、本構成例における相補型電界効果
トランジスタは、第１図（Ｆ）に示したシリコン基板に
形成されたものである。
トランジスタは、第１図（Ｆ）に示したシリコン基板に
形成されたものである。
第２図において、３Ｄ１はシリコン基板、３０２はシリ
コン酸化膜、３０３はエピタキシャル層、３０４はｎ型
拡散領域、３０５はｐ型拡散領域、３０６は多結晶シリ
コン、３０７はシリコン酸化膜、３０８はアルミニウム
配線である。ｐチャネルＭＯＳ−ＦＥＴのソース・ドレ
イン領域となるｎ型拡散領域３０４、ｎチャネルＭＯＳ
−ＦＥＴのソース・ドレイン領域となるｐ型拡散領域３
０５は完全にシリコン酸化ｌＩ！２３０２によって電気
的に絶縁されており、寄生サイリスタによるラッチアッ
プ現象等を生じることはない。
コン酸化膜、３０３はエピタキシャル層、３０４はｎ型
拡散領域、３０５はｐ型拡散領域、３０６は多結晶シリ
コン、３０７はシリコン酸化膜、３０８はアルミニウム
配線である。ｐチャネルＭＯＳ−ＦＥＴのソース・ドレ
イン領域となるｎ型拡散領域３０４、ｎチャネルＭＯＳ
−ＦＥＴのソース・ドレイン領域となるｐ型拡散領域３
０５は完全にシリコン酸化ｌＩ！２３０２によって電気
的に絶縁されており、寄生サイリスタによるラッチアッ
プ現象等を生じることはない。
また本発明は、特定の撮像素子の素子分離にも適用でき
る０例えば、ＭＯ５型撮像素子、または特開昭６０−１
２７５９〜特開昭６０−１２７６５“光電変換装置”に
おいては、発生した担体のドリフトによる隣接画素の相
互干渉が問題になるが、本発明によるＳＯＩ構造によっ
て、三次元的に完全に電気絶縁をすることができ、かか
る問題を解決することがせできる。
る０例えば、ＭＯ５型撮像素子、または特開昭６０−１
２７５９〜特開昭６０−１２７６５“光電変換装置”に
おいては、発生した担体のドリフトによる隣接画素の相
互干渉が問題になるが、本発明によるＳＯＩ構造によっ
て、三次元的に完全に電気絶縁をすることができ、かか
る問題を解決することがせできる。
［発明の効果］
以上説明したように、本発明による半導体装置の製造方
法によれば、半導体基体に直接エピタキシャル成長させ
た結晶と同等の品質を有した結晶を絶縁体上に形成する
ことができ、例えばＳｉ基体において完全なＳＯＩ構造
の基体を作製することが可能となる。
法によれば、半導体基体に直接エピタキシャル成長させ
た結晶と同等の品質を有した結晶を絶縁体上に形成する
ことができ、例えばＳｉ基体において完全なＳＯＩ構造
の基体を作製することが可能となる。
また本発明は、通常の半導体製造工程に用いられる製造
装置の使用のみでＳＯＩ構造を作製することが可能であ
る。
装置の使用のみでＳＯＩ構造を作製することが可能であ
る。
さらに本発明は、Ｃ−ＭＯ３素子に応用した場合に、完
全にラフチアツブ現象を防止する効果があり、また本発
明を撮像素子に応用した場合に、担体による素子間の干
渉を完全に防止する効果がある。
全にラフチアツブ現象を防止する効果があり、また本発
明を撮像素子に応用した場合に、担体による素子間の干
渉を完全に防止する効果がある。
第１図（Ａ）〜（Ｆ）は、本発明の半導体装置の製造方
法の一実施例を示す製造工程図である。 第２図は、本発明の製造方法を用いた相補型電界効果ト
ランジスタの概略的断面図を示す。 １０１・・・シリコン基板、１０２・・・拡散領域、１
０３・・・エピタキシャル層、１０４・・・シリコン酸
化膜、１０５，１０６・・・シリコン窒化膜、３０１・
・・シリコン基板、３０２・・・シリコン酸化膜、３０
３・・・エピタキシャル層、３０４・・・ｎ型拡散領域
、３０５・・・ｐ型拡散領域、３０６・・・多結晶シリ
コン、３０７・・・シリコン酸化膜、３０８・・・アル
ミニウム配線。 代理人 弁理士 山 下 穣 平 第１肉 ＋Ｗ−＋ 第１図 第２図
法の一実施例を示す製造工程図である。 第２図は、本発明の製造方法を用いた相補型電界効果ト
ランジスタの概略的断面図を示す。 １０１・・・シリコン基板、１０２・・・拡散領域、１
０３・・・エピタキシャル層、１０４・・・シリコン酸
化膜、１０５，１０６・・・シリコン窒化膜、３０１・
・・シリコン基板、３０２・・・シリコン酸化膜、３０
３・・・エピタキシャル層、３０４・・・ｎ型拡散領域
、３０５・・・ｐ型拡散領域、３０６・・・多結晶シリ
コン、３０７・・・シリコン酸化膜、３０８・・・アル
ミニウム配線。 代理人 弁理士 山 下 穣 平 第１肉 ＋Ｗ−＋ 第１図 第２図
Claims (1)
- （１）不純物を含む埋込層と、この埋込層よりも不純物
濃度が低いか、あるいは不純物を含まないエピタキシャ
ル層とを有し、前記エピタキシャル層上の所定の位置に
溝掘り用のマスクが形成された半導体基体にエッチング
処理を施して、前記エピタキシャル層のエッチングとと
もに、前記埋込層を選択的にエッチングする工程と、 エッチングされた領域に、熱酸化膜を形成することによ
って、前記エピタキシャル層を絶縁する工程と、 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13887288A JPH01307241A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13887288A JPH01307241A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307241A true JPH01307241A (ja) | 1989-12-12 |
Family
ID=15232082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13887288A Pending JPH01307241A (ja) | 1988-06-06 | 1988-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307241A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0948034A1 (en) * | 1998-04-03 | 1999-10-06 | STMicroelectronics S.r.l. | A method for manufacturing an SO1 wafer |
| US6277703B1 (en) | 1998-05-15 | 2001-08-21 | Stmicroelectronics S.R.L. | Method for manufacturing an SOI wafer |
| US6559035B2 (en) | 1998-01-13 | 2003-05-06 | Stmicroelectronics S.R.L. | Method for manufacturing an SOI wafer |
| JP2005093680A (ja) * | 2003-09-17 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2006108207A (ja) * | 2004-10-01 | 2006-04-20 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US7510927B2 (en) * | 2002-12-26 | 2009-03-31 | Intel Corporation | LOCOS isolation for fully-depleted SOI devices |
-
1988
- 1988-06-06 JP JP13887288A patent/JPH01307241A/ja active Pending
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