JPH06112481A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH06112481A JPH06112481A JP25827492A JP25827492A JPH06112481A JP H06112481 A JPH06112481 A JP H06112481A JP 25827492 A JP25827492 A JP 25827492A JP 25827492 A JP25827492 A JP 25827492A JP H06112481 A JPH06112481 A JP H06112481A
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- forming
- source
- element isolation
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Abstract
(57)【要約】
【目的】高耐圧で、表面が平坦で、高集積可能なＭＯＳ
トランジスタの製造方法を提供すること。 【構成】半導体基板上に形成される素子分離絶縁膜のソ
ース形成部とドレイン形成部をそれぞれ選択除去して第
一溝部を形成する工程、第一溝部に不純物がドープされ
た半導体を選択エピタキシャル成長させてソース部とド
レイン部とを形成する工程、ゲート電極形成部を選択除
去して第二溝部を形成する工程、第二溝部の内壁及びソ
ース部とドレイン部の上面にゲート酸化膜を形成する工
程、第二溝部にゲート酸化膜を介してゲート電極を埋め
込んで形成する工程、を具備することを特徴とする。
トランジスタの製造方法を提供すること。 【構成】半導体基板上に形成される素子分離絶縁膜のソ
ース形成部とドレイン形成部をそれぞれ選択除去して第
一溝部を形成する工程、第一溝部に不純物がドープされ
た半導体を選択エピタキシャル成長させてソース部とド
レイン部とを形成する工程、ゲート電極形成部を選択除
去して第二溝部を形成する工程、第二溝部の内壁及びソ
ース部とドレイン部の上面にゲート酸化膜を形成する工
程、第二溝部にゲート酸化膜を介してゲート電極を埋め
込んで形成する工程、を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に係わるものであり、特に、素子面積、素子耐
圧、素子面の平坦性、の改良に関するものである。
製造方法に係わるものであり、特に、素子面積、素子耐
圧、素子面の平坦性、の改良に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタの製造方法と
しては、図２に示すものが知られている。図２は、従来
のＭＯＳトランジスタの製造概略工程図である。図２
（ａ）において、シリコンの半導体基板１上に熱酸化に
よりパッド酸化膜１０１を形成し、その後パッド酸化膜
１０１上にシリコン窒化膜１０２をＣＶＤ等により積層
し、さらにシリコン窒化膜１０２上にレジスト２６をパ
ターニングする。
しては、図２に示すものが知られている。図２は、従来
のＭＯＳトランジスタの製造概略工程図である。図２
（ａ）において、シリコンの半導体基板１上に熱酸化に
よりパッド酸化膜１０１を形成し、その後パッド酸化膜
１０１上にシリコン窒化膜１０２をＣＶＤ等により積層
し、さらにシリコン窒化膜１０２上にレジスト２６をパ
ターニングする。
【０００３】次に、図２（ｂ）において、レジスト２６
をマスクとしてシリコン窒化膜１０２及びパッド酸化膜
１０１をエッチングし、レジスト２６を除去する。次
に、図２（ｃ）において、パターニングされたシリコン
窒化膜１０２をマスクとして半導体基板１を選択酸化
し、厚い素子分離酸化膜１０３を形成する。この場合、
素子分離酸化膜１０３がシリコン窒化膜１０２の下には
入り込んだバーズビーク１０９と呼ばれる部分が形成さ
れ、また、素子分離酸化膜１０３とパッド酸化膜１０１
との間には大きな段差ｈが形成される。
をマスクとしてシリコン窒化膜１０２及びパッド酸化膜
１０１をエッチングし、レジスト２６を除去する。次
に、図２（ｃ）において、パターニングされたシリコン
窒化膜１０２をマスクとして半導体基板１を選択酸化
し、厚い素子分離酸化膜１０３を形成する。この場合、
素子分離酸化膜１０３がシリコン窒化膜１０２の下には
入り込んだバーズビーク１０９と呼ばれる部分が形成さ
れ、また、素子分離酸化膜１０３とパッド酸化膜１０１
との間には大きな段差ｈが形成される。
【０００４】次に、図２（ｄ）において、シリコン窒化
膜１０２及びパッド酸化膜１０１を除去した後、素子分
離酸化膜１０３で分離された能動素子領域１０４にゲー
ト酸化膜１０５を熱酸化により形成し、さらに例えばリ
ン等のＮ型不純物がドープされたポリシリコン４０を全
面にＣＶＤ等により積層し、能動素子領域１０４上のポ
リシリコン４０上にレジスト２７をパターニングする。
膜１０２及びパッド酸化膜１０１を除去した後、素子分
離酸化膜１０３で分離された能動素子領域１０４にゲー
ト酸化膜１０５を熱酸化により形成し、さらに例えばリ
ン等のＮ型不純物がドープされたポリシリコン４０を全
面にＣＶＤ等により積層し、能動素子領域１０４上のポ
リシリコン４０上にレジスト２７をパターニングする。
【０００５】次に、図２（ｅ）において、レジスト２７
をマスクにしてポリシリコン４０をエッチングしゲート
電極１０６を形成し、レジスト２７を除去した後、半導
体基板１の導電型と反対の導電型の不純物１３を全面に
イオン注入し、その後ドープされた不純物１３を活性化
させる為に高温で熱処理し、ゲート電極１０６に対して
自己整合的にソース部１０７及びドレイン部１０８を形
成する。
をマスクにしてポリシリコン４０をエッチングしゲート
電極１０６を形成し、レジスト２７を除去した後、半導
体基板１の導電型と反対の導電型の不純物１３を全面に
イオン注入し、その後ドープされた不純物１３を活性化
させる為に高温で熱処理し、ゲート電極１０６に対して
自己整合的にソース部１０７及びドレイン部１０８を形
成する。
【発明が解決しようとする課題】このような従来の技術
にあっては、以下のような問題点があった。 （イ）ドレイン部は高温の熱処理によって半導体基板の
深さ方向だけでなく表面方向にも広がって拡散される為
曲率を持っている。従って、ドレイン部にバイアスをか
けた場合この曲率を持つ部分に電界が集中してドレイン
部と半導体基板との接合耐圧が下がってしまう。また、
接合の曲率半径が小さくなるとその曲率を持つ部分に集
中する電界はより大きくなりドレイン部と半導体基板と
の接合耐圧がさらに下がってしまう為、ドレイン部を浅
くすることには限界があった。従って、素子の集積度を
上げることにも限界がある。 （ロ）ドレイン部は拡散によって形成され深さ方向に不
純物濃度勾配を持っている為、ドレイン部と半導体基板
の接合は直線傾斜接合で近似される。そして不純物濃度
勾配は表面不純物濃度を接合の深さで割ったもので近似
される為、図３に示すように接合耐圧を上げるには不純
物濃度勾配を小さくする、すなわち接合を深くする必要
がある。しかし、接合を深くすると素子集積度が下がっ
てしまう。 （ハ）素子分離酸化膜とゲート酸化膜との間には大きな
段差が形成され、ゲート電極とゲート酸化膜の間にはゲ
ート電極の厚さ分の段差が形成される為、ソース部、ド
レイン部，ゲート電極，に電気的コンタクトを取る配線
工程を容易にする為には、表面を平坦化する工程が必要
になる。 （ニ）素子分離の為の選択酸化をする場合に形成される
バーズビークは素子分離領域を大きくさせ、結果的に素
子集積度を低下させる。 本発明は、従来の有するこのような問題点に鑑みてなさ
れたものであり、その目的とするところは、高耐圧で、
表面が平坦で、高集積可能なＭＯＳトランジスタの製造
方法を提供することである。
にあっては、以下のような問題点があった。 （イ）ドレイン部は高温の熱処理によって半導体基板の
深さ方向だけでなく表面方向にも広がって拡散される為
曲率を持っている。従って、ドレイン部にバイアスをか
けた場合この曲率を持つ部分に電界が集中してドレイン
部と半導体基板との接合耐圧が下がってしまう。また、
接合の曲率半径が小さくなるとその曲率を持つ部分に集
中する電界はより大きくなりドレイン部と半導体基板と
の接合耐圧がさらに下がってしまう為、ドレイン部を浅
くすることには限界があった。従って、素子の集積度を
上げることにも限界がある。 （ロ）ドレイン部は拡散によって形成され深さ方向に不
純物濃度勾配を持っている為、ドレイン部と半導体基板
の接合は直線傾斜接合で近似される。そして不純物濃度
勾配は表面不純物濃度を接合の深さで割ったもので近似
される為、図３に示すように接合耐圧を上げるには不純
物濃度勾配を小さくする、すなわち接合を深くする必要
がある。しかし、接合を深くすると素子集積度が下がっ
てしまう。 （ハ）素子分離酸化膜とゲート酸化膜との間には大きな
段差が形成され、ゲート電極とゲート酸化膜の間にはゲ
ート電極の厚さ分の段差が形成される為、ソース部、ド
レイン部，ゲート電極，に電気的コンタクトを取る配線
工程を容易にする為には、表面を平坦化する工程が必要
になる。 （ニ）素子分離の為の選択酸化をする場合に形成される
バーズビークは素子分離領域を大きくさせ、結果的に素
子集積度を低下させる。 本発明は、従来の有するこのような問題点に鑑みてなさ
れたものであり、その目的とするところは、高耐圧で、
表面が平坦で、高集積可能なＭＯＳトランジスタの製造
方法を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に形成される素子分離絶縁
膜のゲート電極形成部を挟むソース形成部とドレイン形
成部をそれぞれ選択除去して前記素子分離絶縁膜を貫通
し前記半導体基板に達する第一溝部を形成する工程と、
この第一溝部に所望の導電型不純物がドープされた半導
体を選択エピタキシャル成長させてソース部とドレイン
部とを形成する工程と、前記ゲート電極形成部を選択除
去して前記半導体基板に達し前記ソース部と前記ドレイ
ン部に挟まれる第二溝部を形成する工程と、この第二溝
部の内壁及び前記ソース部と前記ドレイン部の上面にゲ
ート酸化膜を形成する工程と、前記第二溝部に前記ゲー
ト酸化膜を介してゲート電極を埋め込んで形成する工程
と、を具備することを特徴とするＭＯＳトランジスタの
製造方法である。
に、本発明は、半導体基板上に形成される素子分離絶縁
膜のゲート電極形成部を挟むソース形成部とドレイン形
成部をそれぞれ選択除去して前記素子分離絶縁膜を貫通
し前記半導体基板に達する第一溝部を形成する工程と、
この第一溝部に所望の導電型不純物がドープされた半導
体を選択エピタキシャル成長させてソース部とドレイン
部とを形成する工程と、前記ゲート電極形成部を選択除
去して前記半導体基板に達し前記ソース部と前記ドレイ
ン部に挟まれる第二溝部を形成する工程と、この第二溝
部の内壁及び前記ソース部と前記ドレイン部の上面にゲ
ート酸化膜を形成する工程と、前記第二溝部に前記ゲー
ト酸化膜を介してゲート電極を埋め込んで形成する工程
と、を具備することを特徴とするＭＯＳトランジスタの
製造方法である。
【０００７】
【作用】このような本発明では、ドレイン部と半導体基
板とは曲率を持たない接合を形成する為、ドレイン部に
バイアスをかけた場合、電界が集中する場所は存在せず
ドレイン部と半導体基板との接合耐圧はドレイン部を拡
散によって形成した場合に比べてが高くなる。また、ド
レイン部は不純物濃度勾配を持たずに形成されるので半
導体基板との接合は片側階段接合で近似され、接合耐圧
は半導体基板濃度で決まり、直線傾斜接合で近似される
場合に比べてその接合耐圧を高くできる。また、ソース
部及びドレイン部は素子分離絶縁膜と同一平面上に形成
される第一溝部内にシリコンを選択的にエピタキシャル
成長させて形成され、ゲート電極は素子分離絶縁膜と同
一平面状に形成される第二溝部内に埋め込まれて形成さ
れる為、全面が平坦な面を形成する。また、素子分離絶
縁膜は選択酸化によらず形成されるのでバーズビークを
形成しない。
板とは曲率を持たない接合を形成する為、ドレイン部に
バイアスをかけた場合、電界が集中する場所は存在せず
ドレイン部と半導体基板との接合耐圧はドレイン部を拡
散によって形成した場合に比べてが高くなる。また、ド
レイン部は不純物濃度勾配を持たずに形成されるので半
導体基板との接合は片側階段接合で近似され、接合耐圧
は半導体基板濃度で決まり、直線傾斜接合で近似される
場合に比べてその接合耐圧を高くできる。また、ソース
部及びドレイン部は素子分離絶縁膜と同一平面上に形成
される第一溝部内にシリコンを選択的にエピタキシャル
成長させて形成され、ゲート電極は素子分離絶縁膜と同
一平面状に形成される第二溝部内に埋め込まれて形成さ
れる為、全面が平坦な面を形成する。また、素子分離絶
縁膜は選択酸化によらず形成されるのでバーズビークを
形成しない。
【０００８】
【実施例】次に、本発明の実施例について図面を用いて
説明する。以下、ＣＭＯＳトランジスタを製造する場合
を例に取り説明する。尚、以下の図面において、図２と
重複する部分は同一番号を付してその説明は適宜に省略
する。
説明する。以下、ＣＭＯＳトランジスタを製造する場合
を例に取り説明する。尚、以下の図面において、図２と
重複する部分は同一番号を付してその説明は適宜に省略
する。
【０００９】図１は本発明による一実施例を示すＣＭＯ
Ｓトランジスタの製造工程概略図である。図１（ａ）に
おいて、半導体基板１として例えばＮ型シリコン基板上
に熱酸化によりマスク酸化膜２を形成し、そのマスク酸
化膜２上にレジスト２０をパターニングし、レジスト２
０をマスクにして例えばボロン等のＰ型不純物１０を半
導体基板１にイオン注入する。
Ｓトランジスタの製造工程概略図である。図１（ａ）に
おいて、半導体基板１として例えばＮ型シリコン基板上
に熱酸化によりマスク酸化膜２を形成し、そのマスク酸
化膜２上にレジスト２０をパターニングし、レジスト２
０をマスクにして例えばボロン等のＰ型不純物１０を半
導体基板１にイオン注入する。
【００１０】次に、図１（ｂ）において、レジスト２０
を除去した後、マスク酸化膜２上にレジスト２１をパタ
ーニングし、レジスト２１をマスクにして例えばリン等
のＮ型不純物１１を半導体基板１にイオン注入する。
を除去した後、マスク酸化膜２上にレジスト２１をパタ
ーニングし、レジスト２１をマスクにして例えばリン等
のＮ型不純物１１を半導体基板１にイオン注入する。
【００１１】次に、図１（ｃ）において、レジスト２１
を除去した後、前工程でドープされたＰ型不純物１０及
びＮ型不純物１１を半導体基板１内に熱拡散させてＰウ
ェル３及びＮウェル４を並列に形成する。次に、マスク
酸化膜２上にレジスト２２をパターニングし、チャネル
ストップの為に例えばボロン等のＰ型不純物１２をＰウ
ェル３とＮウェル４の境界にレジスト２２をマスクにし
てイオン注入する。
を除去した後、前工程でドープされたＰ型不純物１０及
びＮ型不純物１１を半導体基板１内に熱拡散させてＰウ
ェル３及びＮウェル４を並列に形成する。次に、マスク
酸化膜２上にレジスト２２をパターニングし、チャネル
ストップの為に例えばボロン等のＰ型不純物１２をＰウ
ェル３とＮウェル４の境界にレジスト２２をマスクにし
てイオン注入する。
【００１２】先ずＮ型チャネルＭＯＳトランジスタを形
成する工程について説明する。図１（ｄ）において、レ
ジスト２２とマスク酸化膜２を除去した後、全面に熱酸
化により素子分離絶縁膜５を形成すると同時に図１
（ｃ）においてドープされたＰ型不純物１２を拡散させ
てチャネルストッパー６を形成する。そして、Ｐウェル
３上の素子分離絶縁膜５のゲート電極形成部５０を挟む
ソース形成部５１とドレイン形成部５２を開口させてレ
ジスト２３をパターニングする。
成する工程について説明する。図１（ｄ）において、レ
ジスト２２とマスク酸化膜２を除去した後、全面に熱酸
化により素子分離絶縁膜５を形成すると同時に図１
（ｃ）においてドープされたＰ型不純物１２を拡散させ
てチャネルストッパー６を形成する。そして、Ｐウェル
３上の素子分離絶縁膜５のゲート電極形成部５０を挟む
ソース形成部５１とドレイン形成部５２を開口させてレ
ジスト２３をパターニングする。
【００１３】次に、図１（ｅ）において、レジスト２３
をマスクにしてＲＩＥ（リアクティブイオンエッチン
グ）装置等を用いて素子分離絶縁膜５のソース形成部５
１とドレイン形成部５２を異方性にエッチングしてＰウ
ェル３上に第一溝部３０、３１を形成し、レジスト２３
を除去する。
をマスクにしてＲＩＥ（リアクティブイオンエッチン
グ）装置等を用いて素子分離絶縁膜５のソース形成部５
１とドレイン形成部５２を異方性にエッチングしてＰウ
ェル３上に第一溝部３０、３１を形成し、レジスト２３
を除去する。
【００１４】次に、図１（ｆ）において、第一溝部３
０、３１に例えばＳｉＨ2Ｃｌ2＋ＡｓＨ3のような塩素
系のガスを用いてＮ++型シリコンを選択エピタキシャル
成長させて、Ｎ型チャネルＭＯＳトランジスタのソース
部３２及びドレイン部３３を形成する。この場合素子分
離絶縁膜５上にはシリコンはエピタキシャル成長されな
い為ソース部３２及びドレイン部３３の上面と素子分離
絶縁膜５の上面との間には段差は形成されず平坦な面が
形成されている。
０、３１に例えばＳｉＨ2Ｃｌ2＋ＡｓＨ3のような塩素
系のガスを用いてＮ++型シリコンを選択エピタキシャル
成長させて、Ｎ型チャネルＭＯＳトランジスタのソース
部３２及びドレイン部３３を形成する。この場合素子分
離絶縁膜５上にはシリコンはエピタキシャル成長されな
い為ソース部３２及びドレイン部３３の上面と素子分離
絶縁膜５の上面との間には段差は形成されず平坦な面が
形成されている。
【００１５】また、Ｎ型のドレイン部３３とＰウェル３
とは曲率を持たないＰＮ接合を形成している為、ドレイ
ン部３３にバイアスをかけた場合、電界が集中する場所
は存在せずドレイン部３３と半導体基板１との接合耐圧
はドレイン部３３を拡散によって形成した場合に比べて
高くなる。
とは曲率を持たないＰＮ接合を形成している為、ドレイ
ン部３３にバイアスをかけた場合、電界が集中する場所
は存在せずドレイン部３３と半導体基板１との接合耐圧
はドレイン部３３を拡散によって形成した場合に比べて
高くなる。
【００１６】また、このように形成されたドレイン部３
３とＰウェル３との接合は、ドレイン部３３が不純物濃
度勾配をもたない為片側階段接合で近似され、図３に示
すように、その接合耐圧は、接合の深さによらず半導体
基板濃度で決まることとなり、半導体基板濃度を所望の
値に設定することで接合耐圧を直線傾斜接合で近似され
る場合よりも高くすることができる。
３とＰウェル３との接合は、ドレイン部３３が不純物濃
度勾配をもたない為片側階段接合で近似され、図３に示
すように、その接合耐圧は、接合の深さによらず半導体
基板濃度で決まることとなり、半導体基板濃度を所望の
値に設定することで接合耐圧を直線傾斜接合で近似され
る場合よりも高くすることができる。
【００１７】次にＰ型チャネルＭＯＳトランジスタを形
成する工程について説明する。ソース部３２及びドレイ
ン部３３の上面に熱酸化によってエピマスク酸化膜７を
薄く形成し、Ｎウェル４上の素子分離絶縁膜５のゲート
電極形成部５３を挟むソース形成部５４とドレイン形成
部５５を開口させてレジスト２４をパターニングする。
成する工程について説明する。ソース部３２及びドレイ
ン部３３の上面に熱酸化によってエピマスク酸化膜７を
薄く形成し、Ｎウェル４上の素子分離絶縁膜５のゲート
電極形成部５３を挟むソース形成部５４とドレイン形成
部５５を開口させてレジスト２４をパターニングする。
【００１８】次に、図１（ｇ）において、レジスト２４
をマスクにしてＲＩＥ（リアクティブイオンエッチン
グ）装置等を用いて素子分離絶縁膜５のソース形成部５
４とドレイン形成部５５を異方性にエッチングしてＮウ
ェル４上に第一溝部３４，３５を形成し、レジスト２４
を除去する。
をマスクにしてＲＩＥ（リアクティブイオンエッチン
グ）装置等を用いて素子分離絶縁膜５のソース形成部５
４とドレイン形成部５５を異方性にエッチングしてＮウ
ェル４上に第一溝部３４，３５を形成し、レジスト２４
を除去する。
【００１９】次に、図１（ｈ）において、第一溝部３
４、３５に例えばＳｉＨ2Ｃｌ2＋Ｂ2Ｈ6のような塩素系
のガスを用いてＰ++型シリコンを選択エピタキシャル成
長させて、Ｐ型チャネルＭＯＳトランジスタのソース部
３６及びドレイン部３７を形成する。この場合素子分離
絶縁膜５及びエピマスク酸化膜７上にはシリコンはエピ
タキシャル成長されない為ソース部３６及びドレイン部
３７の上面と素子分離絶縁膜５の上面とソース部３２及
びドレイン部３３の上面の間には段差は形成されず平坦
な面が形成されている。
４、３５に例えばＳｉＨ2Ｃｌ2＋Ｂ2Ｈ6のような塩素系
のガスを用いてＰ++型シリコンを選択エピタキシャル成
長させて、Ｐ型チャネルＭＯＳトランジスタのソース部
３６及びドレイン部３７を形成する。この場合素子分離
絶縁膜５及びエピマスク酸化膜７上にはシリコンはエピ
タキシャル成長されない為ソース部３６及びドレイン部
３７の上面と素子分離絶縁膜５の上面とソース部３２及
びドレイン部３３の上面の間には段差は形成されず平坦
な面が形成されている。
【００２０】また、Ｐ型のドレイン部３７とＮウェル４
とは曲率を持たないＰＮ接合を形成している為、ドレイ
ン部３７にバイアスをかけた場合、電界が集中する場所
は存在せずドレイン部３７と半導体基板１との接合耐圧
はドレイン部を拡散によって形成した場合に比べて高く
なる。
とは曲率を持たないＰＮ接合を形成している為、ドレイ
ン部３７にバイアスをかけた場合、電界が集中する場所
は存在せずドレイン部３７と半導体基板１との接合耐圧
はドレイン部を拡散によって形成した場合に比べて高く
なる。
【００２１】また、このように形成されたドレイン部３
７とＮウェル４との接合は、ドレイン部３７が不純物濃
度勾配をもたない為片側階段接合で近似され、図３に示
すように、その接合耐圧は、接合の深さによらず半導体
基板濃度で決まることとなり、半導体基板濃度を所望の
値に設定することで接合耐圧を直線傾斜接合で近似され
る場合よりも高くすることができる。次に、ゲート電極
形成部５０，５３を開口させてレジスト２５をパターニ
ングする。
７とＮウェル４との接合は、ドレイン部３７が不純物濃
度勾配をもたない為片側階段接合で近似され、図３に示
すように、その接合耐圧は、接合の深さによらず半導体
基板濃度で決まることとなり、半導体基板濃度を所望の
値に設定することで接合耐圧を直線傾斜接合で近似され
る場合よりも高くすることができる。次に、ゲート電極
形成部５０，５３を開口させてレジスト２５をパターニ
ングする。
【００２２】次に、図１（ｉ）において、レジスト２５
をマスクにしてゲート電極形成部５０，５３をエッチン
グして第二溝部３８，３９を形成した後、レジスト２５
及びエピマスク酸化膜７を除去する。次に、図１（ｊ）
において、熱酸化によって第二溝部３８，３９の内壁と
ソース部３２，３６及びドレイン部３３，３７の上面に
ゲート酸化膜８，９を形成した後、例えばリン等のＮ型
不純物がドープされたポリシリコン４０を全面にＣＶＤ
等により積層する。
をマスクにしてゲート電極形成部５０，５３をエッチン
グして第二溝部３８，３９を形成した後、レジスト２５
及びエピマスク酸化膜７を除去する。次に、図１（ｊ）
において、熱酸化によって第二溝部３８，３９の内壁と
ソース部３２，３６及びドレイン部３３，３７の上面に
ゲート酸化膜８，９を形成した後、例えばリン等のＮ型
不純物がドープされたポリシリコン４０を全面にＣＶＤ
等により積層する。
【００２３】次に、図１（ｋ）において、ポリシリコン
４０を酸化膜に対して選択性のあるＨＢｒ／Ｈｅのよう
なガスを用いてエッチングして第二溝部３８，３９にゲ
ート電極４１，４２を形成する。この場合ゲート電極４
１，４２は第二溝部３８，３９内に埋め込まれているの
でゲート電極４１，４２の上面とソース部３２，３６及
びドレイン部３３，３７の上面と素子分離絶縁膜５の上
面との間には段差は形成されず平坦な面が形成されてい
る。以上のようにしてＣＭＯＳトランジスタが形成され
る。
４０を酸化膜に対して選択性のあるＨＢｒ／Ｈｅのよう
なガスを用いてエッチングして第二溝部３８，３９にゲ
ート電極４１，４２を形成する。この場合ゲート電極４
１，４２は第二溝部３８，３９内に埋め込まれているの
でゲート電極４１，４２の上面とソース部３２，３６及
びドレイン部３３，３７の上面と素子分離絶縁膜５の上
面との間には段差は形成されず平坦な面が形成されてい
る。以上のようにしてＣＭＯＳトランジスタが形成され
る。
【００２４】
【発明の効果】本発明は、以上説明したように、素子分
離絶縁膜を選択的に除去して形成される第一溝部に所望
の導電型不純物がドープされたシリコンを選択エピタキ
シャル成長させて不純物濃度勾配を持たないソース部及
びドレイン部を形成し、バーズビークが存在しない素子
分離構造を形成し、ゲート電極を埋め込み型とするよう
に構成されているので、高耐圧で、表面が平坦で、高集
積可能なＭＯＳトランジスタの製造方法を提供すること
ができる。
離絶縁膜を選択的に除去して形成される第一溝部に所望
の導電型不純物がドープされたシリコンを選択エピタキ
シャル成長させて不純物濃度勾配を持たないソース部及
びドレイン部を形成し、バーズビークが存在しない素子
分離構造を形成し、ゲート電極を埋め込み型とするよう
に構成されているので、高耐圧で、表面が平坦で、高集
積可能なＭＯＳトランジスタの製造方法を提供すること
ができる。
【図１】本発明による一実施例を示すＭＯＳトランジス
タの製造工程概略図である。
タの製造工程概略図である。
【図２】従来のＭＯＳトランジスタの製造概略工程図で
ある。
ある。
【図３】従来の技術の問題点を説明する図である。
１ 半導体基板 ５ 素子分離絶縁膜 ８，９ ゲート酸化膜 ３０，３１，３４，３５ 第一溝部 ３２，３６ ソース部 ３３，３７ ドレイン部 ３８，３９ 第二溝部 ４１，４２ ゲート電極 ５０，５３ ゲート電極形成部 ５１，５４ ソース形成部 ５２，５５ ドレイン形成部
Claims (1)
- 【請求項１】半導体基板上に形成される素子分離絶縁膜
のゲート電極形成部を挟むソース形成部とドレイン形成
部をそれぞれ選択除去して前記素子分離絶縁膜を貫通し
前記半導体基板に達する第一溝部を形成する工程と、 この第一溝部に所望の導電型不純物がドープされた半導
体を選択エピタキシャル成長させてソース部とドレイン
部とを形成する工程と、 前記ゲート電極形成部を選択除去して前記半導体基板に
達し前記ソース部と前記ドレイン部に挟まれる第二溝部
を形成する工程と、 この第二溝部の内壁及び前記ソース部と前記ドレイン部
の上面にゲート酸化膜を形成する工程と、 前記第二溝部に前記ゲート酸化膜を介してゲート電極を
埋め込んで形成する工程と、 を具備することを特徴とするＭＯＳトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25827492A JPH06112481A (ja) | 1992-09-28 | 1992-09-28 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25827492A JPH06112481A (ja) | 1992-09-28 | 1992-09-28 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112481A true JPH06112481A (ja) | 1994-04-22 |
Family
ID=17317971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25827492A Pending JPH06112481A (ja) | 1992-09-28 | 1992-09-28 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112481A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321718B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 씨모스트랜지스터의게이트전극형성방법 |
| JP2008502139A (ja) * | 2004-05-26 | 2008-01-24 | マイクロン テクノロジー，インコーポレーテッド | 半導体構造、メモリ素子構造、及び半導体構造の形成方法 |
| US8097910B2 (en) | 2004-09-01 | 2012-01-17 | Micron Technology, Inc. | Vertical transistors |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1992
- 1992-09-28 JP JP25827492A patent/JPH06112481A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321718B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 씨모스트랜지스터의게이트전극형성방법 |
| JP2008502139A (ja) * | 2004-05-26 | 2008-01-24 | マイクロン テクノロジー，インコーポレーテッド | 半導体構造、メモリ素子構造、及び半導体構造の形成方法 |
| US8829602B2 (en) | 2004-05-26 | 2014-09-09 | Micron Technology, Inc. | Integrated circuits and transistor design therefor |
| US8097910B2 (en) | 2004-09-01 | 2012-01-17 | Micron Technology, Inc. | Vertical transistors |
| US8633529B2 (en) | 2004-09-01 | 2014-01-21 | Micron Technology, Inc. | Vertical transistors |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
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