KR100321718B1 - 씨모스트랜지스터의게이트전극형성방법 - Google Patents

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Abstract

본 발명은 CMOS 트랜지스터를 이루는 NMOS 및 PMOS 트랜지스터의 게이트 전극 각각의 도핑 프로파일을 용이하게 조절할 수 있는 CMOS 트랜지스터의 게이트 전극 형성 방법에 관한 것으로, PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 게이트 전극 영역을 노출하는 개구부를 다른 단계에서 형성하고, 각각의 개구부 내에 서로 다른 도전형의 폴리실리콘막을 매립하고 연마함으로써 게이트 전극을 형성하는데 그 특징이 있다.

Description

씨모스 트랜지스터의 게이트 전극 형성 방법{METHOD FOR FORMING GATE ELECTRODE OF CMOS TRANSISTOR}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 CMOS의 게이트 전극 형성 방법에 관한 것이다.
도1a 내지 도1c를 참조하여 종래 기술에 따른 CMOS의 쌍극 게이트(dual gate) 형성 방법을 설명한다.
도1a에 도시된 바와 같이 실리콘 기판(11) 상에 LOCOS(Local Oxidation of Silicon) 공정으로 필드산화막(12)을 형성하여 p-웰(11A) 영역과 n-웰(11B) 영역을 분리시킨다.
이어서, n-웰(11B) 영역 상에 제1 이온주입 마스크(도시하지 않음)를 형성하고 p-웰(11A) 영역 내에 p형 불순물을 이온주입하고, 상기 제1 이온주입 마스크를 제거한 후, p-웰(11A) 영역 상에 제2 이온주입 마스크(도시하지 않음)를 형성하고 n-웰(11B) 영역 내에 n형 불순물을 이온주입한 다음 상기 제2 이온주입 마스크를 제거한다. 이후 소정의 열처리 공정을 실시하여 p-웰(11A) 및 n-웰(11B)을 형성한다.
다음으로, 도1b에 도시된 바와 같이 p-웰(11A) 및 n-웰(11B)이 형성된 실리콘 기판(11) 상에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13) 상에 게이트 전극용 폴리실리콘막(14)을 형성한다. 이어서, 상기 p-웰(11A) 영역 상부의 상기 폴리실리콘막(14) 상에 제3 이온주입 마스크(101)를 형성하고, 붕소(B) 등의p형 불순물을 이온주입하여 n-웰(11B) 영역 상에 p형 폴리실리콘막(14A)을 형성한다.
다음으로, 도1c에 도시된 바와 같이 제3 이온주입 마스크(101)를 제거한 후, 상기 p형 폴리실리콘막(14A) 상에 제4 이온주입 마스크(102)를 형성하고, p-웰(11A) 상의 폴리실리콘막에 인(P) 등의 n형 불순물을 이온주입하여 n형 폴리실리콘막(14B)을 형성한다.
그리고 나서, 상기 p형 및 n형 폴리실리콘막(14A, 14B)을 선택적으로 제거하여 게이트 전극을 형성하고, NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 소오스 및 드레인을 형성하기 위한 이온주입 공정을 실시하여 CMOS 트랜지스터를 형성한다.
전술한 바와 같이 이루어지는 종래의 CMOS 제조 방법은 폴리실리콘막에 영역 별로 불순물을 이온주입하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기 때문에 도핑 프로파일(doping profile)을 조절할 수 있을 정도로 폴리실리콘막의 두께가 두꺼워야 한다. 그러나, 소자의 집적도가 향상됨에 따라 게이트 전극이 얇아져서 이온주입 공정으로 도핑 프로파일을 조절하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기가 어려운 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 CMOS 트랜지스터를 이루는 NMOS 및 PMOS 트랜지스터의 게이트 전극 각각의 도핑 프로파일을 용이하게조절할 수 있는 CMOS 트랜지스터의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 CMOS의 쌍극 게이트 형성 공정 단면도
도2a 내지 도2j는 본 발명의 일실시예에 따른 CMOS의 쌍극 게이트 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21A: n-웰
21B: p-웰 22: 소자분리막
23, 25: 산화막 24: 질화막
26, 29, 31: 감광막 패턴 27, 32: 게이트 산화막
28: p+폴리실리콘막 30: 보호막
33: n+폴리실리콘막 34: Ti막
35: 티타늄실리사이드
상기 목적을 달성하기 위한 본 발명은 N웰 및 P웰이 형성된 반도체 기판 상에 절연막을 형성하는 제1 단계, 상기 절연막을 선택적으로 식각하여 PMOS 트랜지스터의 게이트 전극 영역을 노출시키는 제1 개구부를 형성하는 제2 단계, 상기 제1개구부에 의해 노출된 반도체기판에 제1불순물을 이온주입하는 제3 단계, 상기 제1 개구부를 포함한 전면에 제1 게이트 산화막을 형성하고, 상기 제1 게이트 산화막 상에 p형 폴리실리콘막을 형성하여 상기 제1 개구부를 매립하는 제4 단계, 상기 절연막을 선택적으로 식각하여 NMOS 트랜지스터의 게이트 전극 영역을 노출시키는 제2 개구부를 형성하는 제5 단계, 상기 제2 개구부에 의해 노출된 상기 반도체 기판에 제2불순물을 이온주입하는 제6 단계, 상기 제2 개구부를 포함한 전면에 제2 게이트 산화막을 형성하고, 상기 제2 게이트 산화막 상에 n형 폴리실리콘막을 형성하여 상기 제2 개구부를 매립하는 제7 단계, 상기 절연막이 노출될 때까지 연마공정을 실시하여, 상기 제1 개구부 내에 상기 p형 폴리실리콘막으로 이루어진 PMOS트랜지스터의 게이트전극을 형성하고, 상기 제2 개구부내에 상기 n형 폴리실리콘막으로 이루어진 NMOS트랜지스터의 게이트전극을 형성하는 제8 단계, 및 상기 절연막을 선택적으로 식각하는 제9 단계를 포함하는 것을 특징으로 한다.
본 발명은 PMOS 트랜지스터 및 NMOS 트랜지스터 각각의 게이트 전극 영역을노출하는 개구부를 서로 다른 단계에서 형성하고, 각각의 개구부 내에 서로 다른 도전형의 폴리실리콘막을 매립하고 연마함으로써 게이트 전극을 형성하는데 그 특징이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도2a 내지 도2j를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(20) 내에 n-웰(21A) 영역과 p-웰(21B) 영역을 형성한 후, 트렌치 구조의 소자분리막(22)을 형성하여 n-웰(21A) 영역과 p-웰(21B) 영역을 분리시킨다.
다음으로, 도2b에 도시한 바와 같이 질화막과 실리콘 기판의 완충을 위하여 45Å 내지 55 Å 두께의 제1 산화막(23)을 형성하고, 제1 산화막(23) 상에 900 Å 내지 1100 Å 두께의 질화막(24) 및 900 Å 내지 1100 Å 두께의 제2 산화막(25)을 차례로 형성한 후, 제2 산화막(25) 상에 PMOS 트랜지스터의 게이트 전극 영역을 정의하는 제1 감광막 패턴(26)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 제2 산화막(25), 질화막(24) 및 제1 산화막(23)을 선택적으로 식각하여 반도체 기판의 PMOS 트랜지스터의 게이트 전극 영역을 노출시키는 개구부를 형성하고, 제1 감광막 패턴(26)을 제거한다. 이어서, PMOS 트랜지스터의 채널 도핑 농도를 높이기 위하여 N형 불순물을 이온주입하는 이온주입 공정을 추가적으로 실시한다.
다음으로, 도2d에 도시한 바와 같이 산화공정을 실시하여 PMOS 트랜지스터의게이트 산화막(27)을 형성하고, 전체 구조 상에 p+폴리실리콘막(28)을 형성하여 개구부를 매립한다.
다음으로, 도2e에 도시한 바와 같이 PMOS 트랜지스터 영역 상에 제2 감광막 패턴(29)을 형성하고, p+폴리실리콘막(28)을 선택적으로 식각하여 PMOS 트랜지스터 영역 상에만 p+폴리실리콘막(28)이 남도록 한다. 이어서, 제2 감광막 패턴(29)을 제거하고 전체 구조 상에 450 Å 내지 550 Å 두께의 보호막(30)을 형성한다. 상기 보호막(30)은 산화막 또는 질화막으로 형성되며, 이후의 공정에서 p+폴리실리콘막(28)이 노출됨으로 인한 장비의 오염문제를 방지하기 위한 것이다.
다음으로, 도2f에 도시한 바와 같이 NMOS 트랜지스터의 게이트 전극 영역을 정의하는 제3 감광막 패턴(31)을 형성하고, 보호막(30), 제2 산화막(25), 질화막(24) 및 제1 산화막(23)을 선택적으로 식각하여 반도체 기판의 NMOS 트랜지스터의 게이트 전극 영역을 노출시키는 개구부를 형성한다. 이어서, 통상적인 방법으로 NMOS 트랜지스터의 채널 도핑 농도를 높이기 위하여 P형 불순물을 이온주입하는 이온주입 공정을 추가적으로 실시한다.
다음으로, 도2g에 도시한 바와 같이 제3 감광막 패턴(31)을 제거한 후, 산화공정을 실시하여 NMOS 트랜지스터의 게이트 산화막(32)을 형성하고, 전체 구조 상에 n+폴리실리콘막(33)을 형성하여 개구부를 매립한다.
다음으로, 도2h에 도시한 바와 같이 질화막(24)이 노출될 때까지 화학적 기계적 연마 공정을 실시하고, 전체 구조 상에 Ti막(34)을 형성한다.
다음으로, 도2i에 도시한 바와 같이 열처리 공정을 실시하여 p+폴리실리콘막(28) 및 n+폴리실리콘막(33) 상에 티타늄실리사이드(TiSix)(35)를 형성한다.
다음으로, 도2j에 도시한 바와 같이 Ti막(34), 질화막(24) 및 제1 산화막(23)을 선택적으로 식각하여, 각각 p+폴리실리콘막(28) 또는 n+폴리실리콘막(33) 및 티타늄실리사이드(35)로 이루어지는 CMOS 트랜지스터의 쌍극 게이트(dual gate) 전극을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 CMOS 트랜지스터를 이루는 NMOS 및 PMOS 트랜지스터의 게이트 전극 각각의 도핑 프로파일을 용이하게 조절할 수 있으며, 각 트랜지스터의 채널 부분의 농도를 쉽게 조절하여 원하는 특성의 CMOS를 형성할 수 있고, 소오스와 드레인 접합 부분의 누설전류 특성과 캐패시턴스 특성을 향상시킬 수 있다.

Claims (9)

  1. CMOS 트랜지스터의 게이트 전극 형성 방법에 있어서,
    N웰 및 P웰이 형성된 반도체 기판 상에 절연막을 형성하는 제1 단계;
    상기 절연막을 선택적으로 식각하여 PMOS 트랜지스터의 게이트 전극 영역을 노출시키는 제1 개구부를 형성하는 제2 단계;
    상기 제1개구부에 의해 노출된 반도체기판에 제1불순물을 이온주입하는 제3 단계;
    상기 제1 개구부를 포함한 전면에 제1 게이트 산화막을 형성하고, 상기 제1 게이트 산화막 상에 p형 폴리실리콘막을 형성하여 상기 제1 개구부를 매립하는 제4 단계;
    상기 절연막을 선택적으로 식각하여 NMOS 트랜지스터의 게이트 전극 영역을 노출시키는 제2 개구부를 형성하는 제5 단계;
    상기 제2 개구부에 의해 노출된 상기 반도체 기판에 제2불순물을 이온주입하는 제6 단계;
    상기 제2 개구부를 포함한 전면에 제2 게이트 산화막을 형성하고, 상기 제2 게이트 산화막 상에 n형 폴리실리콘막을 형성하여 상기 제2 개구부를 매립하는 제7 단계;
    상기 절연막이 노출될 때까지 연마공정을 실시하여, 상기 제1 개구부 내에 상기 p형 폴리실리콘막으로 이루어진 PMOS트랜지스터의 게이트전극을 형성하고, 상기 제2 개구부내에 상기 n형 폴리실리콘막으로 이루어진 NMOS트랜지스터의 게이트전극을 형성하는 제8 단계; 및
    상기 절연막을 선택적으로 식각하는 제9 단계
    를 포함하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 제8 단계후, 상기 PMOS트랜지스터의 게이트전극 및 상기 NMOS트랜지스터의 게이트전극상에 티타늄실리사이드를 형성하는 제10 단계를 더 포함하는 CMOS트랜지스터의 게이트 전극 형성 방법.
  3. 제 2 항에 있어서,
    상기 제10 단계는,
    상기 제9 단계가 완료된 전체 구조 상에 Ti막을 형성하는 단계; 및
    열처리 공정을 실시하여 상기 티타늄실리사이드를 형성하는 단계를 포함하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 제4 단계 후,
    상기 p형 폴리실리콘막을 선택적으로 식각하여 상기 p형 폴리실리콘막을 상기 PMOS 트랜지스터 영역 상에만 남도록 하는 단계; 및
    전체 구조 상에 보호막을 형성하는 단계를 더 포함하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2불순물은 상기 PMOS 및 NMOS 트랜지스터의 채널의 이온농도를 높이기 위한 N형 불순물 및 P형 불순물인 것을 특징으로 하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 단계에서,
    상기 절연막은 제1 산화막, 질화막 및 제2 산화막을 순차적으로 형성하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  7. 제 6 항에 있어서,
    상기 제1 산화막을 45 Å 내지 55 Å 두께로 형성하고,
    상기 질화막을 900 Å 내지 1100 Å 두께로 형성하고,
    상기 제2 산화막을 900 Å 내지 1100 Å 두께로 형성하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  8. 제 4 항에 있어서,
    상기 보호막을 산화막 또는 질화막으로 형성하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
  9. 제 8 항에 있어서,
    상기 보호막을 450 Å 내지 550 Å 두께로 형성하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
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