JPH1154609A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1154609A JPH1154609A JP22304197A JP22304197A JPH1154609A JP H1154609 A JPH1154609 A JP H1154609A JP 22304197 A JP22304197 A JP 22304197A JP 22304197 A JP22304197 A JP 22304197A JP H1154609 A JPH1154609 A JP H1154609A
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Abstract
(57)【要約】 （修正有）
【課題】 埋め込みゲート配線形成方法において、素子
分離領域の埋め込み酸化膜を平坦化することにより、埋
め込みゲート配線形成時のエッチング残渣を防止して素
子分離を確実に行うことができるようにする。 【解決手段】 半導体基板１に浅いトレンチ素子分離用
の溝Ａを形成した後シリコン酸化膜を形成して、前記溝
Ａ内にシリコン酸化膜を充填し、その後、研磨すること
により、前記溝Ａ内のみにシリコン酸化膜７を残存させ
る。次に、前記半導体基板１上に熱酸化膜８とシリコン
窒化膜９を順次堆積した後、ゲート電極の形成領域とな
るシリコン窒化膜９に開口部Ｂを形成し、これを埋め込
むように多結晶シリコン膜１１を堆積する。その後、シ
リコン窒化膜９が露出するまで多結晶シリコン膜１１を
研磨して、前記開口部Ｂ内に多結晶シリコン膜１１から
なるゲート電極１２形状を形成後、前記シリコン窒化膜
９を除去する。
分離領域の埋め込み酸化膜を平坦化することにより、埋
め込みゲート配線形成時のエッチング残渣を防止して素
子分離を確実に行うことができるようにする。 【解決手段】 半導体基板１に浅いトレンチ素子分離用
の溝Ａを形成した後シリコン酸化膜を形成して、前記溝
Ａ内にシリコン酸化膜を充填し、その後、研磨すること
により、前記溝Ａ内のみにシリコン酸化膜７を残存させ
る。次に、前記半導体基板１上に熱酸化膜８とシリコン
窒化膜９を順次堆積した後、ゲート電極の形成領域とな
るシリコン窒化膜９に開口部Ｂを形成し、これを埋め込
むように多結晶シリコン膜１１を堆積する。その後、シ
リコン窒化膜９が露出するまで多結晶シリコン膜１１を
研磨して、前記開口部Ｂ内に多結晶シリコン膜１１から
なるゲート電極１２形状を形成後、前記シリコン窒化膜
９を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＭＯＳ型トランジスタのゲート配線
の形成方法に関するものである。
方法に関し、特に、ＭＯＳ型トランジスタのゲート配線
の形成方法に関するものである。
【０００２】
【従来の技術】従来のゲート配線の形成方法に関して
は、例えば、特開平６−２９５３０号公報や特開平７−
２４０５１９号公報などに開示されている。前記先行特
許の素子分離領域は、ＬＯＣＯＳ法によるフィールド酸
化膜を用いている。
は、例えば、特開平６−２９５３０号公報や特開平７−
２４０５１９号公報などに開示されている。前記先行特
許の素子分離領域は、ＬＯＣＯＳ法によるフィールド酸
化膜を用いている。
【０００３】前記特開平７−２４０５１９号公報には、
微細なゲート配線を形成するためには、半導体基板に素
子分離用のフィールド酸化膜を形成した後、素子活性領
域に熱酸化法により熱酸化膜を形成し、この熱酸化膜上
にシリコン窒化膜を形成している。
微細なゲート配線を形成するためには、半導体基板に素
子分離用のフィールド酸化膜を形成した後、素子活性領
域に熱酸化法により熱酸化膜を形成し、この熱酸化膜上
にシリコン窒化膜を形成している。
【０００４】次に、前記シリコン窒化膜上にフォトレジ
ストを塗布し、次に、ゲート電極を形成する領域のレジ
スト膜に開口部を形成する。その後、フォトレジストを
マスクとして前記開口部下のシリコン窒化膜と熱酸化膜
を順次エッチングし、開口部下のシリコン窒化膜、シリ
コン酸化膜を除去する。
ストを塗布し、次に、ゲート電極を形成する領域のレジ
スト膜に開口部を形成する。その後、フォトレジストを
マスクとして前記開口部下のシリコン窒化膜と熱酸化膜
を順次エッチングし、開口部下のシリコン窒化膜、シリ
コン酸化膜を除去する。
【０００５】次に、フォトレジスト膜を除去した後に、
半導体基板に熱酸化を施すことにより、開口部下の半導
体基板表層に熱酸化膜を形成し、この熱酸化膜上に多結
晶シリコン膜を形成した後、この多結晶シリコン膜を全
面エッチバックする。このエッチバックは、シリコン窒
化膜上に形成された多結晶シリコン膜を完全に除去し、
開口部内にのみ多結晶シリコン膜を残存させる。この多
結晶シリコン膜が、ゲート電極となる。その後、シリコ
ン窒化膜をエッチバックして除去する。しかる後、ゲー
ト電極をマスクとしてイオン注入し、ソース・ドレイン
領域をゲート電極両側の半導体基板の表層に形成する。
半導体基板に熱酸化を施すことにより、開口部下の半導
体基板表層に熱酸化膜を形成し、この熱酸化膜上に多結
晶シリコン膜を形成した後、この多結晶シリコン膜を全
面エッチバックする。このエッチバックは、シリコン窒
化膜上に形成された多結晶シリコン膜を完全に除去し、
開口部内にのみ多結晶シリコン膜を残存させる。この多
結晶シリコン膜が、ゲート電極となる。その後、シリコ
ン窒化膜をエッチバックして除去する。しかる後、ゲー
ト電極をマスクとしてイオン注入し、ソース・ドレイン
領域をゲート電極両側の半導体基板の表層に形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＬＯＣＯＳ法による素子分離手法を用いたゲート配線の
形成方法では、フォトレジストをマスクとして前記開口
部下のシリコン窒化膜と熱酸化膜を順次エッチングし、
開口部下のシリコン窒化膜、シリコン酸化膜を除去した
後も素子活性（アクティブ）領域と素子分離（フィール
ド）領域との境界領域（ＬＯＣＯＳ段差部分）にシリコ
ン窒化膜のエッチング残りが生じやすい。アクティブ領
域と素子分離領域との段差が大きければ大きいほどシリ
コン窒化膜が残りやすくなる。
ＬＯＣＯＳ法による素子分離手法を用いたゲート配線の
形成方法では、フォトレジストをマスクとして前記開口
部下のシリコン窒化膜と熱酸化膜を順次エッチングし、
開口部下のシリコン窒化膜、シリコン酸化膜を除去した
後も素子活性（アクティブ）領域と素子分離（フィール
ド）領域との境界領域（ＬＯＣＯＳ段差部分）にシリコ
ン窒化膜のエッチング残りが生じやすい。アクティブ領
域と素子分離領域との段差が大きければ大きいほどシリ
コン窒化膜が残りやすくなる。
【０００７】これは、シリコン窒化膜をエッチングする
ときに加工形状および寸法精度を向上させるために、異
方性ドライエッチング法を使わざるをえないからであ
る。そこでシリコン窒化膜のエッチング残りを防ぐため
に、オーバーエッチング量を増やすと、ＬＯＣＯＳ法に
より形成したフィールド酸化膜そのものがエッチングさ
れてしまい、ゲート配線直下のＬＯＣＯＳ膜厚が所定の
膜厚よりも薄くなる。その結果、寄生トランジスタのし
きい値を低下させ、電気的に素子分離できなくなるとい
う問題が生じる。
ときに加工形状および寸法精度を向上させるために、異
方性ドライエッチング法を使わざるをえないからであ
る。そこでシリコン窒化膜のエッチング残りを防ぐため
に、オーバーエッチング量を増やすと、ＬＯＣＯＳ法に
より形成したフィールド酸化膜そのものがエッチングさ
れてしまい、ゲート配線直下のＬＯＣＯＳ膜厚が所定の
膜厚よりも薄くなる。その結果、寄生トランジスタのし
きい値を低下させ、電気的に素子分離できなくなるとい
う問題が生じる。
【０００８】本発明の目的は、埋め込みゲート配線形成
方法において、素子分離領域の埋め込み酸化膜の平坦化
することにより、埋め込みゲート配線形成時のエッチン
グ残渣を防止して素子分離を確実に行うことができるよ
うにすることを目的とする。
方法において、素子分離領域の埋め込み酸化膜の平坦化
することにより、埋め込みゲート配線形成時のエッチン
グ残渣を防止して素子分離を確実に行うことができるよ
うにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板に溝を形成した後、前記溝
内を埋め込むように前記半導体基板上に第１の酸化膜を
堆積する第１の工程と、前記半導体基板表層が露出する
まで前記第１の酸化膜を研磨する第２の工程と、前記半
導体基板上に第２の酸化膜、窒化膜を順次形成した後、
前記窒化膜をパターニングすることにより、前記窒化膜
に開口部を形成する第３の工程と、前記半導体基板に熱
酸化を施して、前記開口部下の前記半導体基板表層に熱
酸化膜を形成する第４の工程と、前記開口部を埋め込む
ように前記半導体基板上全面に珪素膜を形成する第５の
工程と、前記窒化膜が露出するまで前記珪素膜を研磨す
る第６の工程とを具備する。
置の製造方法は、半導体基板に溝を形成した後、前記溝
内を埋め込むように前記半導体基板上に第１の酸化膜を
堆積する第１の工程と、前記半導体基板表層が露出する
まで前記第１の酸化膜を研磨する第２の工程と、前記半
導体基板上に第２の酸化膜、窒化膜を順次形成した後、
前記窒化膜をパターニングすることにより、前記窒化膜
に開口部を形成する第３の工程と、前記半導体基板に熱
酸化を施して、前記開口部下の前記半導体基板表層に熱
酸化膜を形成する第４の工程と、前記開口部を埋め込む
ように前記半導体基板上全面に珪素膜を形成する第５の
工程と、前記窒化膜が露出するまで前記珪素膜を研磨す
る第６の工程とを具備する。
【００１０】また、本発明の第１の半導体装置の製造方
法は、前記第６の工程後に、熱燐酸溶液を用いたウエッ
トエッチングにより前記窒化膜を除去する第７の工程を
更に具備する。
法は、前記第６の工程後に、熱燐酸溶液を用いたウエッ
トエッチングにより前記窒化膜を除去する第７の工程を
更に具備する。
【００１１】また、本発明の第２の半導体装置の製造方
法は、半導体基板に溝を形成した後、前記溝内を埋め込
むように前記半導体基板上に酸化膜を堆積する第１の工
程と、前記酸化膜に開口部を形成した後、前記半導体基
板に熱酸化を施して、前記開口部下の前記半導体基板表
層に熱酸化膜を形成する第２の工程と、前記開口部内を
埋め込むように前記半導体基板上に珪素膜を形成する第
３の工程と、前記酸化膜が露出するまで前記珪素膜を研
磨する第４の工程とを具備する。
法は、半導体基板に溝を形成した後、前記溝内を埋め込
むように前記半導体基板上に酸化膜を堆積する第１の工
程と、前記酸化膜に開口部を形成した後、前記半導体基
板に熱酸化を施して、前記開口部下の前記半導体基板表
層に熱酸化膜を形成する第２の工程と、前記開口部内を
埋め込むように前記半導体基板上に珪素膜を形成する第
３の工程と、前記酸化膜が露出するまで前記珪素膜を研
磨する第４の工程とを具備する。
【００１２】また、本発明の第２の半導体装置の製造方
法は、前記第４の工程が、前記酸化膜を研磨して前記酸
化膜表層を平坦化する工程を具備する。
法は、前記第４の工程が、前記酸化膜を研磨して前記酸
化膜表層を平坦化する工程を具備する。
【００１３】
【発明の実施の形態】以下に、本発明の第１の実施形態
に係る半導体装置の製造方法を図１（ａ）〜（ｄ）、図
２（ａ）〜（ｄ）に基づき具体的に説明する。これらの
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）は、本発明の
第１の実施形態に係る半導体装置の製造方法を示す製造
工程縦断面図である。
に係る半導体装置の製造方法を図１（ａ）〜（ｄ）、図
２（ａ）〜（ｄ）に基づき具体的に説明する。これらの
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）は、本発明の
第１の実施形態に係る半導体装置の製造方法を示す製造
工程縦断面図である。
【００１４】図１（ａ）に示すように、ｐ型シリコン半
導体基板１に表層から深さ３〜４μｍのｐ型ウエル２及
びｎ型ウエル３を形成した後、半導体基板１上に厚さ５
０ｎｍの熱酸化膜４を形成する。この熱酸化膜４上にレ
ジスト５を塗布した後、このレジスト５をパターニング
する。このパターニングは、ＳＴＩ（ｓｈａｎｏｗｔｒ
ｅｎｃｈ ｉｓｏｌａｔｉｏｎ）素子分離領域を形成す
るためのパターニングである。
導体基板１に表層から深さ３〜４μｍのｐ型ウエル２及
びｎ型ウエル３を形成した後、半導体基板１上に厚さ５
０ｎｍの熱酸化膜４を形成する。この熱酸化膜４上にレ
ジスト５を塗布した後、このレジスト５をパターニング
する。このパターニングは、ＳＴＩ（ｓｈａｎｏｗｔｒ
ｅｎｃｈ ｉｓｏｌａｔｉｏｎ）素子分離領域を形成す
るためのパターニングである。
【００１５】次に、図１（ｂ）に示すように、レジスト
５をマスクとして、素子分離領域に形成された熱酸化膜
４と半導体基板１を順次エッチングすることにより、半
導体基板１表面から深さ０．３〜０．５μｍの溝Ａを半
導体基板１に形成する。
５をマスクとして、素子分離領域に形成された熱酸化膜
４と半導体基板１を順次エッチングすることにより、半
導体基板１表面から深さ０．３〜０．５μｍの溝Ａを半
導体基板１に形成する。
【００１６】次に、図１（ｃ）に示すように、レジスト
５を除去した後、半導体基板１に熱酸化を施して、溝Ａ
内に図示しない熱酸化膜を形成した後、更に、減圧ＣＶ
Ｄ法により、この図示しない熱酸化膜上に厚さ約１μｍ
の酸化膜６を形成する。
５を除去した後、半導体基板１に熱酸化を施して、溝Ａ
内に図示しない熱酸化膜を形成した後、更に、減圧ＣＶ
Ｄ法により、この図示しない熱酸化膜上に厚さ約１μｍ
の酸化膜６を形成する。
【００１７】次に、図１（ｄ）に示すように、化学的機
械的研磨（ＣＭＰ）法により、半導体基板１のｐ型ウエ
ル２及びｎ型ウエル３が露出するまでシリコン酸化膜６
を研磨する。この研磨により、溝Ａ内にのみにシリコン
酸化膜６を残存させてシリコン酸化膜６からなる素子分
離構造７を形成する。
械的研磨（ＣＭＰ）法により、半導体基板１のｐ型ウエ
ル２及びｎ型ウエル３が露出するまでシリコン酸化膜６
を研磨する。この研磨により、溝Ａ内にのみにシリコン
酸化膜６を残存させてシリコン酸化膜６からなる素子分
離構造７を形成する。
【００１８】次に、図２（ａ）に示すように、半導体基
板１表面に熱酸化を施して、半導体基板１表面に厚さ約
５０ｎｍの熱酸化膜８を形成する。その後、減圧ＣＶＤ
法により、熱酸化膜８上に厚さ約３００ｎｍのシリコン
窒化膜９を堆積する。次に、フォトリソグラフィ技術及
びエッチング技術により、シリコン窒化膜９をパターン
形成する。すなわち、後述するゲート配線１２用の開口
部Ｂを形成する工程である。
板１表面に熱酸化を施して、半導体基板１表面に厚さ約
５０ｎｍの熱酸化膜８を形成する。その後、減圧ＣＶＤ
法により、熱酸化膜８上に厚さ約３００ｎｍのシリコン
窒化膜９を堆積する。次に、フォトリソグラフィ技術及
びエッチング技術により、シリコン窒化膜９をパターン
形成する。すなわち、後述するゲート配線１２用の開口
部Ｂを形成する工程である。
【００１９】次に、図２（ｂ）に示すように、シリコン
窒化膜９を除去した領域に形成された熱酸化膜８を先浄
して除去する。その後、半導体基板１に熱酸化を施し
て、熱酸化膜８を除去した領域の半導体基板１表層に厚
さ約６〜１０ｎｍのゲート酸化膜１０を形成する。その
後、減圧ＣＶＤ法により、ゲート酸化膜１０上を含む半
導体基板１上に厚さ約０．５μｍの多結晶シリコン膜１
１を堆積する。次に、前記多結晶シリコン膜１１に燐
（ｐ）を導入し、導電性を持たせる。
窒化膜９を除去した領域に形成された熱酸化膜８を先浄
して除去する。その後、半導体基板１に熱酸化を施し
て、熱酸化膜８を除去した領域の半導体基板１表層に厚
さ約６〜１０ｎｍのゲート酸化膜１０を形成する。その
後、減圧ＣＶＤ法により、ゲート酸化膜１０上を含む半
導体基板１上に厚さ約０．５μｍの多結晶シリコン膜１
１を堆積する。次に、前記多結晶シリコン膜１１に燐
（ｐ）を導入し、導電性を持たせる。
【００２０】次に、図２（ｃ）に示すように、ＣＭＰ法
により、シリコン窒化膜９の表層が露出するまで多結晶
シリコン膜１１を研磨することにより、多結晶シリコン
膜１１からなるゲート配線１２を形成する。すなわち、
開口部Ｂ内のみに多結晶シリコン膜１１を残存させるこ
とにより、ゲート配線１２を形成する工程である。
により、シリコン窒化膜９の表層が露出するまで多結晶
シリコン膜１１を研磨することにより、多結晶シリコン
膜１１からなるゲート配線１２を形成する。すなわち、
開口部Ｂ内のみに多結晶シリコン膜１１を残存させるこ
とにより、ゲート配線１２を形成する工程である。
【００２１】次に、図２（ｄ）に示すように、熱燐酸溶
液のウエットエッチングにより、シリコン窒化膜９を除
去する。その後、トランジスタのＬＤＤ領域を形成する
ために、ｎ‐チャネル領域、ｐ‐チャネル領域にそれぞ
れ燐（Ｐ）、ボロン（Ｂ）をイオン注入する（図示せ
ず）。
液のウエットエッチングにより、シリコン窒化膜９を除
去する。その後、トランジスタのＬＤＤ領域を形成する
ために、ｎ‐チャネル領域、ｐ‐チャネル領域にそれぞ
れ燐（Ｐ）、ボロン（Ｂ）をイオン注入する（図示せ
ず）。
【００２２】その後、減圧ＣＶＤ法により厚さ２００ｎ
ｍのシリコン酸化膜１３を堆積した後、半導体基板１全
面を異方性のドライエッチングを施すことにより、シリ
コン酸化膜１３からなるサイドウォール酸化膜１３を形
成する。その後は、公知のイオン注入および熱処理を施
すことによって、ｎ型チャネルのトランジスタのソース
・ドレーン領域１４、及びｐ型チャネルのトランジスタ
のソース・ドレーン領域１５を形成する。
ｍのシリコン酸化膜１３を堆積した後、半導体基板１全
面を異方性のドライエッチングを施すことにより、シリ
コン酸化膜１３からなるサイドウォール酸化膜１３を形
成する。その後は、公知のイオン注入および熱処理を施
すことによって、ｎ型チャネルのトランジスタのソース
・ドレーン領域１４、及びｐ型チャネルのトランジスタ
のソース・ドレーン領域１５を形成する。
【００２３】次に、本発明の第２の実施形態に係る半導
体装置の製造方法を図１（ａ）〜（ｃ）、及び図３
（ａ）〜（ｄ）に基づき説明する。図３は、本発明の第
２の実施形態に係る半導体装置の製造方法を示す製造工
程縦断面図である。前述した第１の実施形態の図１
（ａ）〜（ｃ）に示した工程後に、図３（ａ）に示すよ
うに、フォトリソグラフィ技術及びエッチング技術によ
り、シリコン酸化膜６にゲート配線用の溝１６を形成す
る。
体装置の製造方法を図１（ａ）〜（ｃ）、及び図３
（ａ）〜（ｄ）に基づき説明する。図３は、本発明の第
２の実施形態に係る半導体装置の製造方法を示す製造工
程縦断面図である。前述した第１の実施形態の図１
（ａ）〜（ｃ）に示した工程後に、図３（ａ）に示すよ
うに、フォトリソグラフィ技術及びエッチング技術によ
り、シリコン酸化膜６にゲート配線用の溝１６を形成す
る。
【００２４】次に、この溝１６の底部の酸化膜６を洗浄
して除去する。その結果、このｐウエル２及びｎウエル
３の領域の別々に形成された２つの溝１６の各々の底面
が、ｐ型ウエル２及びｎ型ウエル３上の素子形成領域の
半導体基板１表層となる。その後、半導体基板１に熱酸
化を施して、溝１６底部の半導体基板１表層に厚さ約６
〜１０ｎｍのゲート酸化膜１０を形成する。
して除去する。その結果、このｐウエル２及びｎウエル
３の領域の別々に形成された２つの溝１６の各々の底面
が、ｐ型ウエル２及びｎ型ウエル３上の素子形成領域の
半導体基板１表層となる。その後、半導体基板１に熱酸
化を施して、溝１６底部の半導体基板１表層に厚さ約６
〜１０ｎｍのゲート酸化膜１０を形成する。
【００２５】次に、図３（ｂ）に示すように、減圧ＣＶ
Ｄ法により、ゲート酸化膜１０上を含む半導体基板１上
に厚さ約０．５μｍの多結晶シリコン膜１１を堆積す
る。次に、多結晶シリコン膜１１に燐（ｐ）を導入し、
導電性を持たせる。
Ｄ法により、ゲート酸化膜１０上を含む半導体基板１上
に厚さ約０．５μｍの多結晶シリコン膜１１を堆積す
る。次に、多結晶シリコン膜１１に燐（ｐ）を導入し、
導電性を持たせる。
【００２６】この後、図３（ｃ）に示すように、ＣＭＰ
法により、多結晶シリコン膜１１及びシリコン酸化膜６
を同時に研磨することにより、多結晶シリコン膜１１か
らなるゲート配線１２を形成すると共に、シリコン酸化
膜６の表層を平坦化する。なお、溝１６に埋め込まれた
多結晶シリコン膜１１の厚さが０．２〜０．４μｍにな
るようにする。
法により、多結晶シリコン膜１１及びシリコン酸化膜６
を同時に研磨することにより、多結晶シリコン膜１１か
らなるゲート配線１２を形成すると共に、シリコン酸化
膜６の表層を平坦化する。なお、溝１６に埋め込まれた
多結晶シリコン膜１１の厚さが０．２〜０．４μｍにな
るようにする。
【００２７】次に、図３（ｄ）に示すように、半導体基
板１全面に異方性のドライエッチングすることにより、
シリコン酸化膜６を溝Ａ内に残存させ、このエッチング
により、シリコン酸化膜６からなる素子分離構造７を形
成する。その後、トランジスタのＬＤＤ領域を形成する
ために、ｎ‐チャネル領域、ｐ‐チャネル領域にそれぞ
れ燐（Ｐ）、ボロン（Ｂ）をイオン注入する（図示せ
ず）。
板１全面に異方性のドライエッチングすることにより、
シリコン酸化膜６を溝Ａ内に残存させ、このエッチング
により、シリコン酸化膜６からなる素子分離構造７を形
成する。その後、トランジスタのＬＤＤ領域を形成する
ために、ｎ‐チャネル領域、ｐ‐チャネル領域にそれぞ
れ燐（Ｐ）、ボロン（Ｂ）をイオン注入する（図示せ
ず）。
【００２８】その後、減圧ＣＶＤ法により厚さ２００ｎ
ｍのシリコン酸化膜１３を堆積した後、半導体基板１全
面に異方性のドライエッチングを施すことにより、シリ
コン酸化膜１３からなるサイドウォール酸化膜１３を形
成する。
ｍのシリコン酸化膜１３を堆積した後、半導体基板１全
面に異方性のドライエッチングを施すことにより、シリ
コン酸化膜１３からなるサイドウォール酸化膜１３を形
成する。
【００２９】その後は、公知のイオン注入および熱処理
を施すことによって、ｎ型チャネルのトランジスタのソ
ース・ドレーン領域１４、及びｐ型チャネルのトランジ
スタのソース・ドレーン領域１５を形成する。
を施すことによって、ｎ型チャネルのトランジスタのソ
ース・ドレーン領域１４、及びｐ型チャネルのトランジ
スタのソース・ドレーン領域１５を形成する。
【００３０】本発明の第１の実施形態に係る半導体装置
の製造方法は、半導体基板１に浅いトレンチ素子分離用
の溝Ａを形成した後、半導体基板１全面にシリコン酸化
膜６を形成して、溝Ａ内にシリコン酸化膜６を充填す
る。
の製造方法は、半導体基板１に浅いトレンチ素子分離用
の溝Ａを形成した後、半導体基板１全面にシリコン酸化
膜６を形成して、溝Ａ内にシリコン酸化膜６を充填す
る。
【００３１】その後、化学機械研磨法（ＣＭＰ）によ
り、シリコン酸化膜６を研磨する。この研磨は、半導体
基板１の表層が露出するまで行い、溝Ａ内のみにシリコ
ン酸化膜７を残存させる。
り、シリコン酸化膜６を研磨する。この研磨は、半導体
基板１の表層が露出するまで行い、溝Ａ内のみにシリコ
ン酸化膜７を残存させる。
【００３２】その後、半導体基板１上に熱酸化膜８とシ
リコン窒化膜９を順次堆積した後、ゲート電極の形成領
域となるシリコン窒化膜９に開口部Ｂを形成し、半導体
基板１全面に熱酸化を施した後、開口部Ｂを埋め込むよ
うに多結晶シリコン膜１１を堆積する。次に、ＣＭＰ法
により、シリコン窒化膜９が露出するまで多結晶シリコ
ン膜１１を研磨して、開口部Ｂ内に、多結晶シリコン膜
１１からなるゲート電極１２形状を形成する。
リコン窒化膜９を順次堆積した後、ゲート電極の形成領
域となるシリコン窒化膜９に開口部Ｂを形成し、半導体
基板１全面に熱酸化を施した後、開口部Ｂを埋め込むよ
うに多結晶シリコン膜１１を堆積する。次に、ＣＭＰ法
により、シリコン窒化膜９が露出するまで多結晶シリコ
ン膜１１を研磨して、開口部Ｂ内に、多結晶シリコン膜
１１からなるゲート電極１２形状を形成する。
【００３３】しかる後、熱燐酸溶液を用いたウエットエ
ッチング法により、シリコン窒化膜９を除去することに
より、素子分離手法に浅いトレンチ分離方法を使用する
ことによって、従来のような素子活性領域（アクティブ
領域）とフィールド領域との段差部分でのシリコン窒化
膜のエッチング残渣等の問題がないので、シリコン窒化
膜のオーバエッチング時のエッチング残りが生じない。
そのため、寄生的に形成するＦｉｅｌｄトランジスタの
しきい値を低下させることもない。また、ゲート配線幅
のバラツキを生じることがなく、断面形状のくびれ、或
いはテーパー等の異常も生じない。
ッチング法により、シリコン窒化膜９を除去することに
より、素子分離手法に浅いトレンチ分離方法を使用する
ことによって、従来のような素子活性領域（アクティブ
領域）とフィールド領域との段差部分でのシリコン窒化
膜のエッチング残渣等の問題がないので、シリコン窒化
膜のオーバエッチング時のエッチング残りが生じない。
そのため、寄生的に形成するＦｉｅｌｄトランジスタの
しきい値を低下させることもない。また、ゲート配線幅
のバラツキを生じることがなく、断面形状のくびれ、或
いはテーパー等の異常も生じない。
【００３４】また、第２の実施形態に係る半導体装置の
製造方法は、半導体基板１に浅いトレンチ分離層となる
溝を形成する。半導体基板１全面にシリコン酸化膜６を
形成して、溝内にシリコン酸化膜６を充填する。フォト
リソグラフィ技術及びエッチング技術により、シリコン
酸化膜６にゲート配線用の溝１６を形成する。その後、
前記溝１６底部の酸化膜６を洗浄して除去する。
製造方法は、半導体基板１に浅いトレンチ分離層となる
溝を形成する。半導体基板１全面にシリコン酸化膜６を
形成して、溝内にシリコン酸化膜６を充填する。フォト
リソグラフィ技術及びエッチング技術により、シリコン
酸化膜６にゲート配線用の溝１６を形成する。その後、
前記溝１６底部の酸化膜６を洗浄して除去する。
【００３５】また、半導体基板１に熱酸化を施すことに
より、溝１６底部の半導体基板１表層にゲート酸化膜１
０を形成した後、開口部を埋め込むように多結晶シリコ
ン膜１１を堆積する。次に、ＣＭＰ法により、シリコン
酸化膜６が露出するまで多結晶シリコン膜１１を研磨し
て、開口部内に多結晶シリコン膜１１からなるゲート電
極１２形状を形成する。その後、シリコン酸化膜をエッ
チバックすることにより、シリコン酸化膜６からなる素
子分離構造７を形成する。次に、素子分離手法に浅いト
レンチ分離方法を使用することによって、シリコン窒化
膜のオーバエッチング時のエッチング残りが生じない。
より、溝１６底部の半導体基板１表層にゲート酸化膜１
０を形成した後、開口部を埋め込むように多結晶シリコ
ン膜１１を堆積する。次に、ＣＭＰ法により、シリコン
酸化膜６が露出するまで多結晶シリコン膜１１を研磨し
て、開口部内に多結晶シリコン膜１１からなるゲート電
極１２形状を形成する。その後、シリコン酸化膜をエッ
チバックすることにより、シリコン酸化膜６からなる素
子分離構造７を形成する。次に、素子分離手法に浅いト
レンチ分離方法を使用することによって、シリコン窒化
膜のオーバエッチング時のエッチング残りが生じない。
【００３６】そのため、寄生的に形成するＦｉｅｌｄト
ランジスタのしきい値を低下させることもない。また、
ゲート配線幅のバラツキが生じなく、断面形状のくび
れ、或いはテーパー等の異常も生じない。また、シリコ
ン酸化膜６を用いて、埋め込みゲート配線を形成すると
共に素子分離構造７を形成するので、埋め込みゲート配
線形成の製造工程数を簡略化することが可能となる。
ランジスタのしきい値を低下させることもない。また、
ゲート配線幅のバラツキが生じなく、断面形状のくび
れ、或いはテーパー等の異常も生じない。また、シリコ
ン酸化膜６を用いて、埋め込みゲート配線を形成すると
共に素子分離構造７を形成するので、埋め込みゲート配
線形成の製造工程数を簡略化することが可能となる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
埋め込みゲート配線形成において、トレンチ型の埋め込
み酸化膜を平坦化することにより、配線エッチング残り
による配線ショート、及びエッチングダメージをなく
し、且つ、ゲート配線を寸法精度良く形成することが可
能となる。
埋め込みゲート配線形成において、トレンチ型の埋め込
み酸化膜を平坦化することにより、配線エッチング残り
による配線ショート、及びエッチングダメージをなく
し、且つ、ゲート配線を寸法精度良く形成することが可
能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示す製造工程縦断面図である。
造方法を示す製造工程縦断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を示す製造工程縦断面図である。
造方法を示す製造工程縦断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製
造方法を示す製造工程縦断面図である。
造方法を示す製造工程縦断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ 熱酸化膜 ５ レジスト ６、７ シリコン酸化膜 ８ 熱酸化膜 ９ シリコン窒化膜 １０ ゲート酸化膜 １１、１２ 多結晶シリコン膜 １３ サイドウォール酸化膜 １４、１５ ソース・ドレーン １６ 溝
Claims (4)
- 【請求項１】 半導体基板に溝を形成した後、前記溝内
を埋め込むように前記半導体基板上に第１の酸化膜を堆
積する第１の工程と、 前記半導体基板表層が露出するまで前記第１の酸化膜を
研磨する第２の工程と、 前記半導体基板上に第２の酸化膜、窒化膜を順次形成し
た後、前記窒化膜をパターニングすることにより、前記
窒化膜に開口部を形成する第３の工程と、 前記半導体基板に熱酸化を施して、前記開口部下の前記
半導体基板表層に熱酸化膜を形成する第４の工程と、 前記開口部を埋め込むように前記半導体基板上全面に珪
素膜を形成する第５の工程と、 前記窒化膜が露出するまで前記珪素膜を研磨する第６の
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板に溝を形成した後、前記溝内
を埋め込むように前記半導体基板上に酸化膜を堆積する
第１の工程と、 前記酸化膜に開口部を形成した後、前記半導体基板に熱
酸化を施して、前記開口部下の前記半導体基板表層に熱
酸化膜を形成する第２の工程と、 前記開口部内を埋め込むように前記半導体基板上に珪素
膜を形成する第３の工程と、 前記酸化膜が露出するまで前記珪素膜を研磨する第４の
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第６の工程後に、熱燐酸溶液を用いたウエットエッ
チングにより前記窒化膜を除去する第７の工程を更に具
備することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２に記載の半導体装置の製造方法
において、 前記第４の工程が、前記酸化膜を研磨して前記酸化膜表
層を平坦化する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22304197A JPH1154609A (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22304197A JPH1154609A (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154609A true JPH1154609A (ja) | 1999-02-26 |
Family
ID=16791925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22304197A Withdrawn JPH1154609A (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321718B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 씨모스트랜지스터의게이트전극형성방법 |
-
1997
- 1997-08-05 JP JP22304197A patent/JPH1154609A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321718B1 (ko) * | 1998-06-29 | 2002-03-08 | 박종섭 | 씨모스트랜지스터의게이트전극형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |