JP4108253B2 - Ｃｍｏｓトランジスタ製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子のデュアルゲートＣＭＯＳトランジスタ製造方法に係り、特にＣＭＯＳトランジスタの製造工程においてＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を確定した後、ゲートとして用いられるポリシリコン膜のゲート形成領域のみ選択的にイオン注入工程を行なうことにより、互いに異なる不純物でドープされたポリシリコン膜の同時エッチングによる問題と、ングステンゲート電極を形成した後選択的酸化工程によるタングステン膜の酸化問題と解決して信頼性のある素子を製造し得るＣＭＯＳトランジスタ製造方法に関する。
【０００２】
【従来の技術】
以下、図１（ａ）乃至図１（ｃ）に基づいて従来のＣＭＯＳトランジスタ製造方法を説明する。
【０００３】
図１（ａ）を参照すると、半導体基板１０１上の選択領域にトレンチを形成した後、酸化工程を行って素子分離膜１０２を形成することによりｐウェル領域とｎウェル領域を分離し、イオン注入マスクを用いたイオン注入工程を行なってＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を確定する。全体構造の上部にゲート酸化膜１０３及びポリシリコン膜１０４を形成する。２回の感光膜１０５パターニング工程とイオン注入工程を行なってＮＭＯＳトランジスタ領域のポリシリコン膜１０４にはｎ型不純物を注入し、ＰＭＯＳトランジスタ領域のポリシリコン膜１０４にはｐ型不純物を注入してデュアルポリシリコン膜を形成する。
【０００４】
図１（ｂ）は感光膜パターン１０５を除去した後、全体構造の上部に障壁金属層１０６、金属層１０７及び窒化膜１０８を順次形成した状態の断面図である。金属層１０８としてはタングステンが主に用いられる。
【０００５】
図１（ｃ）を参照すると、窒化膜１０８、金属層１０７、障壁金属層１０６、ポリシリコン膜１０４及びゲート酸化膜１０３の選択領域をエッチングしてゲート電極を形成する。その後、金属層１０７として用いられるタングステン膜が酸化しないように選択酸化工程を行なってポリシリコン膜１０４の側壁から半導体基板１０１の上部まで酸化膜１０９を形成する。次に、低濃度不純物イオン注入工程を行なった後、通常のＣＭＯＳ製造工程を行なう。
【０００６】
ところが、上述した従来のＣＭＯＳ製造工程におけるゲート形成方法は、後続熱工程による金属層（タングステン膜）が膨らむ非正常的な酸化現象を生じさせる。これはゲート電極を形成した後、後続工程の低濃度不純物イオン注入工程において非正常的な酸化によるゲート電極の膨らんだ部分によってゲート電極の縁部までイオンが注入されないという問題をもたらす。
【０００７】
また、従来のデュアルゲート工程ではゲート形成のためのポリシリコンエッチングの際ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域のポリシリコンに注入された不純物が異なるので、エッチング率の変わりがあって残留物が残るか半導体基板が損傷するなどの問題点をもっている。また、ゲート電極として用いられたタングステンの酸化を防止するために選択的酸化工程だけのために、高価の装備を使用しなければならないというコスト上の問題点がある。
【０００８】
【発明が解決しようとする課題】
従って、本発明はデュアルゲート電極形成の際ポリシリコン膜のエッチング工程から発生するｎ型ポリシリコン膜とｐ型ポリシリコン膜の異なるエッチング特性の問題点を解決し、ゲート電極を形成した後選択的酸化工程を適用することなくＬＤＤ酸化が行なえるセミダマシーン(semi damascene)構造を適用することにより、素子の信頼性を向上させることのできる半導体素子のＣＭＯＳトランジスタ製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明は、半導体基板上の選択領域に素子分離膜を形成してＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を確定する段階と、前記素子分離膜を含む全体構造の上部にゲート酸化膜、ポリシリコン膜及び第１酸化膜を順次形成した後、ゲートが形成される部分の前記第１酸化膜を除去してポリシリコン膜の所定の領域を露出させる段階と、前記露出したＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域のポリシリコン膜にそれぞれ異なる不純物イオンを注入する段階と、前記ゲートが形成される部分のエッチングされた第１酸化膜の側壁にスペーサを形成した後、全体構造の上部にタングステン窒化膜を形成する段階と、前記ゲートの形成される部分が埋め込まれるように前記タングステン窒化膜を含む全体構造の上部にタングステン膜を形成した後、全面エッチング工程を行なって前記ゲートが形成される部分の所定の部分まで残留させる段階と、前記タングステン膜を含む全体構造の上部に絶縁膜を形成した後、前記第１酸化膜をバリアとした研磨工程を行なって前記ゲートが形成される部分の前記タングステン膜上に絶縁膜を残留させる段階と、前記第１酸化膜を除去してタングステン膜、絶縁膜及びこれらを包むスペーサを残留させ、これらをマスクとして不純物の注入されていないポリシリコン膜及びゲート酸化膜をエッチングしてデュアルゲート構造を形成する段階と、前記デュアルゲート構造を含む全体構造に選択的酸化工程を行って前記ポリシリコン膜から下部の半導体基板上まで第２酸化膜を形成する段階と、前記第２酸化膜形成後、低濃度不純物イオン注入工程及びゲート側壁にスペーサを形成した後、高濃度不純物イオン注入工程を行なって接合領域を形成する段階とを含んでなることを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１１】
図２（ａ）乃至図２（ｄ）は本発明による半導体素子のＣＭＯＳトランジスタ製造方法を説明するための素子の断面図である。
【００１２】
図２（ａ）を参照すると、半導体基板２０１上の選択領域にトレンチを形成した後、酸化工程を行って素子分離膜２０２を形成することにより、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域を確定する。全体構造の上部にゲート酸化膜２０３、ポリシリコン膜２０４及び第１酸化膜２０５を順次形成する。ＮＭＯＳ及びＰＭＯＳ領域のそれぞれにゲートが形成される部分Ａの第１酸化膜２０５をエッチングしてポリシリコン膜２０４の所定の領域を露出させる。２回の感光膜２０６パターニング工程及びイオン注入工程を行なって、露出したＮＭＯＳトランジスタ領域のポリシリコン膜２０４にはｎ型不純物を注入し、ＰＭＯＳトランジスタ領域のポリシリコン膜２０４にはｐ型不純物を注入してデュアルポリシリコン膜を形成する。
【００１３】
図２（ｂ）を参照すると、感光膜パターン２０６を除去した後、全体構造の上部に酸化膜、窒化膜及び酸化窒化膜のいずれか一つを形成した後、全面エッチング工程を行なって第１酸化膜２０５の側壁にスペーサ２０７を形成する。全体構造の上部にタングステン窒化膜（ＷＮ）２０８を形成した後、第１酸化膜２０５の間が完全に埋め込まれるように全体構造の上部にタングステン膜２０９を形成する。
【００１４】
図２（ｃ）を参照すると、タングステン膜２０９を全面エッチングして、ゲートが形成される部分Ａの一部にタングステン膜２０９を残留させる。ゲートが形成される領域を含んだ全体構造の上部に酸化膜、窒化膜及び酸化窒化膜のいずれかで絶縁膜２１０を形成した後、酸化膜２０５をバリアとしてＣＭＰ工程を行なう。
【００１５】
図２（ｄ）を参照すると、第１酸化膜２０５を除去してタングステン膜２０９と絶縁膜２１０及びこれらを包むスペーサ２０７を残留させる。残留した構造物をマスクとして不純物の注入されていないポリシリコン膜２０４及びゲート酸化膜２０３をエッチングしてデュアルゲート構造を形成する。熱酸化工程を行ってポリシリコン膜２０４から下部の半導体基板２０１上に第２酸化膜２１１を形成する。以後、一般的な工程を行なってＣＭＯＳトランジスタの製造工程を完了する。
【００１６】
【発明の効果】
上述した本発明によれば、ギガ級以上の高集積半導体メモリ素子の製造工程においてセミダマシーン構造を用いてエッチングされるべきポリシリコン膜はイオン注入されていないポリシリコン膜なので、ポリシリコン膜のエッチング率を等しくすることができる。尚、タングステン電極を形成した後、選択的酸化工程を行わなければならないという問題をセミダマシーン構造を適用して克服することができ、選択的酸化工程に要求される装備購入によるコスト上の問題を解決することができる。
【図面の簡単な説明】
【図１】図１（ａ）乃至図１（ｃ）は従来のＣＭＯＳトランジスタ製造方法を説明するために順次示した素子の断面図である。
【図２】図２（ａ）乃至図２（ｄ）は本発明のＣＭＯＳトランジスタ製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
１０１及び２０１ 半導体基板
１０２及び２０２ 素子分離膜
１０３及び２０３ ゲート酸化膜
１０４及び２０４ ポリシリコン膜
１０５及び２０６ 感光膜パターン
１０６ 障壁金属層
１０７ 金属層
１０８ 窒化膜
１０９ 酸化膜
２０５ 第１酸化膜
２０７ スペーサ
２０８ タングステン窒化膜
２０９ タングステン膜
２１０ 絶縁膜
２１１ 第２酸化膜

Claims (3)

  1. 半導体基板上の選択領域に素子分離膜を形成してＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を確定する段階と、
    前記素子分離膜を含む全体構造の上部にゲート酸化膜、ポリシリコン膜及び第１酸化膜を順次形成した後、ゲートが形成される部分の前記第１酸化膜を除去してポリシリコン膜の所定の領域を露出させる段階と、
    前記露出したＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域のポリシリコン膜にそれぞれ異なる不純物イオンを注入する段階と、
    前記ゲートが形成される部分のエッチングされた第１酸化膜の側壁にスペーサを形成した後、全体構造の上部にタングステン窒化膜を形成する段階と、
    前記ゲートの形成される部分が埋め込まれるように前記タングステン窒化膜を含む全体構造の上部にタングステン膜を形成した後、全面エッチング工程を行なって前記ゲートが形成される部分の所定の部分まで残留させる段階と、
    前記タングステン膜を含む全体構造の上部に絶縁膜を形成した後、前記第１酸化膜をバリアとした研磨工程を行なって前記ゲートが形成される部分の前記タングステン膜上に絶縁膜を残留させる段階と、
    前記第１酸化膜を除去してタングステン膜、絶縁膜及びこれらを包むスペーサを残留させ、これらをマスクとして不純物の注入されていないポリシリコン膜及びゲート酸化膜をエッチングしてデュアルゲート構造を形成する段階と、
    前記デュアルゲート構造を含む全体構造に選択的酸化工程を行って前記ポリシリコン膜から下部の半導体基板上まで第２酸化膜を形成する段階と、
    前記第２酸化膜形成後、低濃度不純物イオン注入工程及びゲート側壁にスペーサを形成した後、高濃度不純物イオン注入工程を行なって接合領域を形成する段階とを含んでなることを特徴とするＣＭＯＳトランジスタ製造方法。
  2. 前記酸化膜の側壁に形成されたスペーサは酸化膜、窒化膜及び酸化窒化膜のいずれか一つであることを特徴とする請求項１記載のＣＭＯＳトランジスタ製造方法。
  3. 前記絶縁膜は酸化膜、窒化膜及び酸化窒化膜のいずれか一つであることを特徴とする請求項１記載のＣＭＯＳトランジスタ製造方法。
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