KR20010004978A - 씨모스 트랜지스터 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 36
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 27
- 239000010937 tungsten Substances 0.000 claims abstract description 27
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 22
- 230000003647 oxidation Effects 0.000 claims abstract description 17
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 6
- -1 tungsten nitride Chemical class 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000001447 compensatory effect Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 CMOS 트랜지스터 제조 방법에 관한 것으로, CMOS 트랜지스터의 제조 공정에서 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정한 후 게이트로 사용되는 폴리실리콘막의 게이트 형성 영역만 선택적으로 이온 주입 공정을 실시하므로써 서로 다른 불순물로 도핑된 폴리실리콘막을 동시에 식각하므로써 발생하는 문제와 텅스텐 게이트 전극을 형성한 후 선택적 산화 공정에 의한 텅스텐막의 산화 문제를 해결하여 신뢰성있는 소자를 제조할 수 있는 CMOS 트랜지스터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 듀얼 게이트 CMOS 트랜지스터 제조 방법에 관한 것으로, 특히 CMOS 트랜지스터의 제조 공정에서 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정한 후 게이트로 사용되는 폴리실리콘막의 게이트 형성 영역만 선택적으로 이온 주입 공정을 실시하므로써 서로 다른 불순물로 도핑된 폴리실리콘막을 동시에 식각하므로써 발생하는 문제와 텅스텐 게이트 전극을 형성한 후 선택적 산화 공정에 의한 텅스텐막의 산화 문제를 해결하여 신뢰성있는 소자를 제조할 수 있는 CMOS 트랜지스터 제조 방법에 관한 것이다.
도 1(a) 내지 도 1(c)를 참조하여 종래의 CMOS 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(101)상의 선택된 영역에 트렌치를 형성한 후 산화 공정을 실시하여 소자 분리막(102)을 형성하여 p웰 영역과 n웰 영역을 분리한 후 이온 주입 마스크를 이용한 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정한다. 전체 구조 상부에 게이트 산화막(103) 및 폴리실리콘막(104)을 형성한다. 2회의 감광막 도포 및 패터닝 공정을 실시하여 NMOS 트랜지스터 영역의 폴리실리콘막(104)에는 n형 불순물을 주입하고, PMOS 트랜지스터 영역의 폴리실리콘막(104)에는 p형 불순물을 주입하여 듀얼 폴리실리콘막을 형성한다.
도 1(b)는 감광막 패턴(105)을 제거한 후 전체 구조 상부에 장벽 금속층 (106), 금속층(107) 및 질화막(108)을 순차적으로 형성한 상태의 단면도이다. 금속층(108)으로는 텅스텐이 주로 사용된다.
도 1(c)를 참조하면, 질화막(108), 금속층(107), 장벽 금속층(106) 및 폴리실리콘막(104)의 선택된 영역을 식각하여 게이트 전극을 형성한다. 이후 금속층 (107)으로 사용되는 텅스텐막이 산화되지 않도록 선택 산화 공정을 실시하여 폴리실리콘막(104)의 측벽부터 반도체 기판(101) 상부까지 산화막(109)을 형성한다. 이후 저농도 불순물 이온 주입 공정을 실시한 후 통상적인 CMOS 제조 공정을 실시한다.
그런데, 상술한 바와 같은 종래의 CMOS 제조 공정에서 게이트 형성 방법은 후속 열공정에 의한 금속층(텅스텐막)이 부풀어 오르는 비정상적인 산화 현상을 일으키게 된다. 이는 게이트 전극을 형성한 후 후속 공정인 저농도 불순물 이온 주입 공정에서 비정상적인 산화에 의한 게이트 전극의 부풀어진 부분에 의해 게이트 전극의 가장자리까지 이온이 주입되지 않는 문제점을 나타나게 한다.
또한, 종래의 듀얼 게이트 공정에서는 게이트 형성을 위한 폴리실리콘 식각시 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역의 폴리실리콘에 주입된 불순물이 다르기 때문에 식각율이 달라져 잔류물이 남거나 반도체 기판이 손상되는등의 문제점을 가지고 있다. 또한, 게이트 전극으로 사용된 텅스텐의 산화를 방지하기 위해 선택적 산화 공정만을 위한 고가의 장비를 사용해야 하는 경제적인 문제점이 있다.
따라서, 본 발명은 듀얼 게이트 전극 형성시 폴리실리콘막 식각 공정에서 발생되는 n형 폴리실리콘막과 p형 폴리실리콘막의 다른 식각 특성의 문제점과 게이트 전극을 형성한 후 선택적 산화 공정을 적용하지 않고 LDD 산화를 실시할 수 있는 세미 데마신(semi demascene) 구조를 적용하므로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 CMOS 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판상의 선택된 영역에 소자 분리막을 형성하여 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정하는 단계와, 전체 구조 상부에 게이트 산화막, 폴리실리콘막 및 산화막을 순차적으로 형성한 후 게이트가 형성될 부분의 상기 산화막을 제거하여 폴리실리콘막의 소정 영역을 노출시키는 단계와, 상기 노출된 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역의 폴리실리콘막에 각각 다른 불순물 이온을 주입하는 단계와, 상기 게이트가 형성될 부분의 식각된 산화막의 측벽에 스페이서를 형성한 후 전체 구조 상부에 텅스텐 나이트라이드막을 형성하는 단계와, 상기 게이트가 형성될 부분이 매립되도록 전체 구조 상부에 텅스텐막을 형성한 후 전면 식각 공정을 실시하여 상기 게이트가 형성된 부분의 소정 부분까지 잔류시키는 단계와, 전체 구조 상부에 절연막을 형성한 후 연마 공정을 실시하여 상기 게이트가 형성될 부분의 상기 텅스텐막 상부에 질화막을 잔류시키는 단계와, 상기 산화막를 제거하여 텅스텐막, 질화막 및 이들을 감싸는 스페이서를 잔류시키고, 이들은 마스크로 불순물이 주입되지 않은 폴리실리콘막 및 게이트 산화막을 식각하여 듀얼 게이트 구조를 형성하는 단계와, 선택적 산화 공정을 실시하여 상기 폴리실리콘막으로부터 하부의 반도체 기판 상부까지 산화막을 형성하는 단계와, 저농도 불순물 이온 주입 공정 및 게이트 측벽에 스페이서를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 종래의 CMOS 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 CMOS 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 및 201 : 반도체 기판 102 및 202 : 소자 분리막
103 및 203 : 게이트 산화막 104 및 204 : 폴리실리콘막
105 및 206 : 감광막 패턴 106 : 장벽 금속층
107 : 금속층 108 : 질화막
109 : 산화막 205 : 제 1 산화막
207 : 스페이서 208 : 텅스텐 나이트라이드막
209 : 텅스텐막 210 : 절연막
211 : 제 2 산화막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 CMOS 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)상의 선택된 영역에 트렌치를 형성한 후 산화 공정을 실시하여 소자 분리막(202)을 형성하므로써 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 확정한다. 전체 구조 상부에 게이트 산화막(203), 폴리실리콘막(204) 및 제 1 산화막(205)을 순차적으로 형성한다. 게이트가 형성될 부분의 제 1 산화막(205)을 식각하여 폴리실리콘막(204)의 소정 영역을 노출시킨다. 2회의 감광막 도포 및 이온 주입 공정을 실시하여 노출된 NMOS 트랜지스터 영역의 폴리실리콘막(204)에는 n형 불순물을 주입하고, PMOS 트랜지스터 영역의 폴리실리콘막(204)에는 p형 불순물을 주입하여 듀얼 폴리실리콘막을 형성한다.
도 2(b)를 참조하면, 감광막 패턴(206)을 제거한 후 전체 구조 상부에 산화막, 질화막 또는 산화질화막을 형성한 후 전면 식각 공정을 실시하여 제 1 산화막(205)의 측벽에 스페이서(207)를 형성한다. 전체 구조 상부에 텅스텐 나이트라이드막(WN)(208)을 형성한 후 제 1 산화막(205) 사이가 완전히 매립되도록 전체 구조 상부에 텅스텐막(209)을 형성한다.
도 2(c)를 참조하면, 텅스텐막(209)을 전면 식각하여 게이트가 형성될 부분의 일부에 텅스텐막(209)을 잔류시킨다. 게이트가 형성될 영역을 포함한 전체 구조 상부에 산화막, 질화막 또는 산화질화막으로 절연막(210)을 형성한 후 산화막(205)를 배리어로 CMP 공정을 실시한다.
도 2(d)를 참조하면, 제 1 산화막(205)를 제거하여 텅스텐막(209)과 절연막 (210)및 이들을 감싸는 스페이서(207)을 잔류시킨다. 잔류된 구조물을 마스크로 불순물이 주입되지 않은 폴리실리콘막(204) 및 게이트 산화막(203)을 식각하여 듀얼 게이트 구조를 형성한다. 열산화 공정을 실시하여 폴리실리콘막(204)으로부터 하부의 반도체 기판(201) 상부에 제 2 산화막(211)을 형성한다. 이후 일반적인 공정을 실시하여 CMOS 트랜지스터의 제조 공정을 완료한다.
상술한 바와 같이 본 발명에 의하면 기가급 이상의 고집적 반도체 메모리 소자의 제조 공정에서 세미 다마신 구조를 이용하여 식각되어야 할 폴리실리콘막은 이온 주입되지 않은 폴리실리콘막이기 때문에 폴리실리콘막의 식각율을 동일하게 할 수 있다. 또한, 텅스텐 전극을 형성한 후 선택적 산화 공정을 실시해야 하는 문제를 세미 다마신 구조를 적용하여 극복할 수 있어 선택적 산화 공정에 필요한 장비 구입에 따른 경제적 문제를 해결할 수 있다.
Claims (3)
- 반도체 기판상의 선택된 영역에 소자 분리막을 형성하여 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 확정하는 단계와,전체 구조 상부에 게이트 산화막, 폴리실리콘막 및 산화막을 순차적으로 형성한 후 게이트가 형성될 부분의 상기 산화막을 제거하여 폴리실리콘막의 소정 영역을 노출시키는 단계와,상기 노출된 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역의 폴리실리콘막에 각각 다른 불순물 이온을 주입하는 단계와,상기 게이트가 형성될 부분의 식각된 산화막의 측벽에 스페이서를 형성한 후 전체 구조 상부에 텅스텐 나이트라이드막을 형성하는 단계와,상기 게이트가 형성될 부분이 매립되도록 전체 구조 상부에 텅스텐막을 형성한 후 전면 식각 공정을 실시하여 상기 게이트가 형성될 부분의 소정 부분까지 잔류시키는 단계와,전체 구조 상부에 절연막을 형성한 후 연마 공정을 실시하여 상기 게이트가 형성될 부분의 상기 텅스텐막 상부에 질화막을 잔류시키는 단계와,상기 산화막를 제거하여 텅스텐막, 질화막 및 이들을 감싸는 스페이서를 잔류시키고, 이들을 마스크로 불순물이 주입되지 않은 폴리실리콘막 및 게이트 산화막을 식각하여 듀얼 게이트 구조를 형성하는 단계와,선택적 산화 공정을 실시하여 상기 폴리실리콘막으로부터 하부의 반도체 기판 상부까지 산화막을 형성하는 단계와,저농도 불순물 이온 주입 공정 및 게이트 측벽에 스페이서를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 산화막 측벽에 형성된 스페이서는 산화막, 질화막 및 산화질화막중 어느 하나인 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 절연막은 산화막, 질화막 및 산화질화막중 어느 하나인 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025757A KR100332125B1 (ko) | 1999-06-30 | 1999-06-30 | 씨모스 트랜지스터 제조 방법 |
| JP2000197976A JP4108253B2 (ja) | 1999-06-30 | 2000-06-30 | Ｃｍｏｓトランジスタ製造方法 |
| US09/609,158 US6300184B1 (en) | 1999-06-30 | 2000-06-30 | Method of manufacturing a CMOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025757A KR100332125B1 (ko) | 1999-06-30 | 1999-06-30 | 씨모스 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004978A true KR20010004978A (ko) | 2001-01-15 |
| KR100332125B1 KR100332125B1 (ko) | 2002-04-10 |
Family
ID=19597671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025757A KR100332125B1 (ko) | 1999-06-30 | 1999-06-30 | 씨모스 트랜지스터 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6300184B1 (ko) |
| JP (1) | JP4108253B2 (ko) |
| KR (1) | KR100332125B1 (ko) |
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- 1999-06-30 KR KR1019990025757A patent/KR100332125B1/ko not_active IP Right Cessation
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2000
- 2000-06-30 JP JP2000197976A patent/JP4108253B2/ja not_active Expired - Fee Related
- 2000-06-30 US US09/609,158 patent/US6300184B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4108253B2 (ja) | 2008-06-25 |
| JP2001035936A (ja) | 2001-02-09 |
| KR100332125B1 (ko) | 2002-04-10 |
| US6300184B1 (en) | 2001-10-09 |
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