KR100678009B1 - 트랜지스터의 게이트 형성 방법 - Google Patents
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Abstract
일정한 프로파일을 갖는 앤모스 및 피모스 게이트를 형성할 수 있는 본 발명에 따른 트랜지스터의 게이트 형성 방법은 반도체 기판 상에 게이트 산화막 및 제 1절연막을 순차적으로 형성하는 단계와, 제 1절연막의 상부에 게이트 영역을 정의하기 위한 제 1감광막 패턴을 형성하는 단계와, 제 1감광막 패턴에 맞추어서 제 1절연막을 패터닝하여 앤모스 및 피모스 게이트 영역을 형성하는 단계와, 제 1감광막 패턴을 제거한 후에, 앤모스 및 피모스 게이트 영역이 완전히 매립되도록 도전막을 형성하는 단계와, 패터닝된 제 1절연막의 상부가 완전히 드러나도록 상기 도전막을 제거하여 패터닝된 제 1절연막에 앤모스 및 피모스 게이트를 형성하는 단계 및 앤모스 트랜지스터의 게이트가 형성된 영역에 이온 주입한 후에 패터닝된 제 1절연막을 제거하는 단계를 포함한다.
Description
도 1a 내지 도 1d는 종래 기술에 의한 트랜지스터의 게이트 형성 방법을 도시한 공정 단면도들이고,
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 게이트 형성 방법을 도시한 공정 단면도들이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자분리막
104 : 게이트 산화막 106 : 도전막
108 : 제 1감광막 패턴 106a, 106b : 게이트 영역
110 : 도전막 112a, 112b : 게이트
114 : 제 2감광막 패턴
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 트랜지스트 게이트 형성을 위한 폴리 실리콘의 식각 단면이 개선된 트랜지스터의 게이트 형성 방법에 관한 것이다.
일반적으로 씨모스(Complement Metal Oxide Semiconductor : CMOS) 트렌지스터는 게이트, 제 1드레인/소스 및 제 2드레인/소스로 구성된 피모스(PMOS) 트랜지스터와 앤모스(NMOS) 트랜지스터가 짝을 이루어 특정 회로, 예를 들어 인버터(Invertor), 플립플롭(Flip-Flop) 등의 회로를 구성하며, 피모스 트랜지스터와 앤모스 트랜지스터의 소자를 분리하기 위하여 반도체 기판에 소자분리막(Shallow Trench Isolation)을 형성한다. 반도체 기판에 게이트 산화막을 형성하고, 게이트 산화막 상부에 폴리 실리콘을 증착하고, 폴리 실리콘을 선택적으로 식각하여 트랜지스터의 게이트 전극을 형성한다. 이어서, 게이트 전극 사이의 반도체 기판 표면에 이온 주입 공정을 실시하여 제 1드레인/소스 및 제 2드레인/소스를 형성한다.
이하, 첨부된 도면을 참조하여 종래의 트렌지스터의 게이트 형성 방법을 설명하면 다음과 같다. 도 1a 내지 도 1d는 종래에 의한 트랜지스터의 게이트 형성 과정을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(1)에 트렌치(T)를 형성하고 트렌치(T) 내부를 절연막으로 채워 앤모스 트렌지스터와 피모스 트랜지스터를 분리하기 위한 소자분리막(2)을 형성하고, 소자분리막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3)을 형성하고, 연속하여 소정의 두께를 갖는 폴리 실리콘(4)을 형성한다.
도 1b에 도시된 바와 같이, 폴리 실리콘(4) 상부에 감광막을 도포한 후 마스크를 사용하여 감광막을 노광 현상하여 반도체 기판(1)에 피모스 트렌지스터들이 형성되는 영역만에 감광막이 있도록 제 1감광막 패턴(5)을 형성한다. 제 1감광막 패턴(5)을 마스크로하여 포스포러스(Phosphorus : P)를 이온 주입하여 제 1감광막 패턴(5)에 의해 노출된 앤모스 트랜지스터들이 형성된 영역에 있는 폴리 실리콘(4)은 N+로 도핑되어 작은 저항값을 갖는다.
도 1c에 도시된 바와 같이, 폴리 실리콘(4)의 상부에 식각 방지막(6)을 형성한 후에 식각 방지막(6)의 상부에 트렌지스터의 게이트를 형성하기 위한 제 2감광막 패턴(7)을 형성한다.
도 1d에 도시된 바와 같이, 제 2감광막 패턴(7)을 마스크로 하여 식각 방지막(6) 및 폴리 실리콘(4)을 플라즈마 식각하여 앤모스 트렌지스터가 형성되는 영역에는 앤모스 트랜지스터의 게이트(4a)를 형성하고, 피모스 트랜지스터가 형성되는 영역에는 피모스 트랜지스터의 게이트(4b)를 형성한다. 트랜지스터의 게이트(4a, 4b) 형성 시 앤모스 트랜지스터의 게이트(4a)는 N+로 도핑된 폴리 실리콘으로 이루어지고, 피모스 트랜지스터의 게이트(4b)는 도핑되지 않은 폴리 실리콘으로 이루어지므로 제 2감광막 패턴(7)을 마스크로 한 폴리 실리콘(4)의 식각시 앤모스 트랜지스터의 게이트(4a)는 식각이 제대로 되지 않아 앤모스 트랜지스터 게이트(4a)의 하부 양 끝단은 풋(foot)(FT) 형상을 하고 있으며, 피모스 트랜지스터의 게이트(4b)는 식각이 더 진행되어 피모스 트랜지스터의 게이트(4b)의 하부 양 끝단은 노치(Notch) 형상을 하고 있다.
상기와 같은 노치와 풋 현상과 같은 게이트간의 프로파일(profile) 차이는 CD가 큰 게이트인 경우에 트랜지스터의 특성에 큰 영향을 주지 않지만, 반도체 소 자의 고집적화에 따라 작은 CD를 갖는 게이트의 경우에 트랜지스터의 특성을 악화시켜 전제적으로 반도체 수율을 떨어뜨린다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 반도체 기판 상에 형성된 절연막을 패터닝하여 앤모스 및 피모스 게이트 영역을 형성하고, 게이트 영역에 도전막을 매립한 후에 앤모스 게이트에 이온 주입 공정을 실시함으로써, 프로파일이 항상 일정한 트렌지스터의 게이트 형성 방법이 제공된다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 트렌지스터의 게이트를 형성하는 방법에 있어서, 상기 반도체 기판 상에 게이트 산화막 및 제 1절연막을 순차적으로 형성하는 단계; 상기 제 1절연막의 상부에 게이트 영역을 정의하기 위한 제 1감광막 패턴을 형성하는 단계; 상기 제 1감광막 패턴에 맞추어서 제 1절연막을 패터닝하여 앤모스 및 피모스 게이트 영역을 형성하는 단계; 상기 제 1감광막 패턴을 제거한 후에, 상기 앤모스 및 피모스 게이트 영역이 완전히 매립되도록 도전막을 형성하는 단계; 상기 패터닝된 제 1절연막의 상부가 완전히 드러나도록 상기 도전막을 제거하여 상기 패터닝된 제 1절연막에 앤모스 및 피모스 게이트를 형성하는 단계; 및 상기 앤모스 트랜지스터의 게이트가 형성된 영역에 이온 주입한 후에 상기 패터닝된 제 1절연막을 제거하는 단계를 포함한다.
이하에서 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 게이트 형성 과정을 도시한 공정 단면도들이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 트렌치를 형성하고 트렌치 내부를 절연막으로 채워 앤모스 트렌지스터와 피모스 트랜지스터를 분리하기 위한 소자분리막(102)을 형성하고, 소자분리막(102)이 형성된 반도체 기판(100) 상에 게이트 산화막(104)을 형성한다.
도 2b에 도시된 바와 같이, 결과물의 상부에 절연막(106)을 형성한 후에 절연막(106)의 상부에 감광막을 도포하고, 게이트 영역을 정의하기 위한 마스크를 이용하여 감광막을 노광 현상함으로서 절연막(106)의 상부에 제 1감광막 패턴(108)을 형성한다. 이때 절연막(106)은 실리콘 질화막으로 이루어지며, 그 두께는 게이트 소자의 CD에 따라 결정된다.
도 2c에 도시된 바와 같이, 제 1감광막 패턴(108)을 마스크로 하여 절연막(106)을 식각하여 절연막(106)을 패터닝함으로서 앤모스 트랜지스터의 게이트 영역(106a) 및 피모스 트랜지스터의 게이트 영역(106b)을 형성한 후에, 제 1감광막 패턴(106)을 제거한다.
도 2d에 도시된 바와 같이, 게이트 영역(106a, 106b)이 형성된 반도체기판(100)에 게이트 영역(106a, 106b)이 완전히 매립되도록 폴리 실리콘으로 이루어진 도전막(110)을 형성한다.
도 2e에 도시된 바와 같이, 제 1절연막(104)의 상부가 완전히 드러나도록 도전막(110)에 CMP(Chemical Mechanical Polishing) 또는 전면 식각 공정을 진행하여 앤모스 트랜지스터의 게이트(112a) 및 피모스 트랜지스터의 게이트(112b)를 형성한다.
도 2f에 도시된 바와 같이, 게이트(112a, 112b)가 형성된 패터닝된 제 1절연막(106′) 상부에 감광막을 도포한 후 마스크를 사용하여 감광막을 노광 현상하여 피모스 트렌지스터들이 형성되는 영역만에 감광막이 있도록 제 2감광막 패턴(114)을 형성한다. 제 2감광막 패턴(114)을 마스크로하여 포스포러스(Phosphorus : P)를 이온 주입하여 제 2감광막 패턴(114)에 의해 노출된 앤모스 트랜지스터의 게이트(112a)들이 형성된 영역에만 N+로 도핑시킨다.
도 2g에 도시된 바와 같이, 제 2감광막 패턴(114)을 제거한 후에 습식 식각 공정을 진행하여 패터닝된 제 1절연막(106′)을 제거함으로서 앤모스 및 피모스 트랜지스터의 게이트(112a, 112b)를 형성한다.
이상 설명한 바와 같이, 실리콘 질화막으로 이루어진 제 1절연막을 패터닝하여 게이트 영역을 형성하고, 게이트 영역에 폴리 실리콘을 매립하여 앤모스 및 피모스 게이트를 형성한 후에 앤모스 트랜지스터의 게이트에 이온 주입을 실시함으로써, 일정한 프로파일을 갖는 앤모스 및 피모스 게이트를 형성할 수 있다.
Claims (4)
- 반도체 기판 상에 트렌지스터의 게이트를 형성하는 방법에 있어서,상기 반도체 기판 상에 게이트 산화막 및 제 1절연막을 순차적으로 형성하는 단계;상기 제 1절연막의 상부에 게이트 영역을 정의하기 위한 제 1감광막 패턴을 형성하는 단계;상기 제 1감광막 패턴에 맞추어서 제 1절연막을 패터닝하여 앤모스 및 피모스 게이트 영역을 형성하는 단계;상기 제 1감광막 패턴을 제거한 후에, 상기 앤모스 및 피모스 게이트 영역이 완전히 매립되도록 도전막을 형성하는 단계;상기 패터닝된 제 1절연막의 상부가 완전히 드러나도록 상기 도전막을 제거하여 상기 패터닝된 제 1절연막에 앤모스 및 피모스 게이트를 형성하는 단계; 및상기 앤모스 트랜지스터의 게이트가 형성된 영역에 이온 주입한 후에 상기 패터닝된 제 1절연막을 제거하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1절연막은,실리콘 질화물인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
- 제 1항에 있어서,상기 도전막은,폴리 실리콘인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
- 제 1항에 있어서,상기 도전막은,CMP 또는 전면 식각 공정에 의해서 상기 패터닝된 제 1절연막의 상부가 완전히 드러나도록 제거되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
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2002
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