KR101025917B1 - Ｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 LOCOS 방식으로 필드 산화막을 형성한 후에 필드 산화막 내부를 식각하여 동공을 형성한 다음 그 내부에 게이트 산화막과 게이트 전극을 형성함으로써, 채널 영역과 동일 선상에 소오스 드레인 접합 영역을 형성하여 펀치 쓰루에 현상에 의한 누설 전류 발생을 방지 할 수 있도록 하는 MOS 트랜지스터 및 그 제조 방법에 관한 것이다.
LOCOS, 필드 산화막, 동공, 누설 전류

Description

ＭＯＳ 트랜지스터 및 그 제조 방법{MOS transistor and method for manufacturing the same}
도1은 종래 기술에 의한 MOS 트랜지스터 제조 방법을 간략히 나타낸 공정 단면도이다.
도2a 내지 도2e는 본 발명에 의한 MOS 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 웰 230 : 공동
240 : 열산화막 250 : 게이트전극
260 : 소오스 270 : 드레인
280 : 층간 절연막 290 : 금속 배선
본 발명은 MOS 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 소오스와 드레인 영역의 하부가 채널 영역과 거의 동일 선상에 위치하도록 형성함으로써 펀치 쓰루 현상에 의한 누설 전류 발생을 최소할 수 있는 MOS 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화, 미세화가 진행됨에 따라 회로의 선폭을 미세화하여 소자를 제조하는 것이 중용한 관건이 되고 있는 실정이다. 그러나, 로직 소자의 제조 공정 중 0.15㎛급 이하의 소자에서는 회로 선폭 감소에 따라 소자의 특성이 열화되고 있다.
특히, 트랜지스터의 경우 소오스/드레인 이온 주입 공정으로 형성되는 접합 영역이 후속 열처리 공정에 의해 서로 가까워지면서 단채널 효과(short channel effect)가 발생하게 될 뿐만 아니라, 내부 전계가 커져 장기간에 걸쳐 안정적으로 디바이스를 작동시키는 것이 어렵게 된다.
이러한 트랜지스터의 단채널 효과로 인해 발생되는 문제가 펀치쓰루(punch-through) 현상이다. 펀치 쓰루 현상이란 게이트 전극에 바이어스 전압을 인가하지 않더라도 공핍 영역(depletion region)이 서로 중첩하게 되어 전류가 드리프트(drift)되는 현상이다.
이와 같은 종래 기술에 의한 MOS 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 상세히 설명한다.
도1은 종래 기술에 의한 MOS 트랜지스터 제조 방법을 간략히 나타낸 공정 단면도이다.
도시된 바와 같이, 실리콘 기판(100)에 소자분리 공정을 진행하여 액티브 영역(미도시함)과 필드 영역(미도시함)을 구분한 후 게이트 산화막(110) 및 게이트 전극 물질을 형성한다. 소정의 사진 및 식각 공정을 진행하여 게이트 전극(G)을 형성한 후, 게이트 전극을 마스크로 이온 주입 공정을 진행하여 소오스(120) 및 드레인(130) 접합 영역을 형성한다. 그리고 나서, 소오스/드레인 접합 영역을 활성화시키기 위한 어닐링 공정을 진행한다.
삭제
이때, 상기 어닐링 공정에 의해 접합 영역이 게이트 전극의 하부 방향으로 확장됨에 따라 소오스와 드레인 간의 공핍층이 만나게 되어, 결국 드레인과 소오스 사이에 과도한 누설 전류를 유발하는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 펀치 쓰루에 현상에 의한 누설 전류의 발생을 방지할 수 있는 구조의 MOS 트랜지스터와 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 MOS 트랜지스터의 제조방법은, 게이트가 형성될 영역 및 비활성영역의 반도체기판 표면에, 상기 반도체기판 표면 상, 하부로 일정 두께를 갖도록 필드산화막을 형성하는 단계와, 필드산화막이 형성된 반도체기판 상에, 게이트가 형성될 영역의 일부가 노출되도록 마스크패턴을 형성하는 단계와, 마스크패턴을 마스크로 하여 필드산화막을 식각하여 공동(cavity)을 형성하는 단계와, 공동의 표면을 따라 게이트절연막을 형성하는 단계와, 공동을 도전막으로 매립하여 게이트전극을 형성하는 단계, 마스크패턴을 제거하는 단계, 및 게이트전극 양측의 반도체기판에 불순물이온을 주입하여, 게이트전극에 의해 서로 격리되는 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소오스/드레인을 형성하는 단계는 블랭크 이온주입 공정으로 이루어질 수 있다.
상기 필드산화막은 LOCOS 방식으로 형성할 수 있다.
상기 공동을 형성하는 단계는, 상기 마스크패턴에 의해 노출된 영역의 필드산화막을 건식식각하여 홈을 형성하는 단계, 및 홈을 통해 필드산화막을 습식식각하여 제거하는 단계를 포함할 수 있다.
상기 게이트절연막을 형성하는 단계는, 상기 공동의 내벽을 열산화시켜 형성할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 MOS 트랜지스터는, 비활성영역의 반도체기판 표면에 형성된 소자분리막과, 반도체기판의 활성영역에, 반도체기판 표면 아래로 일정 깊이 리세스되면서 반도체기판 상부로 일정 두께를 갖도록 형성된 게이트전극, 및 게이트전극 양측의 반도체기판에, 게이트전극의 바닥면과 같은 깊이로 형성된 소오스/드레인을 구비하는 것을 특징으로 한다.
상기 게이트전극은 게이트절연막을 포함하며, 상기 게이트절연막을 포함하는 게이트전극은 상기 소자분리막과 동일한 형상을 가질 수 있다.
삭제
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 MOS 트랜지스터의 제조방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 소정의 임플란트 공정을 진행하여 웰(210)을 형성한 후에 LOCOS(Local Oxidation of Silicon) 공정을 통해 필드 산화막(220)을 형성한다.
이어서, 도2b에 도시된 바와 같이 소정의 포토레지스트 패턴(PR)을 이용하여 필드산화막의 두께가 1/2 정도 되도록 건식 식각 공정을 진행한 후, 도2c에 도시된 바와 같이 습식 등방성식각 공정을 진행하여 필드산화막 부분에 공동(cavity:230)을 형성한다. 상기 공동의 내면에 필요한 두께만큼의 열산화막(240)을 형성하여 게이트절연막을 형성한다.
그리고 나서, 도2d에 도시된 바와 같이, 상기 공동 내에 폴리실리콘을 채워 넣어 게이트전극(250)을 형성한 다음에 상기 포토레지스트 패턴을 제거한다.
다음에, 마스크 없이 블랭크로 NMOS 트랜지스터일 경우에는 포스포러스(Phosphorous)를, PMOS 트랜지스터의 경우에는 보론(Boron)을 이용한 이온주입 공정을 진행하여 소오스(260) 및 드레인(270) 영역을 형성함과 동시에 게이트 전극(250)을 도핑시킨다. 이때, 상기 소오스와 드레인 영역이 채널 영역과 거의 같은 선상에 위치함으로써 펀치 쓰루에 의한 누설 전류 발생을 최소화할 수 있다.
이후, 도2e에 도시된 바와 같이 층간 절연막(280)을 증착한 후 통상의 콘택 형성 공정을 진행하여 금속 배선(290)을 형성한다.
이와 같이 본 발명에 의한 MOS 트랜지스터 제조 방법에 의하면, 소오스/드레인 접합부를 채널 영역과 같은 선상에 형성함으로써 울트라 쉘로우 정션(Ultra-Shallow Junction) 트랜지스터의 누설 전류를 최소화할 수 있게된다.
상기한 바와 같이 본 발명은 펀치 쓰루 현상을 방지하여 누설 전류 발생을 방지함으로써 저전력을 필요로 하는 회로에 응용할 수 있는 이점이 있다.

Claims (7)

  1. 게이트가 형성될 영역 및 비활성영역의 반도체기판 표면에, 상기 반도체기판 표면 상, 하부로 일정 두께를 갖도록 필드산화막을 형성하는 단계;
    상기 필드산화막이 형성된 반도체기판 상에, 상기 게이트가 형성될 영역의 일부가 노출되도록 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 마스크로 하여 상기 필드산화막의 노출부분에 대해 습식 식각을 수행하여 공동(cavity)을 형성하는 단계;
    상기 공동의 내면을 따라 게이트절연막을 형성하는 단계;
    상기 공동을 도전막으로 매립하여 게이트전극을 형성하는 단계;
    상기 마스크패턴을 제거하는 단계; 및
    상기 게이트전극 양측의 반도체기판에 블랭크 이온주입 공정으로 불순물이온을 주입하여, 상기 게이트전극에 의해 서로 격리되는 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 필드산화막은 LOCOS 방식으로 형성하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    상기 공동의 내벽을 열산화시켜 형성하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  6. 비활성영역의 반도체기판 표면에 형성된 소자분리막;
    상기 반도체기판의 활성영역에, 상기 반도체기판 표면 아래로 일정 깊이 리세스되면서 상기 반도체기판 상부로 일정 두께를 갖도록 형성된 게이트전극; 및
    상기 게이트전극 양측의 반도체기판에, 상기 게이트전극의 바닥면과 같은 깊이로 형성된 소오스/드레인을 구비하는 것을 특징으로 하는 MOS 트랜지스터.
  7. 제6항에 있어서,
    상기 게이트전극은 게이트절연막을 포함하며,
    상기 게이트절연막을 포함하는 게이트전극은 상기 소자분리막과 동일한 형상을 갖는 것을 특징으로 하는 MOS 트랜지스터.
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