JP2845186B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に短チャネル効果が抑えられ、か
つ遅延時間の短縮された絶縁ゲート電界効果トランジス
タを有する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】絶縁ゲート電界効果トランジスタの微細
化は、ＬＳＩの高集積化と共に遅延時間の短縮をもたら
してきた。しかし、微細化が進むに従い、短チャネル効
果により微細化自体が難しくなると同時に、拡散層接合
容量や拡散層寄生抵抗など微細化しても小さくならない
因子の遅延時間に占める割合が大きくなり、たとえ短チ
ヤネル効果を抑制してさらに微細化できたとしても遅延
時間の短縮が行われにくくなっている。

【０００３】短チャネル効果の抑制と拡散層接合容量の
削減を同時に行う方法として特開昭６０−１０７６９号
公報に開示される半導体装置がある。以下図１０を参照
してこの従来例について説明する。図１０は従来例のＣ
ＭＯＳトランジスタの構造を示す模式的断面図であり、
図中符号１０２はフィールド酸化膜、１０４はｎウエ
ル、１０７はゲート酸化膜、１０９はゲート電極、１１
４はソースｎ⁺ 拡散層、１１５はドレインｎ⁺ 拡散層、
１１８はソースｐ⁺ 拡散層、１１９はドレインｐ ⁺ 拡散
層、１２１はｐ型シリコン基板、１２２はｐ型領域、１
３１はＮ−ＭＯＳ、１３２はＰ−ＭＯＳを示す。

【０００４】ｐ型シリコン基板１２１のＰーＭＯＳ１３
２領域にｎウエル１０４を形成する。Ｎ−ＭＯＳ１３１
領域には、ゲート電極１０９の形成される領域以外をマ
スクで覆ってボロンをイオン注入し、ゲート電極１０９
の形成される領域の下部にのみソースｎ⁺ 拡散層１１
４、ドレインｎ⁺ 拡散層１１５からの空乏層拡大による
パンチスルーを防止し得るような濃度のｐ型領域１２２
をソースｎ⁺ 拡散層１１４、ドレインｎ⁺ 拡散層１１５
より深く形成する。その後通常のＣＭＯＳ製造工程に従
い、ゲート電極１０９、およびＮ−ＭＯＳ１３１のソー
スｎ⁺ 拡散層１１４とドレインｎ⁺ 拡散層１１５、Ｐ−
ＭＯＳ１３２のソースｐ⁺ 拡散層１１８とドレインｐ⁺
拡散層１１９を形成する。

【０００５】この従来例の特徴は、Ｎ−ＭＯＳ１３１に
おいて、ゲート電極１０９下部にのみソースｎ⁺ 拡散層
１１４、ドレインｎ⁺ 拡散層１１５からの空乏層拡大抑
制用のｐ型領域１２２をソースｎ⁺ 拡散層１１４、ドレ
インｎ⁺ 拡散層１１５より深く形成していることであ
る。このために、短チャネル効果が抑制され、しかもＮ
−ＭＯＳ１３１のソース、ドレイン拡散層底部の基板不
純物濃度がゲート電極下に比ベて低く保たれているため
に、ソース、ドレイン拡散層接合容量の増大が抑えられ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来例においては、空乏層拡大抑制用のｐ型領域１２２を
形成するために、ゲート電極１０９が形成される領域の
みに開口部をもつマスクを用いてイオン注入するが、そ
のマスクに目ずれが生じると、チャネル部の不純物分布
が変わり、しきい値が変動してしまう。これは、しきい
値バラツキの増大をもたらす。

【０００７】また、前記従来の実施例においては、拡散
層接合容量の低減は行われるものの、拡散層寄生抵抗の
低減は行われないが、遅延時間を短縮するためには拡散
層寄生抵抗も低減する必要がある。

【０００８】本発明の目的は、短チャネル効果が抑えら
れ、遅延時間の短縮された、しきい値バラツキの小さい
絶縁ゲート電界効果トランジスタを有する半導体装置お
よびその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板上の第２導電型チャネル絶縁ゲー
ト電界効果トランジスタを備えた半導体装置において、
電界効果トランジスタの基板の表面より所定の深さに空
乏層拡大抑制用に基板より濃度の高い第１導電型領域が
設けられ、基板の表面に形成された第２導電型であるソ
ース拡散層の底面は空乏層拡大抑制用の第１導電型領域
のピーク濃度位置近傍またはそれよりも表面側に位置
し、基板の表面に形成された第２導電型であるドレイン
拡散層の底面は空乏層拡大抑制用の第１導電型領域のピ
ーク濃度位置よりも深く形成されている。

【００１０】ソース拡散層およびドレイン拡散層には、
それぞれチヤネル側に浅い第２導電型ソース拡張領域お
よび第２導電型ドレイン拡張領域が設けられていてもよ
く、ソース拡散層にのみ、チャネル側に浅い第２導電型
ソース拡張領城が設けられていてもよい。

【００１１】本発明の半導体装置の製造方法は、第１導
電型半導体基板上の第２導電型チャネル絶縁ゲート電界
効果トランジスタを備えた半導体装置の製造方法におい
て、第１導電型半導体基板に基板の表面より所定の深さ
に空乏層拡大抑制用に基板より濃度の高い第１導電型領
域を形成する工程と、ゲート電極を形成する工程と、基
板の表面に第２導電型であるソース拡散層およびドレイ
ン拡散層を形成する第１の拡散層形成工程と、ソース拡
散層をマスクしてドレイン拡散層にのみ第２導電型不純
物を、第１の拡散層形成工程より高いエネルギーでイオ
ン注入する第２の拡散層形成工程と、熱処理により不純
物を活性化する工程とを有する。

【００１２】ゲート電極形成後に全面に第２導電型不純
物を低エネルギーでイオン注入する工程と、ゲート電極
側壁に絶縁膜を形成する工程と、全面に第２導電型不純
物をイオン注入する工程とによって第１の拡散層形成工
程を行ってもよく、ゲート電極形成後にドレイン領域を
マスクしてソース領域にのみ第２導電型不純物を低エネ
ルギーでイオン注入する工程と、ゲート電極側壁に絶縁
膜を形成する工程と、全面に第２導電型不純物をイオン
注入する工程とによって第１の拡散層形成工程を行って
もよい。

【００１３】本発明の製造方法で製造された半導体装置
では、ソース拡散層底部およびゲート電極下部に空乏層
拡大抑制領域が存在する。この領域は、基板と同導電型
で基板より濃度が高いので、ソース、ドレイン拡散層か
ら空乏層が拡がってパンチスルーが起こるのを抑制す
る。従って、短チャネル効果の抑制には、従来例のゲー
ト電極下部のみに設けられたパンチスルー抑制用の領域
と同等の効果を持つ。

【００１４】図９はＣＭＯＳインバータの回路図であ
り、図中符号９１はＮ−ＭＯＳ、９２はＰ−ＭＯＳ、９
４、９８はソース、９５、９９はドレインである。ＬＳ
Ｉを構成する回路要素の中で最も基本となるＣＭＯＳイ
ンバータは図９に示されるようなものであるが、出力端
子０ＵＴに電気的につながっているのはＰ−ＭＯＳ、Ｎ
−ＭＯＳのドレイン拡散層９５、９９である。よってソ
ース拡散層９４、９８の容量を変えなくてもドレイン拡
散層９５、９９の容量を減らせば遅延時間は短縮され
る。本発明ではドレイン拡散層底面が空乏層拡大抑制領
域のピーク濃度位置よりも深くなるように形成されてお
り、ドレイン拡散層の底面から伸びる空乏層内の基板不
純物濃度が低くなっているため、接合容量が小さくなっ
ている。このようにドレイン拡散層の接合容量が小さい
ため遅延時間が短縮される。

【００１５】また、本発明の請求項３または請求項６
は、ソース拡散層にのみ浅い拡張領域を設け、ドレイン
拡散層に拡張領域を設けない構造の半導体装置またはそ
の製造方法である。このようにドレイン拡散層に拡張領
域を設けないと、設けた場合に比ベて同じゲート長では
実効チャネル長が長くなり、より短チャネル効果が起こ
りにくくなる。また、拡散層寄生抵抗は遅延時間に影響
を及ぼすが、寄与が大きいのはソース側の寄生抵抗であ
る。本発明ではソース拡散層に拡張領域が設けられてい
るので、ソース拡散層寄生抵抗は低く抑えられ、遅延時
間は短縮される。なお、空乏層拡大抑制用の第１導電型
不純物は、ソース拡散層、ドレイン拡散層を含むトラン
ジスタの素子領域全面にドーピングされるので、従来例
のような、イオン注入マスクの目ずれに起因するしきい
値バラツキは起こらない。

【００１６】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本発明の第１の実施の形態の
ＣＭＯＳトランジスタの構造を示す模式的断面図であ
り、図中符号１１はシリコン基板、１２はフィールド酸
化膜、１３はｐウエル、１４はｎウエル、１５、１６は
空乏層拡大抑制領域、１７はゲート酸化膜、１９はゲー
ト電極、２１はシリコン酸化膜、２２はソースｎ^ー 拡散
層、２３はドレインｎ^ー 拡散層、２４はソースｎ⁺ 拡散
層、２５はドレインｎ⁺ 拡散層、２６はソースｐ^ー 拡散
層、２７はドレインｐ^ー 拡散層、２８はソースｐ⁺ 拡散
層、２９はドレインｐ⁺ 拡散層、３１はＮ−ＭＯＳ、３
２はＰ−ＭＯＳである。

【００１７】シリコン基板１１表面には素子分離領域と
なるフイールド酸化膜１２が形成されている。Ｎ−ＭＯ
Ｓ領域には、ボロンが１×１０¹⁶ｃｍ^ー3ドーピングされ
たｐウェル１３が形成されており、表面から１００ｎｍ
の位置にピークをもつｐ型不純物からなる空乏層拡大抑
制領域１５が設けられている。基板表面上にはゲート酸
化膜１７上にｎ型にドープされたポリシリコンからなる
ゲート電極１９が形成されており、ゲート電極１９の側
壁にはシリコン酸化膜２１が形成されている。ｐウェル
１３内にはソースｎ^ー 拡散層２２、ドレインｎ^ー 拡散層
２３、ソースｎ ⁺ 拡散層２４、ドレインｎ⁺ 拡散層２５
が形成されている。ここで、ソースｎ⁺拡散層２４の底
面は、空乏層拡大抑制領域１５の濃度がビークとなる深
さにあり、ドレインｎ⁺ 拡散層２５の底面は、空乏層拡
大抑制領域１５より深く表面から１８０ｎｍの深さにあ
る。

【００１８】Ｐ−ＭＯＳ領域には燐が１×１０¹⁶ｃｍ^ー3
ドーピングされたｎウエル１４が形成されており、表面
から１００ｎｍの位置にピークをもつｎ型不純物からな
る空乏層拡大抑制領域１６が設けられている。基板表面
上にはゲート酸化膜１７上にｐ型にドープされたボリシ
リコンからなるゲート電極１９が形成されており、ゲー
ト電極１９の側壁にはシリコン酸化膜２１が形成されて
いる。また、ｎウエル１４内にはソースｐ^ー 拡散層２
６、ドレインｐ^ー 拡散層２７、ソースｐ⁺ 拡散層２８、
ドレインｐ⁺ 拡散層２９が形成されている。ここで、ソ
ースｐ⁺ 拡散層２８の底面は、空乏層拡大抑制領域１６
の濃度がピークとなる深さにあり、ドレインｐ⁺ 拡散層
２９の底面は、空乏層拡大抑制領域１６より深く表面か
ら１８０ｎｍの深さにある。表面に形成された層間絶縁
膜中のコンタクト孔を介してソース、ドレイン拡散層と
配線とが接続されている。

【００１９】次に、先述した本発明の第１の実施の形態
の半導体装置の製造方法について図２から図４に基づい
て説明する。図２、図３および図４は第１の実施の形態
の半導体装置の製造方法を示す模式的断面図であり、図
２（ａ）は、ｐウエルに空乏層拡大抑制領域を形成中、
（ｂ）はｎウエルに空乏層拡大抑制領域を形成中、
（ｃ）はゲート電極の形成された状態、図３（ｄ）はｐ
ウエルにソースｎ^ー 拡散層とドレインｎ^ー 拡散層を形成
中、（ｅ）はｎウエルにソースｐ^ー 拡散層とドレインｐ
^ー 拡散層を形成中、（ｆ）はｐウエルにソースｎ⁺ 拡散
層とドレインｎ⁺ 拡散層を形成中、図４（ｇ）はｎウエ
ルにソースｐ⁺ 拡散層とドレインｐ⁺ 拡散層を形成中、
（ｈ）はｐウエルのドレインｎ⁺ 拡散層を更に深く形成
中、（ｉ）はｎウエルにドレインｐ⁺ 拡散層を更に深く
形成中を示す。

【００２０】図２（ａ）に示すようにシリコン基板１１
のＮ−ＭＯＳを形成する領域にｐウェル１３を、Ｐ−Ｍ
ＯＳを形成する領域にｎウエル１４を形成し、ＬＯＣＯ
Ｓ法により素子分離領域であるフィールド酸化膜１２を
形成した後、Ｐ−ＭＯＳを形成する領域をレジストによ
るマスクで覆い、Ｎ−ＭＯＳ領域にＢＦ₂ をエネルギー
１５０ｋｅＶで注入量２×１０¹²ｃｍ^ー2〜５×１０¹³ｃ
ｍ^ー2注入して空乏層拡大抑制領域１５を形成する。

【００２１】次に図２（ｂ）に示すようにＮ−ＭＯＳを
形成する領域をレジストによるマスクで覆い、Ｐ−ＭＯ
Ｓ領域に燐をエネルギー８０ｋｅＶで注入量２×１０¹²
ｃｍ ^ー2〜５×１０¹³ｃｍ^ー2注入して空乏層拡大抑制領域
１６を形成する。

【００２２】次に図２（ｃ）に示すように、シリコンの
露出した部分を熱酸化してゲート酸化膜１７を形成した
後、多結晶シリコンをＣＶＤ法により推積し、それらを
パターニングすることによってゲート電極１９を形成す
る。

【００２３】次に図３（ｄ）に示すように、Ｐ−ＭＯＳ
を形成する領城をレジストによるマスクで覆い、イオン
注入法により砒素をエネルギー２０ｋｅＶでドーズ量５
×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入してＮ−ＭＯＳ
のソースｎ^ー 拡散層２２およびドレインｎ^ー 拡散層２３
を形成する。

【００２４】同様に図３（ｅ）に示すように、Ｎ−ＭＯ
Ｓを形成する領域をレジストによるマスクで覆い、イオ
ン注入法によりＢＦ₂ ⁺をエネルギー２０ｋｅＶでドーズ
量５×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入してＰ−Ｍ
ＯＳのソースｐ^ー 拡散層２６およびドレインｐ^ー 拡散層
２７を形成する。

【００２５】次に、シリコン酸化膜を全面に堆積して、
それを異方性エツチングすることによりゲート電極側壁
にシリコン酸化膜２１を形成する。続いて図３（ｆ）に
示すように、Ｐ−ＭＯＳを形成する領域をレジストによ
るマスクで覆い、イオン注入法により砒素をエネルギー
２０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃ
ｍ^ー2注入してＮ−ＭＯＳのソースｎ⁺ 拡散層２４および
ドレインｎ⁺ 拡散層２５を形成する。

【００２６】同様に図４（ｇ）に示すように、Ｎ−ＭＯ
Ｓを形成する領域をレジストによるマスクで覆い、イオ
ン注入法によりＢＦ₂ ⁺をエネルギー２０ｋｅＶでドーズ
量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃｍ^ー2イオン注入して
Ｐ−ＭＯＳのソースｐ⁺ 拡散層２８およびドレインｐ⁺
拡散層２９を形成する。

【００２７】次に図４（ｈ）に示すように、Ｎ−ＭＯＳ
のドレイン領域以外をレジストによるマスクで覆い、イ
オン注入法により砒素をエネルギー５０ｋｅＶでドーズ
量３×１０¹⁵ｃｍ^ー2イオン注入してＮ−ＭＯＳのドレイ
ンｎ⁺ 拡散層２５を改めて深く形成する。このようにし
て形成されたドレインｎ⁺ 拡散層の底面は空乏層拡大抑
制領域１５より深くなっている。

【００２８】同様に図４（ｉ）に示すように、Ｐ−ＭＯ
Ｓのドレイン領域以外をレジストによるマスクで覆い、
イオン注入法によりＢＦ₂ ⁺をエネルギー３５ｋｅＶでド
ーズ量３×１０¹⁵ｃｍ^ー2注入してＰ−ＭＯＳのドレイン
ｐ⁺ 拡散層２９を改めて深く形成する。このようにして
形成されたドレインｐ⁺ 拡散層の底面は空乏層拡大抑制
領城１６より深くなっている。

【００２９】続いてメタル配線等の後工程を行う（図１
参照）。すなわち、層間膜としてＣＶＤ法によりシリコ
ン酸化膜を例えば５００ｎｍ堆積させる。そして熱工程
を加えることにより、上記注入した不純物イオンを活性
化させる。続いて該層間膜を選択的にエツチングし、ソ
ース、ドレイン拡散層およびゲート電極とのコンタクト
孔を形成する。この後アルミニウム膜をスパッタ法で堆
積させ、パターニングすることにより配線部を形成す
る。最後に表面にシリコン酸化膜を例えば１０００ｎｍ
形成し、保護膜とする。

【００３０】ここで、Ｎ−ＭＯＳのソース拡散層および
ドレイン拡散層の深さ方向の不純物濃度分布を調べるた
めに、図４（ｉ）のＡ−Ａ’断面およびＢ−Ｂ’断面に
沿った濃度分布を図５に示した。図５は空乏層拡大抑制
領城１５を形成するためのＢＦ₂ ⁺のイオン注入をドーズ
量２×１０¹³ｃｍ^ー2で行い、ソースｎ⁺ 拡散層を形成す
るための砒素のイオン注入をドーズ量２×１０¹⁵ｃｍ^ー2
で行った結果である。また、図５にはゼロバイアス時の
空乏層の大きさも示してある。ソースｎ⁺ 拡散層と基板
ボロンの交点は基板ボロン濃度がピークとなる位置にな
っている。それに対しドレインｎ⁺ 拡散層と基板ボロン
の交点はそれよりも深くなっている。そして空乏層内の
ボロン濃度は、ソース側ではほぼピーク濃度のままであ
るのに対しドレイン側ではビーク濃度より低くなってい
る。そのため空乏層幅はソース側が３２ｎｍであるのに
比べドレイン側は１００ｎｍと大きくなっている。結果
として拡散層底面容量もソース側では２ｆＦ／μｍであ
るのに対しドレイン側では１ｆＦ／μｍとなっており、
ドレイン側はソース側の半分になっている。

【００３１】次に、第２の実施の形態の半導体装置につ
いて図６に基づいて説明する。図６は本発明の第２の実
施の形態のＣＭＯＳトランジスタの構造を示す模式的断
面図であり、図中符号６１はシリコン基板、６２はフィ
ールド酸化膜、６３はｐウエル、６４はｎウエル、６
５、６６は空乏層拡大抑制領域、６７はゲート酸化膜、
６９はゲート電極、７１はシリコン酸化膜、７２はソー
スｎ^ー 拡散層、７４はソースｎ⁺ 拡散層、７５はドレイ
ンｎ⁺ 拡散層、７６はソースｐ^ー 拡散層、７８はソー
スｐ⁺ 拡散層、７９はドレインｐ⁺ 拡散層、８１はＮ−
ＭＯＳ、８２はＰ−ＭＯＳである。

【００３２】シリコン基板６１表面には素子分離領域と
なるフイールド酸化膜６２が形成されている。Ｎ−ＭＯ
Ｓ領域には、ボロンが１×１０¹⁶ｃｍ^ー3ドーピングされ
たｐウェル６３が形成されており、表面から１００ｎｍ
の位置にピークをもつｐ型不純物からなる空乏層拡大抑
制領域６５が設けられている。基板表面上にはゲート酸
化膜６７上にｎ型にドープされたボリシリコンからなる
ゲート電極６９が形成されており、ゲート電極６９の側
壁にはシリコン酸化膜７１が形成されている。ｐウェル
６３内にはソースｎ^ー 拡散層７２、ソースｎ⁺ 拡散層７
４、ドレインｎ ⁺ 拡散層７５が形成されている。ソース
ｎ^ー 拡散層７２は、ソース拡散層寄生抵抗の増加を抑え
てドレイン電流を大きくするためのものである。第１の
実施の形態と異なりドレインにｎ^ー 拡散層が設けられて
いない。これは、ドレイン拡散層の寄生抵抗は、ソース
拡散層に比ベるとドレイン電流に対する寄与が小さいか
らである。ソースｎ⁺ 拡散層７４の底面は、空乏層拡大
抑制領域６５の濃度がピークとなる深さにあり、ドレイ
ンｎ⁺ 拡散層７５の底面は、空乏層拡大抑制領城６５よ
り深く表面から１８０ｎｍの深さにある。

【００３３】Ｐ−ＭＯＳ領域には燐が１×１０¹⁶ｃｍ^ー3
ドーピングされたｎウエル６４が形成されており、表面
から１００ｎｍの位置にピークをもつｎ型不純物からな
る空乏層拡大抑制領域６６が設けられている。基板表面
上にはゲート酸化膜６７上にｐ型にドープされたポリシ
リコンからなるゲート電極６９が形成されており、ゲー
ト電極の側壁にはシリコン酸化膜７１が形成されてい
る。

【００３４】ｎウェル６４内にはソースｐ^ー 拡散層７
６、ソースｐ⁺ 拡散層７８、ドレインｐ⁺ 拡散層７９が
形成されている。ソースｐ^ー 拡散層を設けているのは、
ソース拡散層寄生抵抗の増加を抑えてドレイン電流を大
きくするためのものである。第１の実施の形態と異なり
ドレインにｐ^ー 拡散層が設けられていない。これは、ド
レイン拡散層の寄生抵抗は、ソース拡散層に比ベるとド
レイン電流に対する寄与が小さいからである。ソースｐ
⁺ 拡散層７８の底面は、空乏層拡大抑制領域６６の濃度
がピークとなる深さにあり、ドレインｐ⁺ 拡散層７９の
底面は、空乏層拡大抑制領域６６より深く表面から１８
０ｎｍの深さにある。表面に形成された層間絶縁膜中の
コンタクト孔を介してソース、ドレイン拡散層と配線と
が接続されている。

【００３５】次に、先述した本発明の第２の実施の形態
の半導体装置の製造方法について図７および図８に基づ
いて説明する。図７および図８は第２の実施の形態の半
導体装置の製造方法を示す模式的断面図であり、図７
（ａ）は、ｐウエルにソースｎ ^ー 拡散層を形成中、
（ｂ）はｎウエルにソースｐ^ー 拡散層を形成中、（ｃ）
はｐウエルにソースｎ⁺ 拡散層とドレインｎ⁺ 拡散層を
形成中、図８（ｄ）はｎウエルにソースｐ⁺ 拡散層とド
レインｐ⁺ 拡散層を形成中、（ｅ）はｐウエルのドレイ
ンｎ⁺ 拡散層を更に深く形成中、（ｆ）はｎウエルのド
レインｐ⁺ 拡散層を更に深く形成中を示す。

【００３６】第１の実施例と同様に、Ｎ−ＭＯＳ、Ｐ−
ＭＯＳそれぞれの領域にｐウエル６３、ｎウエル６４を
形成し、素子分離領域となるフイールド酸化膜６２を形
成した後、空乏層拡大抑制領域６５、６６を形成する。

【００３７】次に図７（ａ）に示すように、Ｎ−ＭＯＳ
のソース領域以外をレジストによるマスクで覆い、イオ
ン注入法により砒素をエネルギー２０ｋｅＶでドーズ量
５×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入してＮ−ＭＯ
Ｓのソースｎ^ー 拡散層７２を形成する。

【００３８】同様に図７（ｂ）に示すように、Ｐ−ＭＯ
Ｓのソース以外の領域をレジストによるマスクで覆い、
イオン注入法により例えばＢＦ₂ ⁺をエネルギー２０ｋｅ
Ｖでドーズ量５×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入
してＰ−ＭＯＳのソースｐ^ー拡散層７６を形成する。

【００３９】次に、シリコン酸化膜を全面に堆積して、
それを異方性エツチングすることによりゲート電極側壁
にシリコン酸化膜７１を形成する。続いて図７（ｃ）に
示すように、Ｐ−ＭＯＳを形成する領域をレジストによ
るマスクで覆い、イオン注入法により砒素をエネルギー
２０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃ
ｍ^ー2注入してＮ−ＭＯＳのソースｎ⁺ 拡散層７４および
ドレインｎ⁺ 拡散層７５を形成する。

【００４０】同様に図８（ｄ）に示すように、Ｎ−ＭＯ
Ｓを形成する領域をレジストによるマスクで覆い、イオ
ン注入法によりＢＦ₂ ⁺をエネルギー２０ｋｅＶでドーズ
量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃｍ^ー2イオン注入して
Ｐ−ＭＯＳのソースｐ⁺ 拡散層７８およびドレインｐ⁺
拡散層７９を形成する。

【００４１】次に図８（ｅ）に示すように、Ｎ−ＭＯＳ
のドレイン以外の領域をレジストによるマスクで覆い、
イオン注入法により砒素をエネルギー５０ｋｅＶでドー
ズ量３×１０¹⁵ｃｍ^ー2注入してＮ−ＭＯＳのドレインｎ
⁺ 拡散層７５を改めて深く形成する。このようにして形
成されたドレインｎ⁺ 拡散層の底面は空乏層拡大抑制領
域６５より深くなっでいる。

【００４２】同様に図８（ｆ）に示すように、Ｐ−ＭＯ
Ｓのドレイン以外の領域をレジストによるマスクで覆
い、イオン注入法により例えばＢＦ₂ ⁺をエネルギー３５
ｋｅＶでドーズ量３×１０¹⁵ｃｍ^ー2注入してＰ−ＭＯＳ
のドレインｐ⁺ 拡散層７９を改めて深く形成する。この
ようにして形成されたドレインｐ⁺ 拡散層の底面のｐ−
ｎ接合位置は空乏層拡大抑制領城６６より深くなってい
る。

【００４３】続いて第１の実施の形態と同様なメタル配
線等の後工程を行い本発明の第２の実施の形態に基づく
ＣＭＯＳが完成する。

【００４４】この実施の形態では、Ｎ−ＭＯＳにおいて
もＰ−ＭＯＳにおいでもソース拡散層にのみｎ^ー または
ｐ^ー 拡張領域が設けられており、ドレイン拡散層には設
けられていない。そのため同じゲート長でも第１の実施
の形態に比ベて実効チャネル長が長くなり、より短チャ
ネル効果が起こりにくくなる。一方、ソース拡散層にｎ
^ー またはｐ^ー 拡張領域が設けられているので拡散層寄生
抵抗による遅延時問の増大は防がれている。また、ドレ
イン接合容量も第１の実施の形態と同様に低減されてい
る。

【００４５】

【発明の効果】第１の効果は、短チャネル効果が抑制さ
れ、かつドレイン接合容量の小さい絶縁ゲート電界効果
トランジスタが提供されるということである。これによ
り、高集積で遅延時間の短縮されたＬＳＩが提供できる
ようになる。その理由は空乏層拡大抑制領域が短チャネ
ル効果を抑制するが、ドレイン拡散層の底面がこの空乏
層拡大抑制領域より深く形成されているのでドレイン接
合容量は小さくなるからである。

【００４６】第２の効果は、短チャネル効果が抑制さ
れ、ドレイン接合容量が小さく、かつソース拡散層寄生
抵抗の小さい絶縁ゲート電界効果トランジスタが提供さ
れるということである。これにより、高集積で遅延時間
の短縮されたＬＳＩが提供できるようになる。その理由
は空乏層拡大抑制領域が短チャネル効果を抑制するが、
ドレイン拡散層の底面がこの空乏層拡大抑制領城より深
く形成されており、さらにソース拡散層にのみ接合の浅
い拡張領域が設けられているからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＣＭＯＳトランジ
スタの構造を示す模式的断面図である。

【図２】第１の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ａ）は、ｐウエルに空乏層拡
大抑制領域を形成中の状態である。（ｂ）はｎウエルに
空乏層拡大抑制領域を形成中の状態である。（ｃ）はゲ
ート電極の形成された状態である。

【図３】第１の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ｄ）はｐウエルにソースｎ^ー
拡散層とドレインｎ^ー 拡散層を形成中の状態である。
（ｅ）はｎウエルにソースｐ^ー 拡散層とドレインｐ^ー 拡
散層を形成中の状態である。（ｆ）はｐウエルにソース
ｎ⁺ 拡散層とドレインｎ⁺ 拡散層を形成中の状態であ
る。

【図４】第１の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ｇ）はｎウエルにソースｐ⁺
拡散層とドレインｐ⁺ 拡散層を形成中の状態である。
（ｈ）はｐウエルのドレインｎ⁺ 拡散層を更に深く形成
中の状態である。（ｉ）はｎウエルにドレインｐ⁺ 拡散
層を更に深く形成中の状態である。

【図５】図４（ｉ）のＡ−Ａ’断面およびＢ−Ｂ’断面
に沿った濃度分布を示すグラフである。

【図６】本発明の第２の実施の形態のＣＭＯＳトランジ
スタの構造を示す模式的断面図である。

【図７】第２の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ａ）は、ｐウエルにソースｎ
^ー 拡散層を形成中の状態である。（ｂ）はｎウエルにソ
ースｐ^ー 拡散層を形成中の状態である。（ｃ）はｐウエ
ルにソースｎ⁺ 拡散層とドレインｎ⁺ 拡散層を形成中の
状態である。

【図８】第２の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ｄ）はｎウエルにソースｐ⁺
拡散層とドレインｐ⁺ 拡散層を形成中の状態である。
（ｅ）はｐウエルのドレインｎ⁺ 拡散層を更に深く形成
中の状態である。（ｆ）はｎウエルにドレインｐ⁺ 拡散
層を更に深く形成中の状態である。

【図９】ＣＭＯＳインバータの回路図である。

【図１０】従来例のＣＭＯＳトランジスタの構造を示す
模式的断面図である。

【符号の説明】

１１、６１ シリコン基板 １２、６２、１０２ フィールド酸化膜 １３、６３ ｐウエル １４、６４、１０４ ｎウエル １５、１６、６５、６６ 空乏層拡大抑制領域 １７、６７、１０７ ゲート酸化膜 １９、６９、１０９ ゲート電極 ２１、７１ シリコン酸化膜 ２２、７２、１１２ ソースｎ^ー 拡散層 ２３ ドレインｎ^ー 拡散層 ２４、７４ ソースｎ⁺ 拡散層 ２５、７５、１１５ ドレインｎ⁺ 拡散層 ２６、７６ ソースｐ^ー 拡散層 ２７ ドレインｐ^ー 拡散層 ２８、７８、１１８ ソースｐ⁺ 拡散層 ２９、７９、１１９ ドレインｐ⁺ 拡散層 ３１、８１、９１、１３１ Ｎ−ＭＯＳ ３２、８２、９２、１３２ Ｐ−ＭＯＳ ９４、９８ ソース ９５、９９ ドレイン １２１ ｐ型シリコン基板 １２２ ｐ型領域

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板に第２導電型チャ
   ネル絶縁ゲート電界効果トランジスタを備えた半導体装
   置において、前 記基板の表面より所定の深さの位置に設けられ、前記
   電界効果トランジスタのチャネル領域直下からソース、
   ドレイン領域に延在して設けられた、空乏層拡大抑制用
   の前記基板より不純物濃度の高い第１導電型領域を有
   し、 前記基板に形成された第２導電型であるソース拡散層の
   底面は前記空乏層拡大抑制用の第１導電型領域のピーク
   濃度位置近傍またはそれよりも表面側に位置し、 前記基板に形成された第２導電型であるドレイン拡散層
   の底面は前記空乏層拡大抑制用の第１導電型領域のピー
   ク濃度位置よりも深く形成されていることを特微とする
   半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記ソース拡散層および前記ドレイン拡散層には、それ
   ぞれチヤネル側に浅い第２導電型ソース拡張領域および
   第２導電型ドレイン拡張領域が設けられていることを特
   微とする半導体装置
3. 【請求項３】 請求項１記載の半導体装置において、 前記ソース拡散層にのみ、チャネル側に浅い第２導電型
   ソース拡張領城が設けられていることを特徴とする半導
   体装置
4. 【請求項４】 第１導電型半導体基板に第２導電型チャ
   ネル絶縁ゲート電界効果トランジスタを備えた半導体装
   置の製造方法において、素子分離領域で囲まれた素子形成領域の全面に第１導電
   型不純物イオンを注入して、 前記基板の表面より所定の
   深さの位置に空乏層拡大抑制用に前記基板より濃度の高
   い第１導電型領域を形成する工程と、前記素子形成領域の絶縁膜上に ゲート電極を形成する工
   程と、前記素子形成領域に第２導電型不純物イオンを注入し
   て、底面が前記空乏層拡大抑制用の第１導電型領域のピ
   ーク濃度位置近傍またはそれよりも表面側に位置する ソ
   ース拡散層およびドレイン拡散層を形成する第１の拡散
   層形成工程と、 前記ソース拡散層をマスクして前記ドレイン拡散層にの
   み第２導電型不純物を、前記第１の拡散層形成工程より
   高いエネルギーでイオン注入して、ドレイン拡散層の底
   面を前記空乏層拡大抑制用の第１導電型領域のピーク濃
   度位置より深くする第２の拡散層形成工程とを有するこ
   とを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、 ゲート電極形成後に全面に第２導電型不純物を第１のエ
   ネルギーでイオン注入する工程と、ゲート電極側壁に絶
   縁膜を形成する工程と、全面に第２導電型不純物を前記
   第１のエネルギーよりも高い第２のエネルギーでイオン
   注入する工程とを順次行うことによって前記第１の拡散
   層形成工程を行うことを特徴とする半導体装置の製造方
   法。
6. 【請求項６】 請求項４記載の半導体装置の製造方法に
   おいて、 ゲート電極形成後に前記ドレイン領域をマスクして前記
   ソース領域にのみ第２導電型不純物を第１のエネルギー
   でイオン注入する工程と、ゲート電極側壁に絶縁膜を形
   成する工程と、全面に第２導電型不純物を前記第１のエ
   ネルギーよりも高い第２のエネルギーでイオン注入する
   工程とを順次行うことによって前記第１の拡散層形成工
   程を行うことを特徴とする半導体装置の製造方法。