JP2001028424A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2001028424A JP2001028424A JP11199507A JP19950799A JP2001028424A JP 2001028424 A JP2001028424 A JP 2001028424A JP 11199507 A JP11199507 A JP 11199507A JP 19950799 A JP19950799 A JP 19950799A JP 2001028424 A JP2001028424 A JP 2001028424A
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Abstract
(57)【要約】
【課題】 ＳＯＩ構造の半導体装置におけるＥＳＤ耐性
の向上を図る。 【解決手段】 ＳＯＩ構造の半導体装置において、静電
破壊保護用のダイオード３２，３３のみ半導体基板１上
に形成し、入力パッド３０を通じて侵入してくるＥＳＤ
ノイズを基板側に抜くようにしたことを特徴とする。
の向上を図る。 【解決手段】 ＳＯＩ構造の半導体装置において、静電
破壊保護用のダイオード３２，３３のみ半導体基板１上
に形成し、入力パッド３０を通じて侵入してくるＥＳＤ
ノイズを基板側に抜くようにしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えばＳＯＩ（Silicon On Ins
ulator）構造のＣＭＯＳ半導体装置におけるＥＳＤ（静
電破壊）保護素子の改良技術に関する。
製造方法に関し、更に言えばＳＯＩ（Silicon On Ins
ulator）構造のＣＭＯＳ半導体装置におけるＥＳＤ（静
電破壊）保護素子の改良技術に関する。
【０００２】
【従来の技術】図１６は従来の半導体装置の基本構成を
説明するための断面図である。図示例は、ＳＯＩ（Sili
con On Insulator）構造のＣＭＯＳインバータに適用す
る場合である。
説明するための断面図である。図示例は、ＳＯＩ（Sili
con On Insulator）構造のＣＭＯＳインバータに適用す
る場合である。
【０００３】図１６において、５１はシリコン基板等の
半導体基板で、５２は前記基板５１上に形成されたＳｉ
Ｏ2膜等の埋め込み絶縁膜で、５３は埋め込み絶縁膜５
２上に形成され、かつ素子等が形成されるシリコン膜で
あり、５４はシリコン膜５３に形成された素子分離膜で
ある。
半導体基板で、５２は前記基板５１上に形成されたＳｉ
Ｏ2膜等の埋め込み絶縁膜で、５３は埋め込み絶縁膜５
２上に形成され、かつ素子等が形成されるシリコン膜で
あり、５４はシリコン膜５３に形成された素子分離膜で
ある。
【０００４】また、前記素子分離膜５４以外の基板上に
はゲート酸化膜５５が形成され、その上にゲート電極５
６が形成され、更にはこのゲート電極５６に隣接するよ
うにＮ型ソース・ドレイン領域５７及びＰ型ソース・ド
レイン領域５８が形成されている。
はゲート酸化膜５５が形成され、その上にゲート電極５
６が形成され、更にはこのゲート電極５６に隣接するよ
うにＮ型ソース・ドレイン領域５７及びＰ型ソース・ド
レイン領域５８が形成されている。
【０００５】以下、全面を被覆するように層間絶縁膜５
９が形成され、前記ゲート電極５６及びソース・ドレイ
ン領域５７，５８にコンタクトする配線層６０が形成さ
れている。
９が形成され、前記ゲート電極５６及びソース・ドレイ
ン領域５７，５８にコンタクトする配線層６０が形成さ
れている。
【０００６】この従来のＳＯＩ構造の半導体装置は、Ｃ
ＭＯＳを構成するＮチャネル及びＰチャネル各々のＭＯ
Ｓトランジスタが、底面及び周囲を絶縁膜５２，５４，
５９で完全に阻止分離された構造である。
ＭＯＳを構成するＮチャネル及びＰチャネル各々のＭＯ
Ｓトランジスタが、底面及び周囲を絶縁膜５２，５４，
５９で完全に阻止分離された構造である。
【０００７】
【発明が解決しようとする課題】このような半導体装置
では、図１７に示すように外部から入力パッド６１を通
じて侵入するＥＳＤ（静電破壊）ノイズから入力回路６
２を保護するために、ＣＭＯＳバッファ型のＥＳＤ保護
回路６３を具備させていた。
では、図１７に示すように外部から入力パッド６１を通
じて侵入するＥＳＤ（静電破壊）ノイズから入力回路６
２を保護するために、ＣＭＯＳバッファ型のＥＳＤ保護
回路６３を具備させていた。
【０００８】しかしながら、上記ＥＳＤ保護回路６３で
は、ＥＳＤノイズによる電流が配線層を通じて抜けるた
め、パターン形状により局部的に電界集中し破壊され易
いという問題を有していた。
は、ＥＳＤノイズによる電流が配線層を通じて抜けるた
め、パターン形状により局部的に電界集中し破壊され易
いという問題を有していた。
【０００９】従って、本発明ではＳＯＩ構造のＣＭＯＳ
半導体装置におけるＥＳＤ耐性向上を可能にする半導体
装置とその製造方法を提供することを目的とする。
半導体装置におけるＥＳＤ耐性向上を可能にする半導体
装置とその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで、本発明はＳＯＩ
構造のＣＭＯＳ半導体装置において、図８及び図１５に
示すように半導体基板１上の埋め込み絶縁膜２上に形成
される半導体層の間に上に半導体素子が形成されるもの
で、前記埋め込み絶縁膜２を貫通して前記基板上にコン
タクトするコンタクト孔２３と、このコンタクト孔２３
内に埋め込まれたプラグ４０と、このプラグ４０と入力
パッド３０とを接続する配線層４１とを有し、前記プラ
グ４０が、前記配線層４１を介して入力パッド３０と接
続され、前記基板上にコンタクトすることで入力回路の
保護ダイオード３２，３３を構成していることを特徴と
する。
構造のＣＭＯＳ半導体装置において、図８及び図１５に
示すように半導体基板１上の埋め込み絶縁膜２上に形成
される半導体層の間に上に半導体素子が形成されるもの
で、前記埋め込み絶縁膜２を貫通して前記基板上にコン
タクトするコンタクト孔２３と、このコンタクト孔２３
内に埋め込まれたプラグ４０と、このプラグ４０と入力
パッド３０とを接続する配線層４１とを有し、前記プラ
グ４０が、前記配線層４１を介して入力パッド３０と接
続され、前記基板上にコンタクトすることで入力回路の
保護ダイオード３２，３３を構成していることを特徴と
する。
【００１１】また、その製造方法は、図１に示すように
半導体基板１上の埋め込み絶縁膜２上に半導体層３Ａ，
３Ｂ（図４参照）を形成し、図３に示すようにこの半導
体層３Ａ，３Ｂを前記埋め込み絶縁膜２とで取り囲んで
素子分離する素子分離膜６を形成する。次に、図５に示
すように前記素子分離膜以外の半導体層３Ａ，３Ｂ上に
ゲート酸化膜８を形成し、このゲート酸化膜８上にゲー
ト電極１１を形成する。続いて、前記ゲート電極１１を
マスクにして前記半導体層３Ａ，３Ｂに不純物をイオン
注入してソース・ドレイン領域１２，１３を形成する
（図６参照）。更に、図７に示すように全面に層間絶縁
膜１９を形成した後に、図８に示すようにこの層間絶縁
膜１９上に形成した第１のレジスト膜２０をマスクにし
て前記ソース・ドレイン領域１２，１３上にコンタクト
する第１のコンタクト孔２１を形成し、続いて層間絶縁
膜１９上に形成した第２のレジスト膜２２をマスクにし
て前記埋め込み絶縁膜２を貫通して前記基板上にコンタ
クトする第２のコンタクト孔２３を形成する。次に、前
記層間絶縁膜１９上に形成した第３のレジスト膜をマス
クにして前記第１及び第２のコンタクト孔下の領域に不
純物をイオン注入して高濃度の（Ｐ＋型及びＮ＋型）ソ
ース・ドレイン領域２５，２７及び高濃度の拡散層（Ｐ
＋層２６，Ｎ＋層２８）を形成する。そして、図９に示
すように前記第１及び第２のコンタクト孔２１，２３内
にプラグ４０を埋め込んだ後に、図１５に示すようにプ
ラグ４０上に配線層４１，４２，４３，４４を形成し、
かつ前記配線層４１と入力パッド３０とを接続すること
で保護ダイオード３２，３３を形成する工程とを有した
ことを特徴とする。
半導体基板１上の埋め込み絶縁膜２上に半導体層３Ａ，
３Ｂ（図４参照）を形成し、図３に示すようにこの半導
体層３Ａ，３Ｂを前記埋め込み絶縁膜２とで取り囲んで
素子分離する素子分離膜６を形成する。次に、図５に示
すように前記素子分離膜以外の半導体層３Ａ，３Ｂ上に
ゲート酸化膜８を形成し、このゲート酸化膜８上にゲー
ト電極１１を形成する。続いて、前記ゲート電極１１を
マスクにして前記半導体層３Ａ，３Ｂに不純物をイオン
注入してソース・ドレイン領域１２，１３を形成する
（図６参照）。更に、図７に示すように全面に層間絶縁
膜１９を形成した後に、図８に示すようにこの層間絶縁
膜１９上に形成した第１のレジスト膜２０をマスクにし
て前記ソース・ドレイン領域１２，１３上にコンタクト
する第１のコンタクト孔２１を形成し、続いて層間絶縁
膜１９上に形成した第２のレジスト膜２２をマスクにし
て前記埋め込み絶縁膜２を貫通して前記基板上にコンタ
クトする第２のコンタクト孔２３を形成する。次に、前
記層間絶縁膜１９上に形成した第３のレジスト膜をマス
クにして前記第１及び第２のコンタクト孔下の領域に不
純物をイオン注入して高濃度の（Ｐ＋型及びＮ＋型）ソ
ース・ドレイン領域２５，２７及び高濃度の拡散層（Ｐ
＋層２６，Ｎ＋層２８）を形成する。そして、図９に示
すように前記第１及び第２のコンタクト孔２１，２３内
にプラグ４０を埋め込んだ後に、図１５に示すようにプ
ラグ４０上に配線層４１，４２，４３，４４を形成し、
かつ前記配線層４１と入力パッド３０とを接続すること
で保護ダイオード３２，３３を形成する工程とを有した
ことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１３】図８及び図１５において、１は一導電型、
例えばＰ型のシリコン基板等の半導体基板であり、この
基板１上にはＳｉＯ2膜等から成る埋め込み絶縁膜２が
形成され、その上に形成されたシリコン膜から成る半導
体層３Ａ，３Ｂ上に半導体素子（ＭＯＳトランジスタ）
が形成されている。そして、前記埋め込み絶縁膜２を貫
通して前記基板１上にコンタクトするコンタクト孔２３
が形成され、このコンタクト孔２３内に埋め込まれたタ
ングステン膜から成るプラグ４０と、このプラグ４０と
入力パッド３０とが配線層４１を介して接続されてい
る。そして、前記プラグ４０が、前記配線層４１を介し
て入力回路の入力パッド３０と接続され、前記基板上に
コンタクトされることで保護ダイオード３２，３３を構
成していることを特徴としている。尚、以下の説明では
入力回路側に本発明を適用した一例を紹介するが、出力
回路側に本発明を適用するものであっても良い。
例えばＰ型のシリコン基板等の半導体基板であり、この
基板１上にはＳｉＯ2膜等から成る埋め込み絶縁膜２が
形成され、その上に形成されたシリコン膜から成る半導
体層３Ａ，３Ｂ上に半導体素子（ＭＯＳトランジスタ）
が形成されている。そして、前記埋め込み絶縁膜２を貫
通して前記基板１上にコンタクトするコンタクト孔２３
が形成され、このコンタクト孔２３内に埋め込まれたタ
ングステン膜から成るプラグ４０と、このプラグ４０と
入力パッド３０とが配線層４１を介して接続されてい
る。そして、前記プラグ４０が、前記配線層４１を介し
て入力回路の入力パッド３０と接続され、前記基板上に
コンタクトされることで保護ダイオード３２，３３を構
成していることを特徴としている。尚、以下の説明では
入力回路側に本発明を適用した一例を紹介するが、出力
回路側に本発明を適用するものであっても良い。
【００１４】以下、上記半導体装置の製造方法について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１５】先ず、図１において、前記基板１上に周知
なＳＯＩ製法技術を用いておよそ７０００Åの膜厚のＳ
ｉＯ2膜等から成る埋め込み絶縁膜２を形成し、その上
におよそ２０００Åの膜厚のポリシリコン膜（シリコン
膜でも良い。）３を形成する。そして、このポリシリコ
ン膜３にＮ−型不純物、例えばリンイオンをおよそ９０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量でイ
オン注入することで、その不純物濃度が１×１０16／ｃ
ｍ3程度のＮ−型層とする。
なＳＯＩ製法技術を用いておよそ７０００Åの膜厚のＳ
ｉＯ2膜等から成る埋め込み絶縁膜２を形成し、その上
におよそ２０００Åの膜厚のポリシリコン膜（シリコン
膜でも良い。）３を形成する。そして、このポリシリコ
ン膜３にＮ−型不純物、例えばリンイオンをおよそ９０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量でイ
オン注入することで、その不純物濃度が１×１０16／ｃ
ｍ3程度のＮ−型層とする。
【００１６】次に、図２において、前記ポリシリコン膜
３上を熱酸化しておよそ５００Åの膜厚のパッド酸化膜
４を形成し、このパッド酸化膜４上に開口部を有するお
よそ１５００Åの膜厚のシリコン窒化膜５を形成する。
３上を熱酸化しておよそ５００Åの膜厚のパッド酸化膜
４を形成し、このパッド酸化膜４上に開口部を有するお
よそ１５００Åの膜厚のシリコン窒化膜５を形成する。
【００１７】続いて、図３において、前記シリコン窒化
膜５をマスクに周知のＬＯＣＯＳ（Local Oxidation Of
Silicon）法によりおよそ６０００Åの膜厚の素子分離
膜６を形成する。即ち、２０００Åのポリシリコン膜３
は、酸化されてトランジスタ領域が分離されることにな
る。
膜５をマスクに周知のＬＯＣＯＳ（Local Oxidation Of
Silicon）法によりおよそ６０００Åの膜厚の素子分離
膜６を形成する。即ち、２０００Åのポリシリコン膜３
は、酸化されてトランジスタ領域が分離されることにな
る。
【００１８】次に、図４において、前記シリコン窒化膜
５を除去した後に、前記Ｎ−型層化されたポリシリコン
膜３内のＰ−型層化したい領域上に開口部を有するレジ
スト膜７を形成した状態で、Ｐ−型不純物、例えばボロ
ンイオンをおよそ５０ＫｅＶの加速電圧で、５×１０13
／ｃｍ2の注入量でイオン注入することで、その不純物
濃度が１×１０16／ｃｍ3程度のＰ−型層とする。これ
により、前記ポリシリコン膜３は、Ｎ−型層３ＡとＰ−
型層３Ｂの半導体層となり、この各層上に半導体素子が
形成される。
５を除去した後に、前記Ｎ−型層化されたポリシリコン
膜３内のＰ−型層化したい領域上に開口部を有するレジ
スト膜７を形成した状態で、Ｐ−型不純物、例えばボロ
ンイオンをおよそ５０ＫｅＶの加速電圧で、５×１０13
／ｃｍ2の注入量でイオン注入することで、その不純物
濃度が１×１０16／ｃｍ3程度のＰ−型層とする。これ
により、前記ポリシリコン膜３は、Ｎ−型層３ＡとＰ−
型層３Ｂの半導体層となり、この各層上に半導体素子が
形成される。
【００１９】続いて、図５及び図１０において、前記素
子分離膜６以外の活性領域の半導体層（Ｎ−型層３Ａと
Ｐ−型層３Ｂ）上を熱酸化しておよそ７０Åの膜厚のゲ
ート酸化膜８を形成した後に、このゲート酸化膜３上に
例えば、およそ１０００Åの膜厚の導電化されたポリシ
リコン膜９とおよそ１０００Åの膜厚のタングステンシ
リサイド（ＷＳｉｘ）膜１０から成る積層膜を形成し、
この積層膜をパターニングして各ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄを形成する。
子分離膜６以外の活性領域の半導体層（Ｎ−型層３Ａと
Ｐ−型層３Ｂ）上を熱酸化しておよそ７０Åの膜厚のゲ
ート酸化膜８を形成した後に、このゲート酸化膜３上に
例えば、およそ１０００Åの膜厚の導電化されたポリシ
リコン膜９とおよそ１０００Åの膜厚のタングステンシ
リサイド（ＷＳｉｘ）膜１０から成る積層膜を形成し、
この積層膜をパターニングして各ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄを形成する。
【００２０】ここで、前記ゲート電極１１Ａ，１１Ｂは
入力回路用のもので、およそ２．０μｍ程度のゲート長
を有し、前記ゲート電極１１Ｃ，１１Ｄは内部回路用の
もので、およそ０．３μｍ程度のゲート長を有してい
る。尚、各ゲート電極は、ポリシリコン膜だけの単層膜
であっても良い。
入力回路用のもので、およそ２．０μｍ程度のゲート長
を有し、前記ゲート電極１１Ｃ，１１Ｄは内部回路用の
もので、およそ０．３μｍ程度のゲート長を有してい
る。尚、各ゲート電極は、ポリシリコン膜だけの単層膜
であっても良い。
【００２１】次に、図６及び図１１において、周知なＣ
ＭＯＳ構造のソース・ドレイン形成方法によりレジスト
（ＰＲ）膜をマスクにして導電型に合わせて所望の不純
物をイオン注入することで、前記ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄに隣接するように、それぞれ前記
Ｎ−型層３Ａ，３Ｃには低濃度のＬＰ型ソース・ドレイ
ン領域１２を形成し、前記Ｐ−型層３Ｂ，３Ｄには低濃
度のＬＮ型ソース・ドレイン領域１３を形成すると共
に、前記Ｎ−型層３Ａ，３Ｃ及びＰ−型層３Ｂ，３Ｄの
一部にもそれぞれＬＰ層１４及びＬＮ層１５を形成する
（図１１及び図１２参照）。尚、ここで、前記ＬＰ層１
２，１４は低濃度のＰ型層であり、Ｎ−層３Ａ，３Ｃよ
り濃度が高く、およそ１０17〜１０18／ｃｍ3程度であ
る。また、前記ＬＮ層１３，１５は低濃度のＮ型層であ
り、Ｐ−層３Ｂ，３Ｄより濃度が高く、およそ１０17〜
１０18／ｃｍ3程度である。
ＭＯＳ構造のソース・ドレイン形成方法によりレジスト
（ＰＲ）膜をマスクにして導電型に合わせて所望の不純
物をイオン注入することで、前記ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄに隣接するように、それぞれ前記
Ｎ−型層３Ａ，３Ｃには低濃度のＬＰ型ソース・ドレイ
ン領域１２を形成し、前記Ｐ−型層３Ｂ，３Ｄには低濃
度のＬＮ型ソース・ドレイン領域１３を形成すると共
に、前記Ｎ−型層３Ａ，３Ｃ及びＰ−型層３Ｂ，３Ｄの
一部にもそれぞれＬＰ層１４及びＬＮ層１５を形成する
（図１１及び図１２参照）。尚、ここで、前記ＬＰ層１
２，１４は低濃度のＰ型層であり、Ｎ−層３Ａ，３Ｃよ
り濃度が高く、およそ１０17〜１０18／ｃｍ3程度であ
る。また、前記ＬＮ層１３，１５は低濃度のＮ型層であ
り、Ｐ−層３Ｂ，３Ｄより濃度が高く、およそ１０17〜
１０18／ｃｍ3程度である。
【００２２】そして、前記ゲート電極１１Ａ，１１Ｂ，
１１Ｃ，１１Ｄの側壁部に側壁絶縁膜１７を形成した後
にサリサイド技術を用いて、前記ソース・ドレイン領域
１２，１３上にチタンシリサイド（ＴｉＳｉ2）膜１８
を形成する。尚、本工程は周知なサリサイド技術であり
説明を簡略するが、例えば、基板全面におよそ４００Å
の膜厚のチタン膜をスパッタ蒸着した後に、ＲＴＡ（ラ
ビッド・サーマル・アニール）処理して、チタン膜とシ
リコンとを反応させ、そして、素子分離膜６及び側壁絶
縁膜１７上に残留した未反応のチタン膜及びチタン反応
物（ＴｉＮ膜）を除去することで、図６に示すように前
記ソース・ドレイン領域１２，１３の表層にチタンシリ
サイド膜１８を形成するものである。
１１Ｃ，１１Ｄの側壁部に側壁絶縁膜１７を形成した後
にサリサイド技術を用いて、前記ソース・ドレイン領域
１２，１３上にチタンシリサイド（ＴｉＳｉ2）膜１８
を形成する。尚、本工程は周知なサリサイド技術であり
説明を簡略するが、例えば、基板全面におよそ４００Å
の膜厚のチタン膜をスパッタ蒸着した後に、ＲＴＡ（ラ
ビッド・サーマル・アニール）処理して、チタン膜とシ
リコンとを反応させ、そして、素子分離膜６及び側壁絶
縁膜１７上に残留した未反応のチタン膜及びチタン反応
物（ＴｉＮ膜）を除去することで、図６に示すように前
記ソース・ドレイン領域１２，１３の表層にチタンシリ
サイド膜１８を形成するものである。
【００２３】尚、ＲＴＡ処理は、過剰なシリサイド化が
進まないように２ステップで行っている。即ち、第１回
目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜
４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ
７５０℃〜８５０℃で、１０〜４５秒ほど行っている。
進まないように２ステップで行っている。即ち、第１回
目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜
４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ
７５０℃〜８５０℃で、１０〜４５秒ほど行っている。
【００２４】続いて、図７において、全面にＣＶＤ酸化
膜及びＢＰＳＧ膜等から成るおよそ６０００Åの膜厚の
層間絶縁膜１９を形成した後に、この層間絶縁膜１９上
に第１のレジスト（ＰＲ）膜２０（図８参照）を形成
し、このレジスト膜２０をマスクにして図７に示すよう
に前記ソース・ドレイン領域１２，１３上（チタンシリ
サイド膜１８を介して）にコンタクトする第１のコンタ
クト孔２１を形成する。
膜及びＢＰＳＧ膜等から成るおよそ６０００Åの膜厚の
層間絶縁膜１９を形成した後に、この層間絶縁膜１９上
に第１のレジスト（ＰＲ）膜２０（図８参照）を形成
し、このレジスト膜２０をマスクにして図７に示すよう
に前記ソース・ドレイン領域１２，１３上（チタンシリ
サイド膜１８を介して）にコンタクトする第１のコンタ
クト孔２１を形成する。
【００２５】更に、前記ＬＰ層１４及びＬＮ層１５上に
開口を有する第２のレジスト（ＰＲ）膜２２（図８参
照）を形成し、このレジスト膜２２をマスクにして図１
３に示すように前記ＬＰ層１４及びＬＮ層１５内に前記
基板１表層まで到達する深い第２のコンタクト孔２３を
形成する。尚、図８は図１３のＡ−Ａ断面図である。
開口を有する第２のレジスト（ＰＲ）膜２２（図８参
照）を形成し、このレジスト膜２２をマスクにして図１
３に示すように前記ＬＰ層１４及びＬＮ層１５内に前記
基板１表層まで到達する深い第２のコンタクト孔２３を
形成する。尚、図８は図１３のＡ−Ａ断面図である。
【００２６】そして、前記第１及び第２のレジスト膜２
０，２２を除去した後に、前記ＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４上に開口を有する不図示の第３
のレジスト膜を形成し、図８及び図１３に示すように、
このレジスト膜をマスクにしてＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４にリンイオンをおよそ２５Ｋｅ
Ｖの加速電圧で、３×１０14／ｃｍ2の注入量でイオン
注入してＰ＋型ソース・ドレイン領域２５及びＰ＋層２
６を形成する。
０，２２を除去した後に、前記ＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４上に開口を有する不図示の第３
のレジスト膜を形成し、図８及び図１３に示すように、
このレジスト膜をマスクにしてＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４にリンイオンをおよそ２５Ｋｅ
Ｖの加速電圧で、３×１０14／ｃｍ2の注入量でイオン
注入してＰ＋型ソース・ドレイン領域２５及びＰ＋層２
６を形成する。
【００２７】また、前記第３のレジスト膜を除去した後
に、前記ＬＮ型ソース・ドレイン領域１３及びＬＮ層１
５上に開口を有する不図示の第４のレジスト膜を形成
し、このレジスト膜をマスクにしてＬＮ型ソース・ドレ
イン領域１３及びＬＮ層１５に二フッ化ボロンイオンを
およそ４０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の
注入量でイオン注入してＮ＋型ソース・ドレイン領域２
７及びＮ＋層２８を形成する。
に、前記ＬＮ型ソース・ドレイン領域１３及びＬＮ層１
５上に開口を有する不図示の第４のレジスト膜を形成
し、このレジスト膜をマスクにしてＬＮ型ソース・ドレ
イン領域１３及びＬＮ層１５に二フッ化ボロンイオンを
およそ４０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の
注入量でイオン注入してＮ＋型ソース・ドレイン領域２
７及びＮ＋層２８を形成する。
【００２８】図１４は本発明の半導体装置の等価回路図
であり、図１５はそのレイアウト図である。
であり、図１５はそのレイアウト図である。
【００２９】図１４において、３０は入力パッドであ
り、この入力パッド３０を通じて侵入するＥＳＤノイズ
から入力回路３１を保護するために保護ダイオード３
２，３３が形成されている。ここで、保護ダイオード３
２も基板側に形成するには図８に示すように埋め込み絶
縁膜２を貫通するコンタクト孔２３と、その直下を含む
領域に高濃度のＮ型層（例えば、Ｎ−ウエル２９）を形
成しておく必要がある。また、このＮ−ウエル２９は、
埋め込み絶縁膜２を形成した後に形成し、その後、半導
体層３を形成すれば良い。尚、前記入力回路３１は、電
源電圧Ｖｄｄ１にそのソース電極が接続されたＰチャネ
ル型ＭＯＳトランジスタ３４と、このＰチャネル型ＭＯ
Ｓトランジスタ３４のドレイン電極が、そのソース電極
が接地電圧Ｖｓｓ１に接続されたＮチャネル型ＭＯＳト
ランジスタ３５のドレイン電極に接続されて成る構成で
ある。
り、この入力パッド３０を通じて侵入するＥＳＤノイズ
から入力回路３１を保護するために保護ダイオード３
２，３３が形成されている。ここで、保護ダイオード３
２も基板側に形成するには図８に示すように埋め込み絶
縁膜２を貫通するコンタクト孔２３と、その直下を含む
領域に高濃度のＮ型層（例えば、Ｎ−ウエル２９）を形
成しておく必要がある。また、このＮ−ウエル２９は、
埋め込み絶縁膜２を形成した後に形成し、その後、半導
体層３を形成すれば良い。尚、前記入力回路３１は、電
源電圧Ｖｄｄ１にそのソース電極が接続されたＰチャネ
ル型ＭＯＳトランジスタ３４と、このＰチャネル型ＭＯ
Ｓトランジスタ３４のドレイン電極が、そのソース電極
が接地電圧Ｖｓｓ１に接続されたＮチャネル型ＭＯＳト
ランジスタ３５のドレイン電極に接続されて成る構成で
ある。
【００３０】図１５は上記図１４の構成を便宜的に表し
たレイアウト図であり、図示したように前記入力パッド
３０と前記Ｐ＋層２６及びＮ＋層２８とがＡｌ合金（Ａ
ｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る
配線層４１を介して相互接続され、またＰチャネル型Ｍ
ＯＳトランジスタ３４のドレイン電極と、Ｎチャネル型
ＭＯＳトランジスタ３５のドレイン電極とが配線層４２
を介して相互接続され、更にＰチャネル型ＭＯＳトラン
ジスタ３４のソース電極と、電源電圧Ｖｄｄ１とが配線
層４３を介して相互接続されると共に、Ｎチャネル型Ｍ
ＯＳトランジスタ３５のソース電極と、接地電圧Ｖｓｓ
１とが配線層４４を介して相互接続されている。
たレイアウト図であり、図示したように前記入力パッド
３０と前記Ｐ＋層２６及びＮ＋層２８とがＡｌ合金（Ａ
ｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る
配線層４１を介して相互接続され、またＰチャネル型Ｍ
ＯＳトランジスタ３４のドレイン電極と、Ｎチャネル型
ＭＯＳトランジスタ３５のドレイン電極とが配線層４２
を介して相互接続され、更にＰチャネル型ＭＯＳトラン
ジスタ３４のソース電極と、電源電圧Ｖｄｄ１とが配線
層４３を介して相互接続されると共に、Ｎチャネル型Ｍ
ＯＳトランジスタ３５のソース電極と、接地電圧Ｖｓｓ
１とが配線層４４を介して相互接続されている。
【００３１】以上、本発明では入力パッド３０を通じて
侵入したＥＳＤノイズ（電荷）を基板側に逃がすことに
よって、従来構造に比して配線パターンに依存しないの
で静電破壊強度を高めることができる。
侵入したＥＳＤノイズ（電荷）を基板側に逃がすことに
よって、従来構造に比して配線パターンに依存しないの
で静電破壊強度を高めることができる。
【００３２】また、本発明の保護素子（図１６に示すダ
イオード構造）は、従来の保護素子（図１７に示すＣＭ
ＯＳバッファ構造）に比して占有面積が小さくなるた
め、微細化に有利な構造である。
イオード構造）は、従来の保護素子（図１７に示すＣＭ
ＯＳバッファ構造）に比して占有面積が小さくなるた
め、微細化に有利な構造である。
【００３３】
【発明の効果】本発明によれば、入力パッドを通じて侵
入したＥＳＤノイズ（電荷）を基板側に逃がすことによ
って、従来構造に比して静電破壊強度の高い半導体装置
が実現できる。
入したＥＳＤノイズ（電荷）を基板側に逃がすことによ
って、従来構造に比して静電破壊強度の高い半導体装置
が実現できる。
【００３４】また、本発明構造は、従来構造に比して保
護素子専用の面積を小さくできるため、更なる微細化が
図れる。
護素子専用の面積を小さくできるため、更なる微細化が
図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図１０】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１１】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１２】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１３】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１４】本発明の一実施形態の半導体装置の等価回路
図である。
図である。
【図１５】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１６】従来の半導体装置を示す断面図である。
【図１７】従来の半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE07 BH05 BH12 BH13 CD04 EZ01 EZ06 EZ13 EZ20 5F048 AA02 AB04 AC03 BA09 BA16 BB05 BB08 BC06 BC07 BF06 BF07 BF11 BF16 BG13 CC06 CC13 CC18 CC19 DA25 5F110 AA22 BB04 CC02 DD04 DD30 EE05 EE09 EE33 EE42 FF02 FF23 GG02 GG13 GG32 HJ01 HJ13 HK05 HK40 HL03 HL06 NN66
Claims (3)
- 【請求項１】 半導体基板上の絶縁膜と、この絶縁膜上
に形成される半導体層と、この半導体層上に形成される
半導体素子とを有する半導体装置において、 前記絶縁膜を貫通して前記基板上にコンタクトするコン
タクト孔と、 前記コンタクト孔内に埋め込まれた金属膜と、 前記金属膜と入力回路の入力パッドとを接続する配線層
とを有したことを特徴とする半導体装置。 - 【請求項２】 前記金属膜が、前記配線層を介して入力
パッドと接続され、前記基板上にコンタクトすることで
前記入力回路の保護ダイオードを構成していることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上の絶縁膜上に一導電型の半
導体層を形成する工程と、 前記半導体層を前記絶縁膜とで取り囲んで素子分離する
素子分離膜を形成する工程と、 前記素子分離膜以外の半導体層上にゲート酸化膜を形成
し、このゲート酸化膜上にゲート電極を形成する工程
と、 前記ゲート電極をマスクにして前記半導体層に逆導電型
の不純物をイオン注入してソース・ドレイン領域を形成
する工程と、 全面に層間絶縁膜を形成した後にこの層間絶縁膜上に形
成した第１のレジスト膜をマスクにして前記ソース・ド
レイン領域上にコンタクトする第１のコンタクト孔を形
成する工程と、 前記層間絶縁膜上に形成した第２のレジスト膜をマスク
にして前記絶縁膜を貫通して前記基板上にコンタクトす
る第２のコンタクト孔を形成する工程と、前記層間絶縁
膜上に形成した第３のレジスト膜をマスクにして前記第
１及び第２のコンタクト孔下の領域に逆導電型の不純物
をイオン注入して高濃度の拡散層を形成する工程と、 前記第１及び第２のコンタクト孔内に第１及び第２の金
属膜を埋め込む工程と、 前記第１及び第２の金属膜上に第１及び第２の配線層を
形成し、かつ前記第２の配線層と入力回路の入力パッド
とを接続する工程とを有したことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11199507A JP2001028424A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11199507A JP2001028424A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001028424A true JP2001028424A (ja) | 2001-01-30 |
Family
ID=16408978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11199507A Pending JP2001028424A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001028424A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154151B2 (en) | 2004-06-03 | 2006-12-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7208779B2 (en) | 2004-04-16 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| FR2985372A1 (fr) * | 2012-01-04 | 2013-07-05 | St Microelectronics Sa | Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques |
-
1999
- 1999-07-13 JP JP11199507A patent/JP2001028424A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208779B2 (en) | 2004-04-16 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7154151B2 (en) | 2004-06-03 | 2006-12-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| RU2501117C2 (ru) * | 2009-06-18 | 2013-12-10 | Шарп Кабусики Кайся | Полупроводниковое устройство |
| US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
| FR2985372A1 (fr) * | 2012-01-04 | 2013-07-05 | St Microelectronics Sa | Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |