JP2001196466A - 静電保護用ｍｏｓ型ダイオードと入出力保護回路 - Google Patents
静電保護用ｍｏｓ型ダイオードと入出力保護回路Info
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- JP2001196466A JP2001196466A JP2000247750A JP2000247750A JP2001196466A JP 2001196466 A JP2001196466 A JP 2001196466A JP 2000247750 A JP2000247750 A JP 2000247750A JP 2000247750 A JP2000247750 A JP 2000247750A JP 2001196466 A JP2001196466 A JP 2001196466A
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Abstract
(57)【要約】
【課題】 動作電圧を下げ、しかも電荷引抜き能力を高
める。 【解決手段】 Ｐウエル６の内側の基板表面側には基板
濃度を高めたＰ+-ウエル９が形成され、基板表面にはゲ
ート酸化膜１０を介してポリシリコンゲート電極１２が
形成され、そのゲート電極１２を挾んでＰ+-ウエル９内
に二重拡散構造のソース１４とドレイン１７が形成され
ている。ドレイン１７のＮ+拡散層１７ａは、ゲート電
極１２と間隔をもって配置されている。Ｎ-拡散層１４
ｂ，１７ｂは内部回路用ＭＯＳトランジスタのソース、
ドレインの拡散層よりも深く形成されている。Ｎ-拡散
層１７ｂは接合部分でＮ+拡散層１７ａを覆っておら
ず、Ｎ+拡散層１７ａは接合部分でＰ+-ウエル９と接
合している。ソース１４とゲート電極１２が接続されて
接地電位が与えられ、ドレイン１７が入出力端子２４と
内部回路に接続される。
める。 【解決手段】 Ｐウエル６の内側の基板表面側には基板
濃度を高めたＰ+-ウエル９が形成され、基板表面にはゲ
ート酸化膜１０を介してポリシリコンゲート電極１２が
形成され、そのゲート電極１２を挾んでＰ+-ウエル９内
に二重拡散構造のソース１４とドレイン１７が形成され
ている。ドレイン１７のＮ+拡散層１７ａは、ゲート電
極１２と間隔をもって配置されている。Ｎ-拡散層１４
ｂ，１７ｂは内部回路用ＭＯＳトランジスタのソース、
ドレインの拡散層よりも深く形成されている。Ｎ-拡散
層１７ｂは接合部分でＮ+拡散層１７ａを覆っておら
ず、Ｎ+拡散層１７ａは接合部分でＰ+-ウエル９と接
合している。ソース１４とゲート電極１２が接続されて
接地電位が与えられ、ドレイン１７が入出力端子２４と
内部回路に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の入出
力に印加される高い電圧によって内部回路が破壊される
ことを防ぐための入出力保護回路、そこで用いられる静
電保護用ＭＯＳ型ダイオード及びその入出力保護回路を
備えた半導体装置に関するものである。
力に印加される高い電圧によって内部回路が破壊される
ことを防ぐための入出力保護回路、そこで用いられる静
電保護用ＭＯＳ型ダイオード及びその入出力保護回路を
備えた半導体装置に関するものである。
【０００２】
【従来の技術】半導体装置の静電耐圧向上のために、高
濃度拡散層の周りを深い低濃度拡散層で包み込むことに
より強い接合を形成することが提案されている（例え
ば、特開平０６−３３４１８２号公報、特開平０９−１
９９６７４号公報、特開平１１−１７０２２号公報など
を参照）。しかし、この構造でゲート電極を接地してＭ
ＯＳ型ダイオードとして使用すると、低濃度拡散層を使
用したがゆえに１５Ｖ以下の低電圧動作は困難であっ
た。
濃度拡散層の周りを深い低濃度拡散層で包み込むことに
より強い接合を形成することが提案されている（例え
ば、特開平０６−３３４１８２号公報、特開平０９−１
９９６７４号公報、特開平１１−１７０２２号公報など
を参照）。しかし、この構造でゲート電極を接地してＭ
ＯＳ型ダイオードとして使用すると、低濃度拡散層を使
用したがゆえに１５Ｖ以下の低電圧動作は困難であっ
た。
【０００３】低電圧（７〜１５Ｖ程度）で動作する保護
用素子として、互いに拡散濃度が少し濃いＰＮ接合で形
成するツェナーダイオードが考えられる。しかし、ツェ
ナーダイオードではアバランシェブレイクダウン後に流
れる電流が少ないので、入出力端子からの電荷の引抜き
が悪く、印加電圧を下げきれずに内部回路用ＭＯＳトラ
ンジスタのゲート酸化膜破壊を起こす虞れがある。その
ため、電荷引抜き能力を上げるためには、ダイオード面
積を大きくすることが必要となり、高集積化の妨げとな
る。
用素子として、互いに拡散濃度が少し濃いＰＮ接合で形
成するツェナーダイオードが考えられる。しかし、ツェ
ナーダイオードではアバランシェブレイクダウン後に流
れる電流が少ないので、入出力端子からの電荷の引抜き
が悪く、印加電圧を下げきれずに内部回路用ＭＯＳトラ
ンジスタのゲート酸化膜破壊を起こす虞れがある。その
ため、電荷引抜き能力を上げるためには、ダイオード面
積を大きくすることが必要となり、高集積化の妨げとな
る。
【０００４】
【発明が解決しようとする課題】そこで、本発明は、内
部回路用ＭＯＳトランジスタの降伏電圧やゲート酸化膜
耐圧よりも低い電圧で動作することができ、しかも電荷
引抜き能力の高いＭＯＳ型ダイオードとそれを用いた入
出力保護回路、さらにはその入出力回路を備えた半導体
装置を提供することを目的とするものである。
部回路用ＭＯＳトランジスタの降伏電圧やゲート酸化膜
耐圧よりも低い電圧で動作することができ、しかも電荷
引抜き能力の高いＭＯＳ型ダイオードとそれを用いた入
出力保護回路、さらにはその入出力回路を備えた半導体
装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】ＭＯＳ型ダイオードで
は、ソースがあるためにドレイン側のゲート電極端のア
バランシェブレイクダウン（以下、ゲートモジュレーテ
ッドブレイクダウンといい、その耐圧をゲートモジュレ
ーテッド耐圧という）により発生する電流がドレイン、
ソース、基板で構成する横形寄生バイポーラトランジス
タのベース電流となり、ソース側にその電流を増幅して
流すことができる（以下、バイポーラ動作といい、その
電圧をバイポーラ動作電圧という）ため、電荷の引抜き
がスムーズに行われ、素子面積の縮小化を図ることがで
きる。
は、ソースがあるためにドレイン側のゲート電極端のア
バランシェブレイクダウン（以下、ゲートモジュレーテ
ッドブレイクダウンといい、その耐圧をゲートモジュレ
ーテッド耐圧という）により発生する電流がドレイン、
ソース、基板で構成する横形寄生バイポーラトランジス
タのベース電流となり、ソース側にその電流を増幅して
流すことができる（以下、バイポーラ動作といい、その
電圧をバイポーラ動作電圧という）ため、電荷の引抜き
がスムーズに行われ、素子面積の縮小化を図ることがで
きる。
【０００６】そこで、本発明では、ＭＯＳ型ダイオード
とツェナーダイオードの利点を組み合わせて、ＭＯＳ型
ダイオードのソース、ドレイン部においてコンタクト用
高濃度拡散層とそれを包み込むように深くて低濃度の拡
散層を配置し、さらにウエル又は基板の濃度を濃くする
ことにより、ソース、ドレインとウエル又は基板とのＰ
Ｎ接合の耐圧が７〜１５Ｖ程度の電圧でブレイクダウン
するツェナーダイオードを形成して、低電圧で動作し、
かつ、電荷の引抜きのよい静電保護用ＭＯＳ型ダイオー
ド構造とした。
とツェナーダイオードの利点を組み合わせて、ＭＯＳ型
ダイオードのソース、ドレイン部においてコンタクト用
高濃度拡散層とそれを包み込むように深くて低濃度の拡
散層を配置し、さらにウエル又は基板の濃度を濃くする
ことにより、ソース、ドレインとウエル又は基板とのＰ
Ｎ接合の耐圧が７〜１５Ｖ程度の電圧でブレイクダウン
するツェナーダイオードを形成して、低電圧で動作し、
かつ、電荷の引抜きのよい静電保護用ＭＯＳ型ダイオー
ド構造とした。
【０００７】すなわち、本発明の静電保護用ＭＯＳ型ダ
イオードは、ソース、ドレインの少なくともドレインが
高濃度拡散層及びそれよりも低濃度で、その高濃度拡散
層を包み込み、内部回路用ＭＯＳトランジスタのソー
ス、ドレインよりも深く形成された低濃度拡散層を備
え、ソース、ドレインが形成されているウエル又は基板
で少なくともソース、ドレインと接する部分の濃度が内
部回路用ＭＯＳトランジスタの同領域よりも濃くされて
いるＭＯＳトランジスタと、このＭＯＳトランジスタの
ゲート電極とソースとを導通させて一定電位を与える導
電性配線とを備えているものである。本発明の入出力保
護回路は、このＭＯＳ型ダイオードのドレインを外部入
出力端子と内部回路に接続したものである。ここで、入
出力の語は、入力、出力、及び入力と出力を兼用したい
わゆる入出力を含む広義の意味で使用している。
イオードは、ソース、ドレインの少なくともドレインが
高濃度拡散層及びそれよりも低濃度で、その高濃度拡散
層を包み込み、内部回路用ＭＯＳトランジスタのソー
ス、ドレインよりも深く形成された低濃度拡散層を備
え、ソース、ドレインが形成されているウエル又は基板
で少なくともソース、ドレインと接する部分の濃度が内
部回路用ＭＯＳトランジスタの同領域よりも濃くされて
いるＭＯＳトランジスタと、このＭＯＳトランジスタの
ゲート電極とソースとを導通させて一定電位を与える導
電性配線とを備えているものである。本発明の入出力保
護回路は、このＭＯＳ型ダイオードのドレインを外部入
出力端子と内部回路に接続したものである。ここで、入
出力の語は、入力、出力、及び入力と出力を兼用したい
わゆる入出力を含む広義の意味で使用している。
【０００８】
【発明の実施の形態】本発明にかかるＭＯＳ型ダイオー
ドにおいて、ウエルが存在するときは、そのウエルは２
層構造からなることが好ましい。その結果、下層のウエ
ルを内部回路用ＭＯＳトランジスタのウエル形成と同じ
工程で形成し、その下層ウエルにさらに不純物を注入し
てソース、ドレインと接する上層ウエルを形成すること
により、ＭＯＳ型ダイオードの上層ウエルの基板濃度を
内部回路用ＭＯＳトランジスタのウエル濃度よりも高く
することができる。
ドにおいて、ウエルが存在するときは、そのウエルは２
層構造からなることが好ましい。その結果、下層のウエ
ルを内部回路用ＭＯＳトランジスタのウエル形成と同じ
工程で形成し、その下層ウエルにさらに不純物を注入し
てソース、ドレインと接する上層ウエルを形成すること
により、ＭＯＳ型ダイオードの上層ウエルの基板濃度を
内部回路用ＭＯＳトランジスタのウエル濃度よりも高く
することができる。
【０００９】電荷引抜き効率をさらに高めるべく、ドレ
インの高濃度拡散層は、ゲート電極と間隔をもって設置
されていることが好ましい。その結果、ウエル濃度を高
めてもゲートモジュレーテッド耐圧の低下を抑制するこ
とができ、ウエル濃度を高めることにより、ＭＯＳ型ダ
イオードのバイポーラ動作電圧を下げることができる。
インの高濃度拡散層は、ゲート電極と間隔をもって設置
されていることが好ましい。その結果、ウエル濃度を高
めてもゲートモジュレーテッド耐圧の低下を抑制するこ
とができ、ウエル濃度を高めることにより、ＭＯＳ型ダ
イオードのバイポーラ動作電圧を下げることができる。
【００１０】ドレインの低濃度拡散層の一態様は、ドレ
インの高濃度拡散層の底面及び側面の全てを包み込んだ
ものである。
インの高濃度拡散層の底面及び側面の全てを包み込んだ
ものである。
【００１１】ドレインの低濃度拡散層の他の態様は、ド
レインの高濃度拡散層の一部分とウエル又は基板とが接
合するように形成されたものである。この場合、ドレイ
ンの高濃度拡散層とウエル又は基板との接合部分の接合
耐圧は、ドレインの高濃度拡散層とウエル又は基板との
間に低濃度拡散層が存在する部分の接合耐圧に比べて低
くなるので、バイポーラ動作の引き金になるベース電流
をより低い電圧で流すことができ、ＭＯＳ型ダイオード
のバイポーラ動作電圧を下げることができる。
レインの高濃度拡散層の一部分とウエル又は基板とが接
合するように形成されたものである。この場合、ドレイ
ンの高濃度拡散層とウエル又は基板との接合部分の接合
耐圧は、ドレインの高濃度拡散層とウエル又は基板との
間に低濃度拡散層が存在する部分の接合耐圧に比べて低
くなるので、バイポーラ動作の引き金になるベース電流
をより低い電圧で流すことができ、ＭＯＳ型ダイオード
のバイポーラ動作電圧を下げることができる。
【００１２】ドレインの高濃度拡散層のエッジ部分には
電界が集中しやすく、そのエッジ部分がウエル又は基板
と接合していると破壊されやすいので、ドレインの高濃
度拡散層の一部をウエル又は基板と接合させる部分は、
ドレインの高濃度拡散層のエッジ部分を除く部分で形成
されていることが好ましい。
電界が集中しやすく、そのエッジ部分がウエル又は基板
と接合していると破壊されやすいので、ドレインの高濃
度拡散層の一部をウエル又は基板と接合させる部分は、
ドレインの高濃度拡散層のエッジ部分を除く部分で形成
されていることが好ましい。
【００１３】ゲート電極近傍におけるドレインの高濃度
拡散層とウエル又は基板の接合耐圧は、内部回路用ＭＯ
Ｓトランジスタの定格電圧よりも高く設定され、内部回
路用ＭＯＳトランジスタの接合耐圧及びゲート耐圧より
も低く設定されていることが好ましい。
拡散層とウエル又は基板の接合耐圧は、内部回路用ＭＯ
Ｓトランジスタの定格電圧よりも高く設定され、内部回
路用ＭＯＳトランジスタの接合耐圧及びゲート耐圧より
も低く設定されていることが好ましい。
【００１４】本発明にかかるＭＯＳ型ダイオードを構成
するＭＯＳトランジスタがＮチャネル型である場合は、
ゲート電極とソースとに与えられる一定電位は接地電位
又は低電圧電源電位となる。
するＭＯＳトランジスタがＮチャネル型である場合は、
ゲート電極とソースとに与えられる一定電位は接地電位
又は低電圧電源電位となる。
【００１５】また、本発明にかかるＭＯＳ型ダイオード
を構成するＭＯＳトランジスタがＰチャネル型である場
合は、ゲート電極とソースとに与えられる一定電位は高
電圧電源電位となる。
を構成するＭＯＳトランジスタがＰチャネル型である場
合は、ゲート電極とソースとに与えられる一定電位は高
電圧電源電位となる。
【００１６】正負両側の高電圧に対して有効に作用させ
るための好ましい入出力保護回路では、ＭＯＳ型ダイオ
ードを構成するＭＯＳトランジスタがＣＭＯＳ型であ
り、構成されるＭＯＳ型ダイオードはＮチャネルＭＯＳ
型ダイオードとＰチャネルＭＯＳ型ダイオードの両方を
含み、ＮチャネルＭＯＳ型ダイオードではゲート電極と
ソースに接地電位又は低電圧電源電位を与え、Ｐチャネ
ルＭＯＳ型ダイオードではゲート電極とソースに高電圧
電源電位を与える。
るための好ましい入出力保護回路では、ＭＯＳ型ダイオ
ードを構成するＭＯＳトランジスタがＣＭＯＳ型であ
り、構成されるＭＯＳ型ダイオードはＮチャネルＭＯＳ
型ダイオードとＰチャネルＭＯＳ型ダイオードの両方を
含み、ＮチャネルＭＯＳ型ダイオードではゲート電極と
ソースに接地電位又は低電圧電源電位を与え、Ｐチャネ
ルＭＯＳ型ダイオードではゲート電極とソースに高電圧
電源電位を与える。
【００１７】また、本発明にかかる静電保護用ＭＯＳ型
ダイオードは以下の工程を含む製造方法により形成する
ことができる。 （Ａ）第１導電型の半導体基板表面にシリコン酸化膜を
形成し、半導体基板のＭＯＳ型ダイオード形成予定領域
にシリコン酸化膜を介してウエル用又は基板濃度調整用
の第２導電型不純物を注入する注入工程、（Ｂ）ソー
ス、ドレイン形成予定領域に低濃度拡散層用の第１導電
型不純物を注入する注入工程、（Ｃ）ＬＯＣＯＳ法によ
り半導体基板表面に素子分離膜を形成する素子分離工
程、（Ｄ）ＭＯＳ型ダイオード形成予定領域のシリコン
酸化膜を除去した後、ＭＯＳ型ダイオード形成予定領域
の半導体基板表面にゲート酸化膜を形成する酸化膜形成
工程、（Ｅ）ゲート酸化膜上にゲート電極を形成するゲ
ート電極形成工程、（Ｆ）ソース、ドレイン形成予定領
域に高濃度拡散層用の第１導電型不純物を低濃度拡散層
用の第１導電型不純物よりも浅く注入する注入工程、
（Ｇ）熱処理を施してソース、ドレイン領域に高濃度拡
散層及び低濃度拡散層を形成する熱拡散工程、（Ｈ）ゲ
ート電極とソースの高濃度拡散層とを導通させて一定電
位を与える導電性配線を形成する配線工程。
ダイオードは以下の工程を含む製造方法により形成する
ことができる。 （Ａ）第１導電型の半導体基板表面にシリコン酸化膜を
形成し、半導体基板のＭＯＳ型ダイオード形成予定領域
にシリコン酸化膜を介してウエル用又は基板濃度調整用
の第２導電型不純物を注入する注入工程、（Ｂ）ソー
ス、ドレイン形成予定領域に低濃度拡散層用の第１導電
型不純物を注入する注入工程、（Ｃ）ＬＯＣＯＳ法によ
り半導体基板表面に素子分離膜を形成する素子分離工
程、（Ｄ）ＭＯＳ型ダイオード形成予定領域のシリコン
酸化膜を除去した後、ＭＯＳ型ダイオード形成予定領域
の半導体基板表面にゲート酸化膜を形成する酸化膜形成
工程、（Ｅ）ゲート酸化膜上にゲート電極を形成するゲ
ート電極形成工程、（Ｆ）ソース、ドレイン形成予定領
域に高濃度拡散層用の第１導電型不純物を低濃度拡散層
用の第１導電型不純物よりも浅く注入する注入工程、
（Ｇ）熱処理を施してソース、ドレイン領域に高濃度拡
散層及び低濃度拡散層を形成する熱拡散工程、（Ｈ）ゲ
ート電極とソースの高濃度拡散層とを導通させて一定電
位を与える導電性配線を形成する配線工程。
【００１８】工程（Ａ）での第２導電型不純物の注入工
程がウエル用である場合は、その注入工程は、内部回路
用ＭＯＳトランジスタのウエル形成とともに行なう注入
工程と、静電保護用ＭＯＳ型ダイオードのウエルの基板
濃度を上げるために行なう注入工程とすることができ
る。これにより、静電保護用ＭＯＳ型ダイオードのウエ
ル濃度を内部回路用ＭＯＳトランジスタのウエル濃度よ
りも確実に、精度よく高くすることができる。
程がウエル用である場合は、その注入工程は、内部回路
用ＭＯＳトランジスタのウエル形成とともに行なう注入
工程と、静電保護用ＭＯＳ型ダイオードのウエルの基板
濃度を上げるために行なう注入工程とすることができ
る。これにより、静電保護用ＭＯＳ型ダイオードのウエ
ル濃度を内部回路用ＭＯＳトランジスタのウエル濃度よ
りも確実に、精度よく高くすることができる。
【００１９】工程（Ｆ）での高濃度拡散層用の第１導電
型不純物の注入工程は、ドレイン領域上にゲート電極に
隣接してレジスト層を形成した状態で行なうことができ
る。これにより、ドレインの高濃度拡散層をゲート電極
と間隔をもって形成することができる。
型不純物の注入工程は、ドレイン領域上にゲート電極に
隣接してレジスト層を形成した状態で行なうことができ
る。これにより、ドレインの高濃度拡散層をゲート電極
と間隔をもって形成することができる。
【００２０】工程（Ｂ）での低濃度拡散層用の第１導電
型不純物の注入工程は、工程（Ｆ）で形成される高濃度
拡散層の一部分がウエルと接合するように、ゲート電極
から離れたドレイン領域上にレジスト層を形成した状態
で行なうことができる。
型不純物の注入工程は、工程（Ｆ）で形成される高濃度
拡散層の一部分がウエルと接合するように、ゲート電極
から離れたドレイン領域上にレジスト層を形成した状態
で行なうことができる。
【００２１】
【実施例】図１は本発明の入出力保護回路をＮチャネル
ＭＯＳ型ダイオードに適用した一実施例を示す断面図で
ある。Ｎ型シリコン基板２の表面で、ＮチャネルＭＯＳ
型ダイオードを形成するために、素子分離用ＬＯＣＯＳ
酸化膜４で囲まれた素子領域に、Ｐウエル６が形成さ
れ、Ｐウエル６の内側の基板表面側には基板濃度を高め
たＰ+-ウエル８が形成されて、二重拡散構造のウエルが
形成されている。Ｐウエル６の基板濃度は内部回路用Ｎ
チャネルＭＯＳトランジスタのウエルの基板濃度と同じ
であり、例えば５×１０15〜８×１０16／ｃｍ3であ
る。Ｐ+-ウエル８の表面濃度は例えば１×１０17〜８×
１０17／ｃｍ3である。素子領域の基板表面にはゲート
酸化膜１０を介してポリシリコンゲート電極１２が形成
され、そのゲート電極１２を挾んで二重拡散構造のソー
ス１４とドレイン１６が形成されている。
ＭＯＳ型ダイオードに適用した一実施例を示す断面図で
ある。Ｎ型シリコン基板２の表面で、ＮチャネルＭＯＳ
型ダイオードを形成するために、素子分離用ＬＯＣＯＳ
酸化膜４で囲まれた素子領域に、Ｐウエル６が形成さ
れ、Ｐウエル６の内側の基板表面側には基板濃度を高め
たＰ+-ウエル８が形成されて、二重拡散構造のウエルが
形成されている。Ｐウエル６の基板濃度は内部回路用Ｎ
チャネルＭＯＳトランジスタのウエルの基板濃度と同じ
であり、例えば５×１０15〜８×１０16／ｃｍ3であ
る。Ｐ+-ウエル８の表面濃度は例えば１×１０17〜８×
１０17／ｃｍ3である。素子領域の基板表面にはゲート
酸化膜１０を介してポリシリコンゲート電極１２が形成
され、そのゲート電極１２を挾んで二重拡散構造のソー
ス１４とドレイン１６が形成されている。
【００２２】ソース１４は表面側に高濃度（ドーズ量で
１×１０15〜８×１０15ions／ｃｍ 2）のＮ型拡散層
（Ｎ+拡散層）１４ａが形成され、そのＮ+拡散層１４ａ
を包み込むように深くて低濃度（５×１０17〜１×１０
19／ｃｍ3）のＮ型拡散層（Ｎ-拡散層）１４ｂが形成さ
れている。ドレイン１６でも同様であり、表面側に高濃
度（ドーズ量で１×１０15〜８×１０15ions／ｃｍ2）
のＮ型拡散層（Ｎ+拡散層）１６ａが形成され、そのＮ+
拡散層１６ａを包み込むように深くて低濃度（５×１０
17〜１×１０19／ｃｍ3）のＮ型拡散層（Ｎ-拡散層）１
６ｂが形成されている。これらのＮ-拡散層１４ｂ，１
６ｂの深さは１〜２μｍで、内部回路用ＮチャネルＭＯ
Ｓトランジスタのソース、ドレインの拡散層の深さ０.
３〜０.７μｍよりも深く形成されている。
１×１０15〜８×１０15ions／ｃｍ 2）のＮ型拡散層
（Ｎ+拡散層）１４ａが形成され、そのＮ+拡散層１４ａ
を包み込むように深くて低濃度（５×１０17〜１×１０
19／ｃｍ3）のＮ型拡散層（Ｎ-拡散層）１４ｂが形成さ
れている。ドレイン１６でも同様であり、表面側に高濃
度（ドーズ量で１×１０15〜８×１０15ions／ｃｍ2）
のＮ型拡散層（Ｎ+拡散層）１６ａが形成され、そのＮ+
拡散層１６ａを包み込むように深くて低濃度（５×１０
17〜１×１０19／ｃｍ3）のＮ型拡散層（Ｎ-拡散層）１
６ｂが形成されている。これらのＮ-拡散層１４ｂ，１
６ｂの深さは１〜２μｍで、内部回路用ＮチャネルＭＯ
Ｓトランジスタのソース、ドレインの拡散層の深さ０.
３〜０.７μｍよりも深く形成されている。
【００２３】このＭＯＳトランジスタを保護回路用のＭ
ＯＳ型ダイオードとするために、層間絶縁膜１８に形成
されたコンタクトホールを介してアルミニウム配線２０
によりソース１４とゲート電極１２が接続され、そのア
ルミニウム配線２０には接地電位が与えられる。一方、
層間絶縁膜１８に形成された他のコンタクトホールを介
してドレイン１６にアルミニウム配線２２が接続され、
アルミニウム配線２２は入出力端子２４と内部回路に接
続される。
ＯＳ型ダイオードとするために、層間絶縁膜１８に形成
されたコンタクトホールを介してアルミニウム配線２０
によりソース１４とゲート電極１２が接続され、そのア
ルミニウム配線２０には接地電位が与えられる。一方、
層間絶縁膜１８に形成された他のコンタクトホールを介
してドレイン１６にアルミニウム配線２２が接続され、
アルミニウム配線２２は入出力端子２４と内部回路に接
続される。
【００２４】図１のＮチャネルＭＯＳ型ダイオードの製
造方法を図２に示す。 （Ａ）Ｎ型シリコン基板２上にシリコン酸化膜２６を形
成した後、そのシリコン酸化膜２６上に、ＮチャネルＭ
ＯＳ型ダイオードを形成する領域（以下、ＰチャネルＭ
ＯＳ型ダイオードを形成する領域も含めてＭＯＳ型ダイ
オード形成予定領域という）に開口をもつレジストパタ
ーン２８を形成する。レジストパターン２８をマスクに
してシリコン基板２に、シリコン酸化膜２６を介して、
５０ＫｅＶのエネルギー、２×１０12〜２×１０13ions
／ｃｍ2のドーズ量で約５×１０1 5〜８×１０16／ｃｍ3
の濃度になるようにボロンを注入してＰウエル６を形成
する。内部回路の領域（図示は省略）では、この注入工
程と同時に、内部回路用ＮチャネルＭＯＳトランジスタ
のウエルが形成される。その後、Ｐウエル６の内側領域
の基板濃度を上げるために、５０ＫｅＶのエネルギーで
１×１０13〜８×１０13ions／ｃｍ2のドーズ量でボロ
ンの追加注入を行ない、１０００℃で３時間程度の拡散
を行なって、表面濃度が約１×１０17〜８×１０17／ｃ
ｍ3のＰ+-ウエル８を形成する。内部回路のウエルでは
この追加注入は行なわない。
造方法を図２に示す。 （Ａ）Ｎ型シリコン基板２上にシリコン酸化膜２６を形
成した後、そのシリコン酸化膜２６上に、ＮチャネルＭ
ＯＳ型ダイオードを形成する領域（以下、ＰチャネルＭ
ＯＳ型ダイオードを形成する領域も含めてＭＯＳ型ダイ
オード形成予定領域という）に開口をもつレジストパタ
ーン２８を形成する。レジストパターン２８をマスクに
してシリコン基板２に、シリコン酸化膜２６を介して、
５０ＫｅＶのエネルギー、２×１０12〜２×１０13ions
／ｃｍ2のドーズ量で約５×１０1 5〜８×１０16／ｃｍ3
の濃度になるようにボロンを注入してＰウエル６を形成
する。内部回路の領域（図示は省略）では、この注入工
程と同時に、内部回路用ＮチャネルＭＯＳトランジスタ
のウエルが形成される。その後、Ｐウエル６の内側領域
の基板濃度を上げるために、５０ＫｅＶのエネルギーで
１×１０13〜８×１０13ions／ｃｍ2のドーズ量でボロ
ンの追加注入を行ない、１０００℃で３時間程度の拡散
を行なって、表面濃度が約１×１０17〜８×１０17／ｃ
ｍ3のＰ+-ウエル８を形成する。内部回路のウエルでは
この追加注入は行なわない。
【００２５】（Ｂ）レジストパターン２８を除去した
後、写真製版により、Ｐ+-ウエル８の領域内でＭＯＳ型
ダイオードのソース、ドレインになる領域に開口をもつ
レジストパターン３０を形成し、それをマスクにして約
６０ＫｅＶのエネルギー、１×１０14〜１×１０15ions
／ｃｍ2のドーズ量でリン注入を行なう。
後、写真製版により、Ｐ+-ウエル８の領域内でＭＯＳ型
ダイオードのソース、ドレインになる領域に開口をもつ
レジストパターン３０を形成し、それをマスクにして約
６０ＫｅＶのエネルギー、１×１０14〜１×１０15ions
／ｃｍ2のドーズ量でリン注入を行なう。
【００２６】（Ｃ）レジストパターン３０を除去した
後、基板表面にシリコン窒化膜を形成し、写真製版とエ
ッチングにより、ＭＯＳ型ダイオード形成予定領域にそ
のシリコン窒化膜が残るようにシリコン窒化膜のパター
ン化を行なう。その後、１０００℃で３時間程度の熱処
理を施してＬＯＣＯＳ酸化を行ない、素子分離用のフィ
ールド酸化膜４を形成する。このときの熱処理によりリ
ン注入層が拡散して低濃度のソースＮ-拡散層１４ｂと
ドレインＮ-拡散層１６ｂとなる。このＮ-拡散層１４ｂ
と１６ｂが内部回路用ＮチャネルＭＯＳトランジスタの
ソース、ドレインよりも深くなるように、工程（Ｂ）で
のリン注入条件を設定しておく。
後、基板表面にシリコン窒化膜を形成し、写真製版とエ
ッチングにより、ＭＯＳ型ダイオード形成予定領域にそ
のシリコン窒化膜が残るようにシリコン窒化膜のパター
ン化を行なう。その後、１０００℃で３時間程度の熱処
理を施してＬＯＣＯＳ酸化を行ない、素子分離用のフィ
ールド酸化膜４を形成する。このときの熱処理によりリ
ン注入層が拡散して低濃度のソースＮ-拡散層１４ｂと
ドレインＮ-拡散層１６ｂとなる。このＮ-拡散層１４ｂ
と１６ｂが内部回路用ＮチャネルＭＯＳトランジスタの
ソース、ドレインよりも深くなるように、工程（Ｂ）で
のリン注入条件を設定しておく。
【００２７】（Ｄ）ＭＯＳ型ダイオード形成予定領域の
ＬＯＣＯＳ酸化用シリコン窒化膜とシリコン酸化膜２６
を除去した後、ゲート酸化膜１０を１０〜２５ｎｍの厚
さに形成する。その後、ゲート酸化膜１０上にポリシリ
コン膜を堆積し、写真製版とエッチングによりそのポリ
シリコン膜をパターン化してゲート電極１２を形成す
る。
ＬＯＣＯＳ酸化用シリコン窒化膜とシリコン酸化膜２６
を除去した後、ゲート酸化膜１０を１０〜２５ｎｍの厚
さに形成する。その後、ゲート酸化膜１０上にポリシリ
コン膜を堆積し、写真製版とエッチングによりそのポリ
シリコン膜をパターン化してゲート電極１２を形成す
る。
【００２８】（Ｅ）ソース、ドレインの高濃度拡散層を
形成するために、ゲート電極１２の端と、フィールド酸
化膜４又は新たに形成したレジストパターンとをマスク
として、ゲート電極１２に対し自己整合的にリン又はヒ
素を５０ＫｅＶのエネルギー、１×１０15〜８×１０15
ions／ｃｍ2のドーズ量で注入し、Ｎ+拡散層１４ａとＮ
+拡散層１６ａを形成する。この注入工程により、内部
回路用ＮチャネルＭＯＳトランジスタのソース、ドレイ
ンも形成される。その後、加熱処理を施すことにより、
Ｎ+拡散層１４ａ，１６ａ及びＮ-拡散層１４ｂ，１６ｂ
を活性化する。これにより、表面側の高濃度拡散層と、
それを包み込む深くて低濃度の拡散層とをもつ二重拡散
構造のソース１４とドレイン１６が形成される。その
後、層間絶縁膜を形成し、コンタクトホールを開け、配
線を形成することにより、図１に示したＮチャネルＭＯ
Ｓ型ダイオードが完成する。
形成するために、ゲート電極１２の端と、フィールド酸
化膜４又は新たに形成したレジストパターンとをマスク
として、ゲート電極１２に対し自己整合的にリン又はヒ
素を５０ＫｅＶのエネルギー、１×１０15〜８×１０15
ions／ｃｍ2のドーズ量で注入し、Ｎ+拡散層１４ａとＮ
+拡散層１６ａを形成する。この注入工程により、内部
回路用ＮチャネルＭＯＳトランジスタのソース、ドレイ
ンも形成される。その後、加熱処理を施すことにより、
Ｎ+拡散層１４ａ，１６ａ及びＮ-拡散層１４ｂ，１６ｂ
を活性化する。これにより、表面側の高濃度拡散層と、
それを包み込む深くて低濃度の拡散層とをもつ二重拡散
構造のソース１４とドレイン１６が形成される。その
後、層間絶縁膜を形成し、コンタクトホールを開け、配
線を形成することにより、図１に示したＮチャネルＭＯ
Ｓ型ダイオードが完成する。
【００２９】本発明にかかるＰチャネルＭＯＳ型ダイオ
ードは、導電型を逆にすれば、図２と同様にして形成す
ることができる。以下、図１のＮチャネルＭＯＳ型ダイ
オードをＩ型保護トランジスタという。
ードは、導電型を逆にすれば、図２と同様にして形成す
ることができる。以下、図１のＮチャネルＭＯＳ型ダイ
オードをＩ型保護トランジスタという。
【００３０】図３は図１に示すＩ型保護トランジスタの
電流・電圧特性を示す図である。縦軸はドレイン電流
（アンペア（Ａ））、横軸はドレイン電圧（ボルト
（Ｖ））を示す。Ａ点はゲートモジュレーテッド耐圧、
Ｂ点はドレインの接合耐圧、Ｃ点はバイポーラ動作電圧
を示す。図１も参照して説明すると、Ａ点はゲート電極
１２下でのドレイン１６とＰ+-ウエル８の接合部分の
接合耐圧により決定され、Ｂ点はゲート電極１２とは反
対側のドレイン１６とＰ+-ウエル８の接合部分の接合
耐圧により決定される。
電流・電圧特性を示す図である。縦軸はドレイン電流
（アンペア（Ａ））、横軸はドレイン電圧（ボルト
（Ｖ））を示す。Ａ点はゲートモジュレーテッド耐圧、
Ｂ点はドレインの接合耐圧、Ｃ点はバイポーラ動作電圧
を示す。図１も参照して説明すると、Ａ点はゲート電極
１２下でのドレイン１６とＰ+-ウエル８の接合部分の
接合耐圧により決定され、Ｂ点はゲート電極１２とは反
対側のドレイン１６とＰ+-ウエル８の接合部分の接合
耐圧により決定される。
【００３１】図３に示すように、図１に示すＩ型保護ト
ランジスタでは、７Ｖ程度の低電圧（Ａ点）で接合部分
のゲートモジュレーテッドブレイクダウンが起こって
電荷の引抜きを開始することができる。さらに、１３Ｖ
程度の電圧（Ｂ点）以上では、接合部分のブレイクダ
ウンが起こり、１４Ｖ程度の電圧（Ｃ点）では、そのブ
レイクダウンにより流れる電流を引き金とするバイポー
ラ動作（Ｃ点）により電荷引抜き能力を高めることがで
きる。
ランジスタでは、７Ｖ程度の低電圧（Ａ点）で接合部分
のゲートモジュレーテッドブレイクダウンが起こって
電荷の引抜きを開始することができる。さらに、１３Ｖ
程度の電圧（Ｂ点）以上では、接合部分のブレイクダ
ウンが起こり、１４Ｖ程度の電圧（Ｃ点）では、そのブ
レイクダウンにより流れる電流を引き金とするバイポー
ラ動作（Ｃ点）により電荷引抜き能力を高めることがで
きる。
【００３２】本発明によれば、ＭＯＳ型ダイオードのバ
イポーラ動作電圧をさらに低くすることができる。図４
は、その効果を実現したＮチャネルＭＯＳ型ダイオード
の他の実施例を示す断面図である。図５はそのＮチャネ
ルＭＯＳ型ダイオードのレイアウトを示す上面図であ
る。図４に示す断面図は図５のＡ−Ａ位置に沿ったもの
である。図１と同じ部分には同じ符号を付し、その説明
は省略する。
イポーラ動作電圧をさらに低くすることができる。図４
は、その効果を実現したＮチャネルＭＯＳ型ダイオード
の他の実施例を示す断面図である。図５はそのＮチャネ
ルＭＯＳ型ダイオードのレイアウトを示す上面図であ
る。図４に示す断面図は図５のＡ−Ａ位置に沿ったもの
である。図１と同じ部分には同じ符号を付し、その説明
は省略する。
【００３３】Ｎ型シリコン基板２の表面の素子分離用Ｌ
ＯＣＯＳ酸化膜４で囲まれた素子領域に、Ｐウエル６が
形成され、Ｐウエル６の内側の基板表面側には基板濃度
を高めたＰ+-ウエル９が形成されて、二重拡散構造のウ
エルが形成されている。ここで、Ｐ+-ウエル９の表面濃
度は例えば２×１０17〜１×１０18／ｃｍ3であり、図
１のＰ+-ウエル８よりも高く設定されている。素子領域
の基板表面にはゲート酸化膜１０を介してゲート電極１
２が形成され、そのゲート電極１２を挾んで二重拡散構
造のソース１４とドレイン１７が形成されている。
ＯＣＯＳ酸化膜４で囲まれた素子領域に、Ｐウエル６が
形成され、Ｐウエル６の内側の基板表面側には基板濃度
を高めたＰ+-ウエル９が形成されて、二重拡散構造のウ
エルが形成されている。ここで、Ｐ+-ウエル９の表面濃
度は例えば２×１０17〜１×１０18／ｃｍ3であり、図
１のＰ+-ウエル８よりも高く設定されている。素子領域
の基板表面にはゲート酸化膜１０を介してゲート電極１
２が形成され、そのゲート電極１２を挾んで二重拡散構
造のソース１４とドレイン１７が形成されている。
【００３４】ソース１４は表面側にＮ+拡散層１４ａが
ゲート電極１２に隣接して形成され、そのＮ+拡散層１
４ａを包み込むようにＮ-拡散層１４ｂが形成されてい
る。ドレイン１７は表面側に高濃度のＮ型拡散層（Ｎ+
拡散層）１７ａがゲート電極１２と間隔をもって形成さ
れ（接合部分参照）、そのＮ+拡散層１７ａのゲート
電極１２側の下面部分及びエッジ部分１９を包み込むよ
うに深くて低濃度のＮ型拡散層（Ｎ-拡散層）１７ｂが
形成されている。すなわち、Ｎ-拡散層１７ｂはＮ+拡散
層１７ａのゲート電極１２とは反対側の下面部分（接合
部分参照）を覆わないように形成されており、その部
分でＮ+拡散層１７ａとＰ+-ウエル９は接合している。
これらのＮ-拡散層１４ｂ，１７ｂは、内部回路用ＭＯ
Ｓトランジスタのソース、ドレインの拡散層よりも深く
形成されている。Ｎ+拡散層１４ａ，１７ａの濃度及び
深さは図１のＮ+拡散層１４ａ，１６ａと同じであり、
Ｎ-拡散層１４ｂ，１６ｂの濃度及び深さは図１のＮ-拡
散層１４ｂ，１６ｂと同じである。
ゲート電極１２に隣接して形成され、そのＮ+拡散層１
４ａを包み込むようにＮ-拡散層１４ｂが形成されてい
る。ドレイン１７は表面側に高濃度のＮ型拡散層（Ｎ+
拡散層）１７ａがゲート電極１２と間隔をもって形成さ
れ（接合部分参照）、そのＮ+拡散層１７ａのゲート
電極１２側の下面部分及びエッジ部分１９を包み込むよ
うに深くて低濃度のＮ型拡散層（Ｎ-拡散層）１７ｂが
形成されている。すなわち、Ｎ-拡散層１７ｂはＮ+拡散
層１７ａのゲート電極１２とは反対側の下面部分（接合
部分参照）を覆わないように形成されており、その部
分でＮ+拡散層１７ａとＰ+-ウエル９は接合している。
これらのＮ-拡散層１４ｂ，１７ｂは、内部回路用ＭＯ
Ｓトランジスタのソース、ドレインの拡散層よりも深く
形成されている。Ｎ+拡散層１４ａ，１７ａの濃度及び
深さは図１のＮ+拡散層１４ａ，１６ａと同じであり、
Ｎ-拡散層１４ｂ，１６ｂの濃度及び深さは図１のＮ-拡
散層１４ｂ，１６ｂと同じである。
【００３５】このＭＯＳトランジスタを保護回路用のＭ
ＯＳ型ダイオードとするために、層間絶縁膜１８に形成
されたコンタクトホールを介してアルミニウム配線２０
によりソース１４とゲート電極１２が接続され、そのア
ルミニウム配線２０には接地電位が与えられる。一方、
層間絶縁膜１８に形成された他のコンタクトホールを介
してドレイン１７にアルミニウム配線２２が接続され、
アルミニウム配線２２は入出力端子２４と内部回路に接
続される。
ＯＳ型ダイオードとするために、層間絶縁膜１８に形成
されたコンタクトホールを介してアルミニウム配線２０
によりソース１４とゲート電極１２が接続され、そのア
ルミニウム配線２０には接地電位が与えられる。一方、
層間絶縁膜１８に形成された他のコンタクトホールを介
してドレイン１７にアルミニウム配線２２が接続され、
アルミニウム配線２２は入出力端子２４と内部回路に接
続される。
【００３６】図４及び図５の実施例の製造方法を図６及
び図７に示す。 （Ａ）Ｎ型シリコン基板２上にシリコン酸化膜２６を形
成した後、そのシリコン酸化膜２６上に、ＭＯＳ型ダイ
オード形成予定領域に開口をもつレジストパターン２８
を形成する。レジストパターン２８をマスクにしてシリ
コン基板２に、シリコン酸化膜２６を介して、５０Ｋｅ
Ｖのエネルギー、２×１０12〜２×１０ 13ions／ｃｍ2
のドーズ量で約５×１０15〜８×１０16／ｃｍ3の濃度
になるようにボロンを注入してＰウエル６を形成する。
内部回路の領域（図示は省略）では、この注入工程と同
時に、内部回路用ＮチャネルＭＯＳトランジスタのウエ
ルが形成される。その後、Ｐウエル６の内側領域の基板
濃度を上げるために、５０ＫｅＶのエネルギー、１×１
０13〜１×１０14ions／ｃｍ2のドーズ量でボロンの追
加注入を行ない、１０００℃で３時間程度の拡散を行な
って、表面濃度が約２×１０17〜１×１０18／ｃｍ3の
Ｐ+-ウエル９を形成する。内部回路のウエルではこの追
加注入は行なわない。
び図７に示す。 （Ａ）Ｎ型シリコン基板２上にシリコン酸化膜２６を形
成した後、そのシリコン酸化膜２６上に、ＭＯＳ型ダイ
オード形成予定領域に開口をもつレジストパターン２８
を形成する。レジストパターン２８をマスクにしてシリ
コン基板２に、シリコン酸化膜２６を介して、５０Ｋｅ
Ｖのエネルギー、２×１０12〜２×１０ 13ions／ｃｍ2
のドーズ量で約５×１０15〜８×１０16／ｃｍ3の濃度
になるようにボロンを注入してＰウエル６を形成する。
内部回路の領域（図示は省略）では、この注入工程と同
時に、内部回路用ＮチャネルＭＯＳトランジスタのウエ
ルが形成される。その後、Ｐウエル６の内側領域の基板
濃度を上げるために、５０ＫｅＶのエネルギー、１×１
０13〜１×１０14ions／ｃｍ2のドーズ量でボロンの追
加注入を行ない、１０００℃で３時間程度の拡散を行な
って、表面濃度が約２×１０17〜１×１０18／ｃｍ3の
Ｐ+-ウエル９を形成する。内部回路のウエルではこの追
加注入は行なわない。
【００３７】（Ｂ）レジストパターン２８を除去した
後、写真製版により、Ｐ+-ウエル９の領域内でＭＯＳ型
ダイオードのソース、ドレインになる領域に開口をもつ
レジストパターン３１を形成する。このとき、レジスト
パターン３１は、レジストパターン３１をマスクとして
形成されるＮ-拡散層１７ｂが、図４に示すように、後
工程で形成されるＮ+拡散層１７ａの下面の一部を覆わ
ない構成になるように、ゲート電極１２から離れた側の
ドレイン領域上にも形成する。レジストパターン３１を
マスクにして約６０ＫｅＶのエネルギー、１×１０14〜
１×１０15ions／ｃｍ2のドーズ量でリン注入を行な
う。
後、写真製版により、Ｐ+-ウエル９の領域内でＭＯＳ型
ダイオードのソース、ドレインになる領域に開口をもつ
レジストパターン３１を形成する。このとき、レジスト
パターン３１は、レジストパターン３１をマスクとして
形成されるＮ-拡散層１７ｂが、図４に示すように、後
工程で形成されるＮ+拡散層１７ａの下面の一部を覆わ
ない構成になるように、ゲート電極１２から離れた側の
ドレイン領域上にも形成する。レジストパターン３１を
マスクにして約６０ＫｅＶのエネルギー、１×１０14〜
１×１０15ions／ｃｍ2のドーズ量でリン注入を行な
う。
【００３８】（Ｃ）レジストパターン３１を除去した
後、基板表面にシリコン窒化膜を形成し、写真製版とエ
ッチングにより、ＭＯＳ型ダイオード形成予定領域にそ
のシリコン窒化膜が残るようにシリコン窒化膜のパター
ン化を行なう。その後、１０００℃で３時間程度の熱処
理を施してＬＯＣＯＳ酸化を行ない、素子分離用のフィ
ールド酸化膜４を形成する。このときの熱処理によりリ
ン注入層が拡散して低濃度のソースＮ-拡散層１４ｂと
ドレインＮ-拡散層１７ｂとなる。このＮ-拡散層１４ｂ
と１７ｂが内部回路用ＭＯＳトランジスタのソース、ド
レインよりも深くなるように、工程（Ｂ）でのリン注入
条件を設定しておく。
後、基板表面にシリコン窒化膜を形成し、写真製版とエ
ッチングにより、ＭＯＳ型ダイオード形成予定領域にそ
のシリコン窒化膜が残るようにシリコン窒化膜のパター
ン化を行なう。その後、１０００℃で３時間程度の熱処
理を施してＬＯＣＯＳ酸化を行ない、素子分離用のフィ
ールド酸化膜４を形成する。このときの熱処理によりリ
ン注入層が拡散して低濃度のソースＮ-拡散層１４ｂと
ドレインＮ-拡散層１７ｂとなる。このＮ-拡散層１４ｂ
と１７ｂが内部回路用ＭＯＳトランジスタのソース、ド
レインよりも深くなるように、工程（Ｂ）でのリン注入
条件を設定しておく。
【００３９】（Ｄ）ＭＯＳ型ダイオード形成予定領域の
ＬＯＣＯＳ酸化用シリコン窒化膜とシリコン酸化膜２６
を除去した後、ゲート酸化膜１０を形成する。このＮチ
ャネルＭＯＳ型ダイオードを例えば７Ｖ仕様の保護トラ
ンジスタとして使用する場合は、ゲート酸化膜の膜厚は
１０〜２０ｎｍ程度である。その後、ゲート酸化膜１０
上にポリシリコン膜を堆積し、写真製版とエッチングに
よりそのポリシリコン膜をパターン化してゲート電極１
２を形成する。
ＬＯＣＯＳ酸化用シリコン窒化膜とシリコン酸化膜２６
を除去した後、ゲート酸化膜１０を形成する。このＮチ
ャネルＭＯＳ型ダイオードを例えば７Ｖ仕様の保護トラ
ンジスタとして使用する場合は、ゲート酸化膜の膜厚は
１０〜２０ｎｍ程度である。その後、ゲート酸化膜１０
上にポリシリコン膜を堆積し、写真製版とエッチングに
よりそのポリシリコン膜をパターン化してゲート電極１
２を形成する。
【００４０】（Ｅ）次に、写真製版により、ソース、ド
レインの高濃度拡散層になる部分に開口をもつレジスト
パターン４１を形成する。このとき、レジストパターン
４１は、後工程で形成されるＮ+拡散層１７ａがゲート
電極１２と間隔をもって配置されるように、ゲート電極
１２に隣接するＮ-拡散層１７ｂ上にも形成する。ゲー
ト電極１２に隣接してＮ-拡散層１７ｂ上に形成される
レジストパターン４１の寸法Ｌは、後工程でＮ+拡散層
１７ａ形成用に注入される不純物が熱処理の際にゲート
電極１２方向へ拡散する拡散量の２倍以上の距離が必要
であり、例えばレジストパターン４１用の露光マスクパ
ターン上の寸法でＬ＝２μｍである。レジストパターン
４１をマスクにして５０ＫｅＶのエネルギー、１×１０
15〜８×１０15ions／ｃｍ2のドーズ量でリン又はヒ素
の注入を行なう。この注入工程により、内部回路用Ｎチ
ャネルＭＯＳトランジスタのソース、ドレイン形成予定
領域にもリン又はヒ素が注入される。
レインの高濃度拡散層になる部分に開口をもつレジスト
パターン４１を形成する。このとき、レジストパターン
４１は、後工程で形成されるＮ+拡散層１７ａがゲート
電極１２と間隔をもって配置されるように、ゲート電極
１２に隣接するＮ-拡散層１７ｂ上にも形成する。ゲー
ト電極１２に隣接してＮ-拡散層１７ｂ上に形成される
レジストパターン４１の寸法Ｌは、後工程でＮ+拡散層
１７ａ形成用に注入される不純物が熱処理の際にゲート
電極１２方向へ拡散する拡散量の２倍以上の距離が必要
であり、例えばレジストパターン４１用の露光マスクパ
ターン上の寸法でＬ＝２μｍである。レジストパターン
４１をマスクにして５０ＫｅＶのエネルギー、１×１０
15〜８×１０15ions／ｃｍ2のドーズ量でリン又はヒ素
の注入を行なう。この注入工程により、内部回路用Ｎチ
ャネルＭＯＳトランジスタのソース、ドレイン形成予定
領域にもリン又はヒ素が注入される。
【００４１】（Ｆ）レジストパターン４１を除去した
後、熱処理を施してＮ+拡散層１４ａとＮ+拡散層１７ａ
を形成するとともに、Ｎ-拡散層１４ｂ，１７ｂを活性
化する。これにより、表面側の高濃度拡散層と、それを
包み込む深くて低濃度の拡散層とをもつ二重拡散構造の
ソース１４とドレイン１７が形成される。その後、層間
絶縁膜を形成し、コンタクトホールを開け、配線を形成
することにより、図４及び図５に示すＮチャネルＭＯＳ
型ダイオードが完成する。
後、熱処理を施してＮ+拡散層１４ａとＮ+拡散層１７ａ
を形成するとともに、Ｎ-拡散層１４ｂ，１７ｂを活性
化する。これにより、表面側の高濃度拡散層と、それを
包み込む深くて低濃度の拡散層とをもつ二重拡散構造の
ソース１４とドレイン１７が形成される。その後、層間
絶縁膜を形成し、コンタクトホールを開け、配線を形成
することにより、図４及び図５に示すＮチャネルＭＯＳ
型ダイオードが完成する。
【００４２】本発明にかかるＰチャネルＭＯＳ型ダイオ
ードは、導電型を逆にすれば、図４及び図５と同様に形
成することができる。以下、図４及び図５に示すＮチャ
ネルＭＯＳ型ダイオードをII型保護トランジスタとい
う。
ードは、導電型を逆にすれば、図４及び図５と同様に形
成することができる。以下、図４及び図５に示すＮチャ
ネルＭＯＳ型ダイオードをII型保護トランジスタとい
う。
【００４３】図８は図４に示すII型保護トランジスタの
電流・電圧特性を示す図である。縦軸はドレイン電流
（アンペア（Ａ））、横軸はドレイン電圧（ボルト
（Ｖ））を示す。Ａ点はゲートモジュレーテッド耐圧、
Ｂ点はドレインの接合耐圧、Ｃ点はバイポーラ動作電圧
を示す。図４も参照して説明すると、Ａ点はゲート電極
１２下でのドレイン１７とＰ+-ウエル９の接合部分の
接合耐圧により決定され、Ｂ点はゲート電極１２とは反
対側のＮ+拡散層１７ａとＰ+-ウエル９の接合部分の
接合耐圧により決定される。
電流・電圧特性を示す図である。縦軸はドレイン電流
（アンペア（Ａ））、横軸はドレイン電圧（ボルト
（Ｖ））を示す。Ａ点はゲートモジュレーテッド耐圧、
Ｂ点はドレインの接合耐圧、Ｃ点はバイポーラ動作電圧
を示す。図４も参照して説明すると、Ａ点はゲート電極
１２下でのドレイン１７とＰ+-ウエル９の接合部分の
接合耐圧により決定され、Ｂ点はゲート電極１２とは反
対側のＮ+拡散層１７ａとＰ+-ウエル９の接合部分の
接合耐圧により決定される。
【００４４】ここで、Ｉ型保護トランジスタとII型保護
トランジスタの構造を比較すると、Ｐ+-ウエル８よりも
Ｐ+-ウエル９の方が表面濃度を高くして形成されてい
る。Ｉ型保護トランジスタの構造でＰ+-ウエル８の表面
濃度を高めると、接合部分の耐圧が低下してしまい、
その耐圧が半導体装置の定格電圧よりも低くなる場合に
は保護トランジスタとしての機能を果たせなくなる。し
かし、II型保護トランジスタでは、図４及び図５に示す
ように、ドレイン側のＮ+拡散層１７ａをゲート電極１
２と間隔をもって配置しているので接合部分での接合
耐圧、すなわちゲートモジュレーテッド耐圧を高めるこ
とができ、図８に示すように、８Ｖ程度の低電圧（Ａ
点）で電荷の引抜きを開始することができる。
トランジスタの構造を比較すると、Ｐ+-ウエル８よりも
Ｐ+-ウエル９の方が表面濃度を高くして形成されてい
る。Ｉ型保護トランジスタの構造でＰ+-ウエル８の表面
濃度を高めると、接合部分の耐圧が低下してしまい、
その耐圧が半導体装置の定格電圧よりも低くなる場合に
は保護トランジスタとしての機能を果たせなくなる。し
かし、II型保護トランジスタでは、図４及び図５に示す
ように、ドレイン側のＮ+拡散層１７ａをゲート電極１
２と間隔をもって配置しているので接合部分での接合
耐圧、すなわちゲートモジュレーテッド耐圧を高めるこ
とができ、図８に示すように、８Ｖ程度の低電圧（Ａ
点）で電荷の引抜きを開始することができる。
【００４５】さらに、II型保護トランジスタでは、接合
部分でドレイン側のＮ+拡散層１７ａとＰ+-ウエル９
の一部分が接合しているので、バイポーラ動作の引き金
になるベース電流を９Ｖ程度の電圧（Ｂ点）で流すこと
ができる。そして、Ｐ+-ウエル９の基板濃度が高められ
ていることも合わせて、１１Ｖ程度の低電圧（Ｃ点）で
バイポーラ動作が起こり、電荷引抜き能力を高めること
ができる。
部分でドレイン側のＮ+拡散層１７ａとＰ+-ウエル９
の一部分が接合しているので、バイポーラ動作の引き金
になるベース電流を９Ｖ程度の電圧（Ｂ点）で流すこと
ができる。そして、Ｐ+-ウエル９の基板濃度が高められ
ていることも合わせて、１１Ｖ程度の低電圧（Ｃ点）で
バイポーラ動作が起こり、電荷引抜き能力を高めること
ができる。
【００４６】また、図４に示すII型保護トランジスタで
は、電界が集中しやすいドレイン１７のＮ+拡散層１７
ａのエッジ部分１９はＮ-拡散層１７ｂにより覆われて
いるので、エッジ部分１９の破壊を防止することができ
る。
は、電界が集中しやすいドレイン１７のＮ+拡散層１７
ａのエッジ部分１９はＮ-拡散層１７ｂにより覆われて
いるので、エッジ部分１９の破壊を防止することができ
る。
【００４７】上記に示すＭＯＳ型ダイオード、特にＣＭ
ＯＳ型ダイオードを用いて入出力保護回路を構成した例
を図９に示す。５０はＮチャネルＭＯＳ型ダイオード
（Ｎｃｈダイオード）であり、５２はＰチャネルＭＯＳ
型ダイオード（Ｐｃｈダイオード）である。Ｎｃｈダイ
オード５０及びＰｃｈダイオード５２のドレインは、入
出力端子２４と内部回路の間に接続されている。Ｎｃｈ
ダイオード５０のゲート電極とソースは接地端子に接続
されて、接地電位が与えられている。Ｐｃｈダイオード
のゲート電極とソースは高電圧側電源端子４０に接続さ
れて、高電圧電源電位が与えられている。
ＯＳ型ダイオードを用いて入出力保護回路を構成した例
を図９に示す。５０はＮチャネルＭＯＳ型ダイオード
（Ｎｃｈダイオード）であり、５２はＰチャネルＭＯＳ
型ダイオード（Ｐｃｈダイオード）である。Ｎｃｈダイ
オード５０及びＰｃｈダイオード５２のドレインは、入
出力端子２４と内部回路の間に接続されている。Ｎｃｈ
ダイオード５０のゲート電極とソースは接地端子に接続
されて、接地電位が与えられている。Ｐｃｈダイオード
のゲート電極とソースは高電圧側電源端子４０に接続さ
れて、高電圧電源電位が与えられている。
【００４８】このような入出力保護回路は、例えば図１
０で記号５４により示されるように、チップ５８の周辺
部で内部回路５６のまわりに配置されて半導体装置６０
を構成する。入出力保護回路としては、図９のようにＮ
チャネルＭＯＳ型ダイオードとＰチャネルＭＯＳ型ダイ
オードの両方を備えたものに限らず、いずれか一方のみ
を備えたものであってもよい。特に、電源−ＧＮＤ間の
ように、双方向のダイオードが挿入できないような場
合、Ｉ又はII型Ｎチャネル保護トランジスタを接続する
ことで静電保護能力を大幅に高めることができる。
０で記号５４により示されるように、チップ５８の周辺
部で内部回路５６のまわりに配置されて半導体装置６０
を構成する。入出力保護回路としては、図９のようにＮ
チャネルＭＯＳ型ダイオードとＰチャネルＭＯＳ型ダイ
オードの両方を備えたものに限らず、いずれか一方のみ
を備えたものであってもよい。特に、電源−ＧＮＤ間の
ように、双方向のダイオードが挿入できないような場
合、Ｉ又はII型Ｎチャネル保護トランジスタを接続する
ことで静電保護能力を大幅に高めることができる。
【００４９】上記のＭＯＳ型ダイオードでは、ソースは
低濃度拡散層が高濃度拡散層の下面及び側面を全て包み
込む２重拡散構造になっているが、本発明はこれに限定
されるものではなく、ソースは一重拡散構造や、低濃度
拡散層が高濃度拡散層の下面及び側面を全て包み込まず
に、高濃度拡散層の一部分とウエルが接合している２重
拡散構造など、他の構造であってもよい。ＭＯＳ型ダイ
オードのウエル濃度、拡散層濃度及びゲート酸化膜の膜
厚は、上記実施例に限定されるものではなく、使用する
仕様に応じて種々の変更が可能である。
低濃度拡散層が高濃度拡散層の下面及び側面を全て包み
込む２重拡散構造になっているが、本発明はこれに限定
されるものではなく、ソースは一重拡散構造や、低濃度
拡散層が高濃度拡散層の下面及び側面を全て包み込まず
に、高濃度拡散層の一部分とウエルが接合している２重
拡散構造など、他の構造であってもよい。ＭＯＳ型ダイ
オードのウエル濃度、拡散層濃度及びゲート酸化膜の膜
厚は、上記実施例に限定されるものではなく、使用する
仕様に応じて種々の変更が可能である。
【００５０】
【発明の効果】一般的に濃く浅い拡散層で形成したＰＮ
接合では逆方向特性においてリーク電流の大きい接合と
なり、大電流が流れた時に狭い範囲に電流が流れるため
に熱破壊を生じやすいが、請求項１のＭＯＳ型ダイオー
ドにおいては、接合は深い拡散同士であるために逆方向
電圧による電界が両拡散層で緩和できるために低い接合
耐圧のものを形成してもリーク電流が少なく、また、ド
レイン拡散層が深い拡散となっているために大電流を流
した時にもこの接合が破壊しにくい。またソース、ドレ
インが形成されている部分のウエル又は基板の濃度を上
げているため、ソース、ドレインに深い拡散を導入して
も低い電圧で横型寄生バイポーラトランジスタを動作さ
せることができる。その結果、内部回路用ＭＯＳトラン
ジスタの降伏電圧やゲート酸化膜耐圧よりも低い電圧で
動作し、しかも電荷引抜き能力の高い静電保護用ＭＯＳ
型ダイオードを提供できる。
接合では逆方向特性においてリーク電流の大きい接合と
なり、大電流が流れた時に狭い範囲に電流が流れるため
に熱破壊を生じやすいが、請求項１のＭＯＳ型ダイオー
ドにおいては、接合は深い拡散同士であるために逆方向
電圧による電界が両拡散層で緩和できるために低い接合
耐圧のものを形成してもリーク電流が少なく、また、ド
レイン拡散層が深い拡散となっているために大電流を流
した時にもこの接合が破壊しにくい。またソース、ドレ
インが形成されている部分のウエル又は基板の濃度を上
げているため、ソース、ドレインに深い拡散を導入して
も低い電圧で横型寄生バイポーラトランジスタを動作さ
せることができる。その結果、内部回路用ＭＯＳトラン
ジスタの降伏電圧やゲート酸化膜耐圧よりも低い電圧で
動作し、しかも電荷引抜き能力の高い静電保護用ＭＯＳ
型ダイオードを提供できる。
【００５１】請求項２に記載のＭＯＳ型ダイオードにお
いては、ドレインの高濃度拡散層は、ゲート電極と間隔
をもって設置されているようにしたので、ウエルの基板
濃度を高めてもゲートモジュレーテッド耐圧の低下を抑
制することができ、このＭＯＳ型ダイオードのバイポー
ラ動作電圧を下げることができる。
いては、ドレインの高濃度拡散層は、ゲート電極と間隔
をもって設置されているようにしたので、ウエルの基板
濃度を高めてもゲートモジュレーテッド耐圧の低下を抑
制することができ、このＭＯＳ型ダイオードのバイポー
ラ動作電圧を下げることができる。
【００５２】請求項３に記載のＭＯＳ型ダイオードにお
いては、ドレインの低濃度拡散層は、ドレインの高濃度
拡散層の底面及び側面の全てを包み込んでいるようにし
たので、製造が容易である。
いては、ドレインの低濃度拡散層は、ドレインの高濃度
拡散層の底面及び側面の全てを包み込んでいるようにし
たので、製造が容易である。
【００５３】請求項４に記載のＭＯＳ型ダイオードにお
いては、ドレインの高濃度拡散層の一部分がウエル又は
基板と接合するように形成されているようにしたので、
ドレインの高濃度拡散層とウエル又は基板との接合部分
の接合耐圧は、ドレインの高濃度拡散層とウエル又は基
板との間に低濃度拡散層が存在する部分の接合耐圧に比
べて低くなり、バイポーラ動作の引き金になるベース電
流をより低い電圧で流すことができる。
いては、ドレインの高濃度拡散層の一部分がウエル又は
基板と接合するように形成されているようにしたので、
ドレインの高濃度拡散層とウエル又は基板との接合部分
の接合耐圧は、ドレインの高濃度拡散層とウエル又は基
板との間に低濃度拡散層が存在する部分の接合耐圧に比
べて低くなり、バイポーラ動作の引き金になるベース電
流をより低い電圧で流すことができる。
【００５４】請求項５に記載のＭＯＳ型ダイオードにお
いては、ドレインの高濃度拡散層とウエル又は基板との
接合部分は、ドレインの高濃度拡散層のエッジ部分を除
く部分で形成されているようにしたので、電界が集中し
やすいドレインの高濃度拡散層のエッジ部分が破壊され
るのを防止することができる。
いては、ドレインの高濃度拡散層とウエル又は基板との
接合部分は、ドレインの高濃度拡散層のエッジ部分を除
く部分で形成されているようにしたので、電界が集中し
やすいドレインの高濃度拡散層のエッジ部分が破壊され
るのを防止することができる。
【００５５】請求項６に記載のＭＯＳ型ダイオードにお
いては、ゲート電極近傍におけるドレインの高濃度拡散
層とウエル又は基板の接合耐圧は、内部回路用ＭＯＳト
ランジスタの定格電圧よりも高く、内部回路用ＭＯＳト
ランジスタの接合耐圧及びゲート耐圧よりも低く設定さ
れているようにしたので、静電保護ＭＯＳトランジスタ
として機能することができる。
いては、ゲート電極近傍におけるドレインの高濃度拡散
層とウエル又は基板の接合耐圧は、内部回路用ＭＯＳト
ランジスタの定格電圧よりも高く、内部回路用ＭＯＳト
ランジスタの接合耐圧及びゲート耐圧よりも低く設定さ
れているようにしたので、静電保護ＭＯＳトランジスタ
として機能することができる。
【００５６】これらのＭＯＳ型ダイオードを備えた請求
項７の入出力保護回路は、内部回路用ＭＯＳトランジス
タの降伏電圧やゲート酸化膜耐圧よりも低い電圧で動作
して内部回路用ＭＯＳトランジスタを有効に保護するこ
とができるようになる。
項７の入出力保護回路は、内部回路用ＭＯＳトランジス
タの降伏電圧やゲート酸化膜耐圧よりも低い電圧で動作
して内部回路用ＭＯＳトランジスタを有効に保護するこ
とができるようになる。
【００５７】請求項７の入出力保護回路を備えた請求項
８の半導体装置は、内部回路を有効に保護することがで
きる。
８の半導体装置は、内部回路を有効に保護することがで
きる。
【００５８】請求項９に記載のＭＯＳ型ダイオードの製
造方法においては、既知の技術の組み合わせにより、請
求項１に記載のＭＯＳ型ダイオードを製造することがで
きる。
造方法においては、既知の技術の組み合わせにより、請
求項１に記載のＭＯＳ型ダイオードを製造することがで
きる。
【００５９】請求項１０に記載のＭＯＳ型ダイオードの
製造方法においては、工程（Ａ）での第２導電型不純物
の注入工程がウエル用である場合には、その注入工程
は、内部回路用ＭＯＳトランジスタのウエル形成ととも
に行なう注入工程と、静電保護用ＭＯＳ型ダイオードの
ウエルの基板濃度を上げるために行なう注入工程とを含
むようにしたので、既知の方法で静電保護用ＭＯＳ型ダ
イオードのウエル濃度を内部回路用ＭＯＳトランジスタ
のウエル濃度よりも高くすることを確実に実現できる。
製造方法においては、工程（Ａ）での第２導電型不純物
の注入工程がウエル用である場合には、その注入工程
は、内部回路用ＭＯＳトランジスタのウエル形成ととも
に行なう注入工程と、静電保護用ＭＯＳ型ダイオードの
ウエルの基板濃度を上げるために行なう注入工程とを含
むようにしたので、既知の方法で静電保護用ＭＯＳ型ダ
イオードのウエル濃度を内部回路用ＭＯＳトランジスタ
のウエル濃度よりも高くすることを確実に実現できる。
【００６０】請求項１１に記載のＭＯＳ型ダイオードの
製造方法においては、工程（Ｆ）での高濃度拡散層用の
第１導電型不純物の注入工程は、ドレイン領域上に前記
ゲート電極に隣接してレジスト層を形成した状態で行な
うようにしたので、既知の方法でドレインの高濃度拡散
層をゲート電極と間隔をもって形成することができ、請
求項３に記載のＭＯＳ型ダイオードを製造することがで
きる。
製造方法においては、工程（Ｆ）での高濃度拡散層用の
第１導電型不純物の注入工程は、ドレイン領域上に前記
ゲート電極に隣接してレジスト層を形成した状態で行な
うようにしたので、既知の方法でドレインの高濃度拡散
層をゲート電極と間隔をもって形成することができ、請
求項３に記載のＭＯＳ型ダイオードを製造することがで
きる。
【００６１】請求項１２に記載のＭＯＳ型ダイオードの
製造方法においては、工程（Ｂ）での低濃度拡散層用の
第１導電型不純物の注入工程は、工程（Ｆ）で形成され
る高濃度拡散層の一部分がウエル又は基板と接合するよ
うに、ゲート電極から離れたドレイン領域上にレジスト
層を形成した状態で行なうようにしたので、既知の方法
で請求項５に記載のＭＯＳ型ダイオードを製造すること
ができる。
製造方法においては、工程（Ｂ）での低濃度拡散層用の
第１導電型不純物の注入工程は、工程（Ｆ）で形成され
る高濃度拡散層の一部分がウエル又は基板と接合するよ
うに、ゲート電極から離れたドレイン領域上にレジスト
層を形成した状態で行なうようにしたので、既知の方法
で請求項５に記載のＭＯＳ型ダイオードを製造すること
ができる。
【図１】ＮチャネルＭＯＳ型ダイオードの一実施例を示
す断面図である。
す断面図である。
【図２】図１のＮチャネルＭＯＳ型ダイオードの製造方
法の一例を示す工程断面図である。
法の一例を示す工程断面図である。
【図３】Ｉ型保護トランジスタの電流・電圧特性を示す
図である。
図である。
【図４】ＮチャネルＭＯＳ型ダイオードの他の実施例を
示す断面図である。
示す断面図である。
【図５】同実施例のレイアウトを示す上面図である。
【図６】同実施例の製造方法の一例の前半を示す工程断
面図である。
面図である。
【図７】同製造方法の後半を示す工程断面図である。
【図８】II型保護トランジスタの電流・電圧特性を示す
図である。
図である。
【図９】入出力保護回路の一実施例を示す回路図であ
る。
る。
【図１０】半導体装置のレイアウトを示す上面図であ
る。
る。
２ Ｎ型シリコン基板 ４ 素子分離用ＬＯＣＯＳ酸化膜 ６ Ｐウエル ８，９ 高濃度のＰウエル（Ｐ+-ウエル） １０ ゲート酸化膜 １２ ポリシリコンゲート電極 １４ ソース １４ａ ソースの高濃度拡散層（Ｎ+拡散層） １４ｂ ソースの低濃度拡散層（Ｎ-拡散層） １６，１７ ドレイン １６ａ，１７ａ ドレインの高濃度拡散層（Ｎ+拡散
層） １６ｂ，１７ｂ ドレインの低濃度拡散層（Ｎ-拡散
層） １８ 層間絶縁膜 １９，４９ エッジ部分 ２０，２２ アルミニウム配線 ２４ 入出力端子 ２６ シリコン酸化膜 ２８，３０，３１，４１ レジストパターン ４０ 高電圧側電源端子 ５０ ＮチャネルＭＯＳ型ダイオード（Ｎｃｈダイ
オード） ５２ ＰチャネルＭＯＳ型ダイオード（Ｐｃｈダイ
オード）
層） １６ｂ，１７ｂ ドレインの低濃度拡散層（Ｎ-拡散
層） １８ 層間絶縁膜 １９，４９ エッジ部分 ２０，２２ アルミニウム配線 ２４ 入出力端子 ２６ シリコン酸化膜 ２８，３０，３１，４１ レジストパターン ４０ 高電圧側電源端子 ５０ ＮチャネルＭＯＳ型ダイオード（Ｎｃｈダイ
オード） ５２ ＰチャネルＭＯＳ型ダイオード（Ｐｃｈダイ
オード）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 29/78 29/861 Ｆターム(参考） 5F038 BH07 BH13 EZ13 EZ20 5F040 DA23 DA24 DB06 DC01 EB17 EC07 EF13 EF18 EH02 EH05 EJ03 EK01 5F048 AA02 AC01 AC03 AC10 BB05 BC07 BC19 BC20 BE01 BE02 BE05 BE06 BF16 BG12 CC02 CC06 CC08 CC15 CC16 CC18 CC19
Claims (12)
- 【請求項１】 ソース、ドレインの少なくともドレイン
が高濃度拡散層及びそれよりも低濃度で、その高濃度拡
散層を包み込み、内部回路用ＭＯＳトランジスタのソー
ス、ドレインよりも深く形成された低濃度拡散層を備
え、ソース、ドレインが形成されているウエル又は基板
で少なくともソース、ドレインと接する部分の濃度が内
部回路用ＭＯＳトランジスタの同領域よりも濃くされて
いるＭＯＳトランジスタと、 このＭＯＳトランジスタのゲート電極とソースとを導通
させて一定電位を与える導電性配線とを備えた静電保護
用ＭＯＳ型ダイオード。 - 【請求項２】 ドレインの高濃度拡散層は、前記ゲート
電極と間隔をもって設置されている請求項１に記載のＭ
ＯＳ型ダイオード。 - 【請求項３】 ドレインの低濃度拡散層は、ドレインの
高濃度拡散層の底面及び側面の全てを包み込んでいる請
求項１又は２に記載のＭＯＳ型ダイオード。 - 【請求項４】 ドレインの低濃度拡散層は、ドレインの
高濃度拡散層の一部分と前記ウエルとが接合するように
形成されている請求項１又は２に記載のＭＯＳ型ダイオ
ード。 - 【請求項５】 ドレインの高濃度拡散層と前記ウエル又
は基板との接合部分は、ドレインの高濃度拡散層のエッ
ジ部分を除く部分で形成されている請求項４に記載のＭ
ＯＳ型ダイオード。 - 【請求項６】 前記ゲート電極近傍におけるドレインの
高濃度拡散層と前記ウエル又は基板との接合耐圧は、前
記内部回路用ＭＯＳトランジスタの定格電圧よりも高
く、前記内部回路用ＭＯＳトランジスタの接合耐圧及び
ゲート耐圧よりも低く設定されている請求項１から５の
いずれかに記載のＭＯＳ型ダイオード。 - 【請求項７】 請求項１から６のいずれかに記載のＭＯ
Ｓ型ダイオードのドレインを外部入出力端子と内部回路
に接続した半導体装置の入出力保護回路。 - 【請求項８】 請求項７に記載の入出力保護回路を備え
た半導体装置。 - 【請求項９】 以下の工程を含む静電保護用ＭＯＳ型ダ
イオードの製造方法。 （Ａ）第１導電型の半導体基板表面にシリコン酸化膜を
形成し、前記半導体基板のＭＯＳ型ダイオード形成予定
領域に前記シリコン酸化膜を介してウエル用又は基板濃
度調整用の第２導電型不純物を注入する注入工程、
（Ｂ）ソース、ドレイン形成予定領域に低濃度拡散層用
の第１導電型不純物を注入する注入工程、（Ｃ）ＬＯＣ
ＯＳ法により前記半導体基板表面に素子分離膜を形成す
る素子分離工程、（Ｄ）ＭＯＳ型ダイオード形成予定領
域の前記シリコン酸化膜を除去した後、ＭＯＳ型ダイオ
ード形成予定領域の前記半導体基板表面にゲート酸化膜
を形成する酸化膜形成工程、（Ｅ）前記ゲート酸化膜上
にゲート電極を形成するゲート電極形成工程、（Ｆ）ソ
ース、ドレイン形成予定領域に高濃度拡散層用の第１導
電型不純物を前記低濃度拡散層用の第１導電型不純物よ
りも浅く注入する注入工程、（Ｇ）熱処理を施してソー
ス、ドレイン領域に高濃度拡散層及び低濃度拡散層を形
成する熱拡散工程、（Ｈ）前記ゲート電極とソースの高
濃度拡散層とを導通させて一定電位を与える導電性配線
を形成する配線工程。 - 【請求項１０】 前記工程（Ａ）での第２導電型不純物
の注入工程がウエル用である場合は、その注入工程は、
内部回路用ＭＯＳトランジスタのウエル形成とともに行
なう注入工程と、静電保護用ＭＯＳ型ダイオードのウエ
ルの基板濃度を上げるために行なう注入工程とを含む請
求項９に記載の静電保護用ＭＯＳ型ダイオードの製造方
法。 - 【請求項１１】 前記工程（Ｆ）での高濃度拡散層用の
第１導電型不純物の注入工程は、ドレイン領域上に前記
ゲート電極に隣接してレジスト層を形成した状態で行な
う請求項９又は１０に記載の静電保護用ＭＯＳ型ダイオ
ードの製造方法。 - 【請求項１２】 前記工程（Ｂ）での低濃度拡散層用の
第１導電型不純物の注入工程は、前記工程（Ｆ）で形成
される高濃度拡散層の一部分が前記ウエル又は基板と接
合するように、前記ゲート電極から離れたドレイン領域
上にレジスト層を形成した状態で行なう請求項９、１０
又は１１のいずれかに記載の静電保護用ＭＯＳ型ダイオ
ードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000247750A JP3734413B2 (ja) | 1999-10-26 | 2000-08-17 | 静電保護用ｍｏｓ型ダイオード、並びに入出力保護回路及びそれを備えた半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30358999 | 1999-10-26 | ||
| JP11-303589 | 1999-10-26 | ||
| JP2000247750A JP3734413B2 (ja) | 1999-10-26 | 2000-08-17 | 静電保護用ｍｏｓ型ダイオード、並びに入出力保護回路及びそれを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196466A true JP2001196466A (ja) | 2001-07-19 |
| JP3734413B2 JP3734413B2 (ja) | 2006-01-11 |
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3734413B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005825A (ja) * | 2006-09-04 | 2007-01-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009105392A (ja) * | 2007-10-02 | 2009-05-14 | Ricoh Co Ltd | 半導体装置 |
| JP2010098838A (ja) * | 2008-10-16 | 2010-04-30 | Seiko Npc Corp | チャージポンプ回路 |
| KR100996183B1 (ko) | 2007-07-03 | 2010-11-24 | 주식회사 하이닉스반도체 | 정전기 방전 장치 |
Families Citing this family (1)
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|---|---|---|---|---|
| CN108063134B (zh) * | 2017-12-01 | 2021-02-05 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi工艺的nmos器件及其构成的静电保护电路 |
-
2000
- 2000-08-17 JP JP2000247750A patent/JP3734413B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005825A (ja) * | 2006-09-04 | 2007-01-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100996183B1 (ko) | 2007-07-03 | 2010-11-24 | 주식회사 하이닉스반도체 | 정전기 방전 장치 |
| JP2009105392A (ja) * | 2007-10-02 | 2009-05-14 | Ricoh Co Ltd | 半導体装置 |
| JP2010098838A (ja) * | 2008-10-16 | 2010-04-30 | Seiko Npc Corp | チャージポンプ回路 |
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|---|---|
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