JP2001028438A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ構造のＭＯＳトランジスタの基板電位
を大面積の金属配線を用いることなしに引き抜く。 【解決手段】 半導体基板１上の埋め込み絶縁膜２上に
形成される半導体層３上にＭＯＳトランジスタが形成さ
れる半導体装置において、前記埋め込み絶縁膜２を貫通
して前記基板１上にコンタクトするコンタクト孔２３
と、このコンタクト孔２３内に埋め込まれたプラグ４０
と、このプラグ４０上に形成され、接地電圧Ｖｓｓ１に
接続される配線層４４とを有することを特徴とする。
を大面積の金属配線を用いることなしに引き抜く。 【解決手段】 半導体基板１上の埋め込み絶縁膜２上に
形成される半導体層３上にＭＯＳトランジスタが形成さ
れる半導体装置において、前記埋め込み絶縁膜２を貫通
して前記基板１上にコンタクトするコンタクト孔２３
と、このコンタクト孔２３内に埋め込まれたプラグ４０
と、このプラグ４０上に形成され、接地電圧Ｖｓｓ１に
接続される配線層４４とを有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えばＳＯＩ（Silicon On Ins
ulator）構造の電界効果トランジスタ（以下、ＳＯＩ型
トランジスタ）とその製造方法に関する。
製造方法に関し、更に言えばＳＯＩ（Silicon On Ins
ulator）構造の電界効果トランジスタ（以下、ＳＯＩ型
トランジスタ）とその製造方法に関する。
【０００２】
【従来の技術】上記ＳＯＩ型トランジスタは、半導体基
板上に直接形成される従来のバルクＭＯＳトランジスタ
に比して、寄生容量が小さいために回路動作速度を向上
できる、ラッチアップの防止の効果によってソフトエラ
ーに対する耐性を向上できる等の利点がある。
板上に直接形成される従来のバルクＭＯＳトランジスタ
に比して、寄生容量が小さいために回路動作速度を向上
できる、ラッチアップの防止の効果によってソフトエラ
ーに対する耐性を向上できる等の利点がある。
【０００３】しかし、ＳＯＩ基板上にＭＯＳトランジス
タを構成した場合に、ＭＯＳトランジスタの基板電位を
所定電位に固定することが困難であった。そのため、ト
ランジスタの基板部がフローティング状態となり、基板
電位が固定されず、トランジスタの静電破壊や特性劣化
の原因となっていた。
タを構成した場合に、ＭＯＳトランジスタの基板電位を
所定電位に固定することが困難であった。そのため、ト
ランジスタの基板部がフローティング状態となり、基板
電位が固定されず、トランジスタの静電破壊や特性劣化
の原因となっていた。
【０００４】そこで、従来の技術として、ＭＯＳトラン
ジスタのチャネル領域の一部をゲート電極とは別の電極
に接続することで、その電極を通じて基板電位を制御す
るものがあった（特開平７−２７３３４０号公報）。
ジスタのチャネル領域の一部をゲート電極とは別の電極
に接続することで、その電極を通じて基板電位を制御す
るものがあった（特開平７−２７３３４０号公報）。
【０００５】以下、上記公報に記載された基板電位制御
技術について図面を参照しながら説明する。
技術について図面を参照しながら説明する。
【０００６】図１６は従来の基板電位制御可能な電界効
果トランジスタのパターンレイアウトを示す概略平面図
である。
果トランジスタのパターンレイアウトを示す概略平面図
である。
【０００７】図１６において、ＳＯＩ基板上にチャネル
領域５１，５２及びソース・ドレイン領域５３が形成さ
れており、ゲート電極５４はチャネル領域５１のみを覆
うように形成されている。
領域５１，５２及びソース・ドレイン領域５３が形成さ
れており、ゲート電極５４はチャネル領域５１のみを覆
うように形成されている。
【０００８】そして、ゲート電極５４で覆われていない
チャネル領域５２は、チャネルコンタクト５５を介して
引き出し電極５６に接続されており、この引き出し電極
５６によってチャネル領域５１，５２の基板領域に蓄積
された不要な電荷を引き抜いていた。
チャネル領域５２は、チャネルコンタクト５５を介して
引き出し電極５６に接続されており、この引き出し電極
５６によってチャネル領域５１，５２の基板領域に蓄積
された不要な電荷を引き抜いていた。
【０００９】
【発明が解決しようとする課題】しかしながら、上記基
板電位制御構造では、不要な電荷を引き抜く速度を速め
るためには電極配線を幅広にしなければならず、幅広に
するとチップ上に大面積を必要とし、微細化の妨げとな
っていた。
板電位制御構造では、不要な電荷を引き抜く速度を速め
るためには電極配線を幅広にしなければならず、幅広に
するとチップ上に大面積を必要とし、微細化の妨げとな
っていた。
【００１０】従って、本発明ではＳＯＩ基板上に構成さ
れたＭＯＳトランジスタの基板電位を簡単な方法でチッ
プ上に大面積を必要とせずに安定制御することが可能な
ＳＯＩ構造のＭＯＳ半導体装置とその製造方法を提供す
ることを目的とする。
れたＭＯＳトランジスタの基板電位を簡単な方法でチッ
プ上に大面積を必要とせずに安定制御することが可能な
ＳＯＩ構造のＭＯＳ半導体装置とその製造方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】そこで、本発明のＳＯＩ
構造のＭＯＳ半導体装置は、図９及び図１５に示すよう
に一導電型、例えばＰ型の半導体基板１上の埋め込み絶
縁膜２上に形成される半導体層３の間にＭＯＳトランジ
スタが形成されるもので、前記埋め込み絶縁膜２を貫通
して前記基板１上にコンタクトするコンタクト孔２３
と、このコンタクト孔２３内に埋め込まれたプラグ４０
と、このプラグ４０上に形成され、接地電圧Ｖｓｓ１に
接続される配線層４４（Ｖｓｓ１）とを有することを特
徴とする。
構造のＭＯＳ半導体装置は、図９及び図１５に示すよう
に一導電型、例えばＰ型の半導体基板１上の埋め込み絶
縁膜２上に形成される半導体層３の間にＭＯＳトランジ
スタが形成されるもので、前記埋め込み絶縁膜２を貫通
して前記基板１上にコンタクトするコンタクト孔２３
と、このコンタクト孔２３内に埋め込まれたプラグ４０
と、このプラグ４０上に形成され、接地電圧Ｖｓｓ１に
接続される配線層４４（Ｖｓｓ１）とを有することを特
徴とする。
【００１２】また、その製造方法は、図１に示すように
半導体基板１上の埋め込み絶縁膜２上に半導体層３Ａ，
３Ｂを形成し（図４参照）、図３に示すようにこの半導
体層３Ａ，３Ｂを前記埋め込み絶縁膜２とで取り囲んで
素子分離する素子分離膜６を形成する。次に、図５に示
すように前記素子分離膜以外の半導体層３Ａ，３Ｂ上に
ゲート酸化膜８を形成し、このゲート酸化膜８上にゲー
ト電極１１を形成する。続いて、前記ゲート電極１１を
マスクにして前記半導体層３Ａ，３Ｂに不純物をイオン
注入してソース・ドレイン領域１２，１３を形成する
（図６参照）。更に、図７に示すように全面に層間絶縁
膜１９を形成した後に、図８に示すようにこの層間絶縁
膜１９上に形成した第１のレジスト膜２０をマスクにし
て前記ソース・ドレイン領域１２，１３上にコンタクト
する第１のコンタクト孔２１を形成し、続いて層間絶縁
膜１９上に形成した第２のレジスト膜２２をマスクにし
て前記埋め込み絶縁膜２を貫通して前記基板上にコンタ
クトする第２のコンタクト孔２３を形成する（図８参
照）。次に、前記層間絶縁膜１９上に形成した第３のレ
ジスト膜をマスクにして前記第１及び第２のコンタクト
孔下の領域に不純物をイオン注入して高濃度の（Ｐ＋型
及びＮ＋型）ソース・ドレイン領域２５，２７及び高濃
度の拡散層（Ｐ＋層２６，Ｎ＋層２８）を形成する。そ
して、図９に示すように前記第１及び第２のコンタクト
孔２１，２３内にプラグ４０を埋め込んだ後に、このプ
ラグ４０上に接地電圧Ｖｓｓ１に接続される配線層４４
を形成する工程とを有したことを特徴とする。
半導体基板１上の埋め込み絶縁膜２上に半導体層３Ａ，
３Ｂを形成し（図４参照）、図３に示すようにこの半導
体層３Ａ，３Ｂを前記埋め込み絶縁膜２とで取り囲んで
素子分離する素子分離膜６を形成する。次に、図５に示
すように前記素子分離膜以外の半導体層３Ａ，３Ｂ上に
ゲート酸化膜８を形成し、このゲート酸化膜８上にゲー
ト電極１１を形成する。続いて、前記ゲート電極１１を
マスクにして前記半導体層３Ａ，３Ｂに不純物をイオン
注入してソース・ドレイン領域１２，１３を形成する
（図６参照）。更に、図７に示すように全面に層間絶縁
膜１９を形成した後に、図８に示すようにこの層間絶縁
膜１９上に形成した第１のレジスト膜２０をマスクにし
て前記ソース・ドレイン領域１２，１３上にコンタクト
する第１のコンタクト孔２１を形成し、続いて層間絶縁
膜１９上に形成した第２のレジスト膜２２をマスクにし
て前記埋め込み絶縁膜２を貫通して前記基板上にコンタ
クトする第２のコンタクト孔２３を形成する（図８参
照）。次に、前記層間絶縁膜１９上に形成した第３のレ
ジスト膜をマスクにして前記第１及び第２のコンタクト
孔下の領域に不純物をイオン注入して高濃度の（Ｐ＋型
及びＮ＋型）ソース・ドレイン領域２５，２７及び高濃
度の拡散層（Ｐ＋層２６，Ｎ＋層２８）を形成する。そ
して、図９に示すように前記第１及び第２のコンタクト
孔２１，２３内にプラグ４０を埋め込んだ後に、このプ
ラグ４０上に接地電圧Ｖｓｓ１に接続される配線層４４
を形成する工程とを有したことを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１４】図９及び図１５において、１は一導電型、
例えばＰ型のシリコン基板等の半導体基板であり、この
基板１上にはＳｉＯ2膜等から成る埋め込み絶縁膜２が
形成され、その上に形成されたシリコン膜から成る半導
体層３Ａ，３Ｂ上に半導体素子（ＭＯＳトランジスタ）
が形成されている。そして、前記埋め込み絶縁膜２を貫
通して前記基板１上にコンタクトするコンタクト孔２３
が形成され、このコンタクト孔２３内に埋め込まれたタ
ングステン膜から成るプラグ４０と、このプラグ４０上
に接地電圧Ｖｓｓ１に接続される配線層４４が形成され
ていることを特徴としている。
例えばＰ型のシリコン基板等の半導体基板であり、この
基板１上にはＳｉＯ2膜等から成る埋め込み絶縁膜２が
形成され、その上に形成されたシリコン膜から成る半導
体層３Ａ，３Ｂ上に半導体素子（ＭＯＳトランジスタ）
が形成されている。そして、前記埋め込み絶縁膜２を貫
通して前記基板１上にコンタクトするコンタクト孔２３
が形成され、このコンタクト孔２３内に埋め込まれたタ
ングステン膜から成るプラグ４０と、このプラグ４０上
に接地電圧Ｖｓｓ１に接続される配線層４４が形成され
ていることを特徴としている。
【００１５】以下、上記半導体装置の製造方法について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１６】先ず、図１において、前記基板１上に周知
なＳＯＩ製法技術を用いておよそ７０００Åの膜厚のＳ
ｉＯ2膜等から成る埋め込み絶縁膜２を形成し、その上
におよそ２０００Åの膜厚のポリシリコン膜（シリコン
膜でも良い。）３を形成する。そして、このポリシリコ
ン膜３にＮ−型不純物、例えばリンイオンをおよそ９０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量でイ
オン注入することで、その不純物濃度が１×１０16／ｃ
ｍ3程度のＮ−型層とする。
なＳＯＩ製法技術を用いておよそ７０００Åの膜厚のＳ
ｉＯ2膜等から成る埋め込み絶縁膜２を形成し、その上
におよそ２０００Åの膜厚のポリシリコン膜（シリコン
膜でも良い。）３を形成する。そして、このポリシリコ
ン膜３にＮ−型不純物、例えばリンイオンをおよそ９０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量でイ
オン注入することで、その不純物濃度が１×１０16／ｃ
ｍ3程度のＮ−型層とする。
【００１７】次に、図２において、前記ポリシリコン膜
３上を熱酸化しておよそ５００Åの膜厚のパッド酸化膜
４を形成し、このパッド酸化膜４上に開口部を有するお
よそ１５００Åの膜厚のシリコン窒化膜５を形成する。
３上を熱酸化しておよそ５００Åの膜厚のパッド酸化膜
４を形成し、このパッド酸化膜４上に開口部を有するお
よそ１５００Åの膜厚のシリコン窒化膜５を形成する。
【００１８】続いて、図３において、前記シリコン窒化
膜５をマスクに周知のＬＯＣＯＳ（Local Oxidation Of
Silicon）法によりおよそ５０００Åの膜厚の素子分離
膜６を形成する。即ち、２０００Åのポリシリコン膜３
は、酸化されてトランジスタ領域が分離されることにな
る。
膜５をマスクに周知のＬＯＣＯＳ（Local Oxidation Of
Silicon）法によりおよそ５０００Åの膜厚の素子分離
膜６を形成する。即ち、２０００Åのポリシリコン膜３
は、酸化されてトランジスタ領域が分離されることにな
る。
【００１９】次に、図４において、前記シリコン窒化膜
５を除去した後に、前記Ｎ−型層化されたポリシリコン
膜３内のＰ−型層化したい領域上に開口部を有するレジ
スト膜７を形成した状態で、Ｐ−型不純物、例えばボロ
ンイオンをおよそ５０ＫｅＶの加速電圧で、５×１０13
／ｃｍ2の注入量でイオン注入することで、その不純物
濃度が１×１０16／ｃｍ3程度のＰ−型層とする。これ
により、前記ポリシリコン膜３は、Ｎ−型層３ＡとＰ−
型層３Ｂの半導体層となり、この各層上に半導体素子が
形成される。
５を除去した後に、前記Ｎ−型層化されたポリシリコン
膜３内のＰ−型層化したい領域上に開口部を有するレジ
スト膜７を形成した状態で、Ｐ−型不純物、例えばボロ
ンイオンをおよそ５０ＫｅＶの加速電圧で、５×１０13
／ｃｍ2の注入量でイオン注入することで、その不純物
濃度が１×１０16／ｃｍ3程度のＰ−型層とする。これ
により、前記ポリシリコン膜３は、Ｎ−型層３ＡとＰ−
型層３Ｂの半導体層となり、この各層上に半導体素子が
形成される。
【００２０】続いて、図５及び図１０において、前記素
子分離膜６以外の活性領域の半導体層（Ｎ−型層３Ａと
Ｐ−型層３Ｂ）上を熱酸化しておよそ７０Åの膜厚のゲ
ート酸化膜８を形成した後に、このゲート酸化膜３上に
例えば、およそ１０００Åの膜厚の導電化されたポリシ
リコン膜９とおよそ１０００Åの膜厚のタングステンシ
リサイド（ＷＳｉｘ）膜１０から成る積層膜を形成し、
この積層膜をパターニングして各ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄを形成する。
子分離膜６以外の活性領域の半導体層（Ｎ−型層３Ａと
Ｐ−型層３Ｂ）上を熱酸化しておよそ７０Åの膜厚のゲ
ート酸化膜８を形成した後に、このゲート酸化膜３上に
例えば、およそ１０００Åの膜厚の導電化されたポリシ
リコン膜９とおよそ１０００Åの膜厚のタングステンシ
リサイド（ＷＳｉｘ）膜１０から成る積層膜を形成し、
この積層膜をパターニングして各ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄを形成する。
【００２１】ここで、前記ゲート電極１１Ａ，１１Ｂは
入力回路用のもので、およそ２．０μｍ程度のゲート長
を有し、前記ゲート電極１１Ｃ，１１Ｄは内部回路用の
もので、およそ０．３μｍ程度のゲート長を有してい
る。尚、各ゲート電極は、ポリシリコン膜だけの単層膜
であっても良い。
入力回路用のもので、およそ２．０μｍ程度のゲート長
を有し、前記ゲート電極１１Ｃ，１１Ｄは内部回路用の
もので、およそ０．３μｍ程度のゲート長を有してい
る。尚、各ゲート電極は、ポリシリコン膜だけの単層膜
であっても良い。
【００２２】次に、図６及び図１１において、周知なＣ
ＭＯＳ構造のソース・ドレイン形成方法によりレジスト
（ＰＲ）膜をマスクにして導電型に合わせて所望の不純
物をイオン注入することで、前記ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄに隣接するように、それぞれ前記
Ｎ−型層３Ａ，３Ｃには低濃度のＬＰ型ソース・ドレイ
ン領域１２を形成し、前記Ｐ−型層３Ｂ，３Ｄには低濃
度のＬＮ型ソース・ドレイン領域１３を形成すると共
に、前記Ｎ−型層３Ａ，３Ｃ及びＰ−型層３Ｂ，３Ｄの
一部にもそれぞれＬＰ層１４及びＬＮ層１５を形成する
（図１１及び図１２参照）。尚、ここで、前記ＬＰ層１
２，１４は低濃度のＰ型層であり、Ｎ−層３Ａ，３Ｃよ
り濃度が高く、およそ１０17〜１０18／ｃｍ3程度であ
る。また、前記ＬＮ層１３，１５は低濃度のＮ型層であ
り、Ｐ−層３Ｂ，３Ｄより濃度が高く、およそ１０17〜
１０18／ｃｍ3程度である。
ＭＯＳ構造のソース・ドレイン形成方法によりレジスト
（ＰＲ）膜をマスクにして導電型に合わせて所望の不純
物をイオン注入することで、前記ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄに隣接するように、それぞれ前記
Ｎ−型層３Ａ，３Ｃには低濃度のＬＰ型ソース・ドレイ
ン領域１２を形成し、前記Ｐ−型層３Ｂ，３Ｄには低濃
度のＬＮ型ソース・ドレイン領域１３を形成すると共
に、前記Ｎ−型層３Ａ，３Ｃ及びＰ−型層３Ｂ，３Ｄの
一部にもそれぞれＬＰ層１４及びＬＮ層１５を形成する
（図１１及び図１２参照）。尚、ここで、前記ＬＰ層１
２，１４は低濃度のＰ型層であり、Ｎ−層３Ａ，３Ｃよ
り濃度が高く、およそ１０17〜１０18／ｃｍ3程度であ
る。また、前記ＬＮ層１３，１５は低濃度のＮ型層であ
り、Ｐ−層３Ｂ，３Ｄより濃度が高く、およそ１０17〜
１０18／ｃｍ3程度である。
【００２３】そして、前記ゲート電極１１Ａ，１１Ｂ，
１１Ｃ，１１Ｄの側壁部に側壁絶縁膜１７を形成した後
にサリサイド技術を用いて、前記ソース・ドレイン領域
１２，１３上にチタンシリサイド（ＴｉＳｉ2）膜１８
を形成する。尚、本工程は周知なサリサイド技術であり
説明を簡略するが、例えば、基板全面におよそ４００Å
の膜厚のチタン膜をスパッタ蒸着した後に、ＲＴＡ（ラ
ビッド・サーマル・アニール）処理して、チタン膜とシ
リコンとを反応させ、そして、素子分離膜６及び側壁絶
縁膜１７上に残留した未反応のチタン膜及びチタン反応
物（ＴｉＮ膜）を除去することで、図６に示すように前
記ソース・ドレイン領域１２，１３の表層にチタンシリ
サイド膜１８を形成するものである。
１１Ｃ，１１Ｄの側壁部に側壁絶縁膜１７を形成した後
にサリサイド技術を用いて、前記ソース・ドレイン領域
１２，１３上にチタンシリサイド（ＴｉＳｉ2）膜１８
を形成する。尚、本工程は周知なサリサイド技術であり
説明を簡略するが、例えば、基板全面におよそ４００Å
の膜厚のチタン膜をスパッタ蒸着した後に、ＲＴＡ（ラ
ビッド・サーマル・アニール）処理して、チタン膜とシ
リコンとを反応させ、そして、素子分離膜６及び側壁絶
縁膜１７上に残留した未反応のチタン膜及びチタン反応
物（ＴｉＮ膜）を除去することで、図６に示すように前
記ソース・ドレイン領域１２，１３の表層にチタンシリ
サイド膜１８を形成するものである。
【００２４】尚、ＲＴＡ処理は、過剰なシリサイド化が
進まないように２ステップで行っている。即ち、第１回
目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜
４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ
７５０℃〜８５０℃で、１０〜４５秒ほど行っている。
進まないように２ステップで行っている。即ち、第１回
目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜
４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ
７５０℃〜８５０℃で、１０〜４５秒ほど行っている。
【００２５】続いて、図７において、全面にＣＶＤ酸化
膜及びＢＰＳＧ膜等から成るおよそ６０００Åの膜厚の
層間絶縁膜１９を形成した後に、この層間絶縁膜１９上
に第１のレジスト（ＰＲ）膜２０（図８参照）を形成
し、このレジスト膜２０をマスクにして図７に示すよう
に前記ソース・ドレイン領域１２，１３上（チタンシリ
サイド膜１８を介して）にコンタクトする第１のコンタ
クト孔２１を形成する。
膜及びＢＰＳＧ膜等から成るおよそ６０００Åの膜厚の
層間絶縁膜１９を形成した後に、この層間絶縁膜１９上
に第１のレジスト（ＰＲ）膜２０（図８参照）を形成
し、このレジスト膜２０をマスクにして図７に示すよう
に前記ソース・ドレイン領域１２，１３上（チタンシリ
サイド膜１８を介して）にコンタクトする第１のコンタ
クト孔２１を形成する。
【００２６】更に、前記ＬＰ層１４及びＬＮ層１５上に
開口を有する第２のレジスト（ＰＲ）膜２２（図８参
照）を形成し、このレジスト膜２２をマスクにして図１
３に示すように前記ＬＰ層１４及びＬＮ層１５内に前記
基板１表層まで到達する深い第２のコンタクト孔２３を
形成する。尚、図８は図１３のＡ−Ａ断面図である。
開口を有する第２のレジスト（ＰＲ）膜２２（図８参
照）を形成し、このレジスト膜２２をマスクにして図１
３に示すように前記ＬＰ層１４及びＬＮ層１５内に前記
基板１表層まで到達する深い第２のコンタクト孔２３を
形成する。尚、図８は図１３のＡ−Ａ断面図である。
【００２７】そして、前記第１及び第２のレジスト膜２
０，２２を除去した後に、前記ＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４上に開口を有する不図示の第３
のレジスト膜を形成し、図８及び図１３に示すように、
このレジスト膜をマスクにしてＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４にリンイオンをおよそ２５Ｋｅ
Ｖの加速電圧で、３×１０14／ｃｍ2の注入量でイオン
注入してＰ＋型ソース・ドレイン領域２５及びＰ＋層２
６を形成する。
０，２２を除去した後に、前記ＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４上に開口を有する不図示の第３
のレジスト膜を形成し、図８及び図１３に示すように、
このレジスト膜をマスクにしてＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４にリンイオンをおよそ２５Ｋｅ
Ｖの加速電圧で、３×１０14／ｃｍ2の注入量でイオン
注入してＰ＋型ソース・ドレイン領域２５及びＰ＋層２
６を形成する。
【００２８】また、前記第３のレジスト膜を除去した後
に、前記ＬＮ型ソース・ドレイン領域１３及びＬＮ層１
５上に開口を有する不図示の第４のレジスト膜を形成
し、このレジスト膜をマスクにしてＬＮ型ソース・ドレ
イン領域１３及びＬＮ層１５に二フッ化ボロンイオンを
およそ４０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の
注入量でイオン注入してＮ＋型ソース・ドレイン領域２
７及びＮ＋層２８を形成する。
に、前記ＬＮ型ソース・ドレイン領域１３及びＬＮ層１
５上に開口を有する不図示の第４のレジスト膜を形成
し、このレジスト膜をマスクにしてＬＮ型ソース・ドレ
イン領域１３及びＬＮ層１５に二フッ化ボロンイオンを
およそ４０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の
注入量でイオン注入してＮ＋型ソース・ドレイン領域２
７及びＮ＋層２８を形成する。
【００２９】そして、図９に示すように前記第１及び第
２のコンタクト孔２１，２３内に前記ソース・ドレイン
領域２５，２７及びＰ＋層２６，Ｎ＋層２８にコンタク
トするようにタングステン膜から成るプラグ４０を埋め
込み、このプラグ４０上に配線層４１，４２，４３（Ｖ
ｄｄ１），４４（Ｖｓｓ１），４５，４６（Ｖｄｄ
２），４４（Ｖｓｓ２）を形成する（図１５参照）。こ
れにより、電流容量の大きな入力回路３１用のＭＯＳト
ランジスタ３４，３５及び電流容量の小さな内部回路３
６用のＭＯＳトランジスタ３７，３８が構成される。
２のコンタクト孔２１，２３内に前記ソース・ドレイン
領域２５，２７及びＰ＋層２６，Ｎ＋層２８にコンタク
トするようにタングステン膜から成るプラグ４０を埋め
込み、このプラグ４０上に配線層４１，４２，４３（Ｖ
ｄｄ１），４４（Ｖｓｓ１），４５，４６（Ｖｄｄ
２），４４（Ｖｓｓ２）を形成する（図１５参照）。こ
れにより、電流容量の大きな入力回路３１用のＭＯＳト
ランジスタ３４，３５及び電流容量の小さな内部回路３
６用のＭＯＳトランジスタ３７，３８が構成される。
【００３０】図１４は本発明が適用される半導体装置、
特に入力回路部の等価回路図であり、図１５はそのレイ
アウト図である。尚、以下の説明では入力回路側に本発
明を適用した一例を紹介するが、出力回路側に本発明を
適用するものであっても良い。
特に入力回路部の等価回路図であり、図１５はそのレイ
アウト図である。尚、以下の説明では入力回路側に本発
明を適用した一例を紹介するが、出力回路側に本発明を
適用するものであっても良い。
【００３１】図１４において、３０は入力パッドであ
り、この入力パッド３０を通じて侵入するＥＳＤノイズ
から入力回路３１を保護するために保護ダイオード３
２，３３が形成されている。ここで、保護ダイオード３
２も基板側に形成するには図８に示すように埋め込み絶
縁膜２を貫通するコンタクト孔２３と、その直下を含む
領域に高濃度のＮ型層（例えば、Ｎ−ウエル２９）を形
成しておく必要がある。また、このＮ−ウエル２９は、
埋め込み絶縁膜２を形成した後に形成し、その後、半導
体層３を形成すれば良い。尚、前記入力回路３１は、電
源電圧Ｖｄｄ１にそのソース電極が接続されたＰチャネ
ル型ＭＯＳトランジスタ３４と、このＰチャネル型ＭＯ
Ｓトランジスタ３４のドレイン電極が、そのソース電極
が接地電圧Ｖｓｓ１に接続されたＮチャネル型ＭＯＳト
ランジスタ３５のドレイン電極に接続されて成る構成で
ある。
り、この入力パッド３０を通じて侵入するＥＳＤノイズ
から入力回路３１を保護するために保護ダイオード３
２，３３が形成されている。ここで、保護ダイオード３
２も基板側に形成するには図８に示すように埋め込み絶
縁膜２を貫通するコンタクト孔２３と、その直下を含む
領域に高濃度のＮ型層（例えば、Ｎ−ウエル２９）を形
成しておく必要がある。また、このＮ−ウエル２９は、
埋め込み絶縁膜２を形成した後に形成し、その後、半導
体層３を形成すれば良い。尚、前記入力回路３１は、電
源電圧Ｖｄｄ１にそのソース電極が接続されたＰチャネ
ル型ＭＯＳトランジスタ３４と、このＰチャネル型ＭＯ
Ｓトランジスタ３４のドレイン電極が、そのソース電極
が接地電圧Ｖｓｓ１に接続されたＮチャネル型ＭＯＳト
ランジスタ３５のドレイン電極に接続されて成る構成で
ある。
【００３２】図１５は上記図１４の構成を便宜的に表し
たレイアウト図であり、図示したように前記入力パッド
３０と前記Ｐ＋層２６及びＮ＋層２８とがＡｌ合金（Ａ
ｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る
配線層４１を介して相互接続され、またＰチャネル型Ｍ
ＯＳトランジスタ３４のドレイン電極と、Ｎチャネル型
ＭＯＳトランジスタ３５のドレイン電極とが配線層４２
を介して相互接続され、更にＰチャネル型ＭＯＳトラン
ジスタ３４のソース電極と、電源電圧Ｖｄｄ１とが配線
層４３を介して相互接続されると共に、Ｎチャネル型Ｍ
ＯＳトランジスタ３５のソース電極と、接地電圧Ｖｓｓ
１とが配線層４４を介して相互接続されている。
たレイアウト図であり、図示したように前記入力パッド
３０と前記Ｐ＋層２６及びＮ＋層２８とがＡｌ合金（Ａ
ｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る
配線層４１を介して相互接続され、またＰチャネル型Ｍ
ＯＳトランジスタ３４のドレイン電極と、Ｎチャネル型
ＭＯＳトランジスタ３５のドレイン電極とが配線層４２
を介して相互接続され、更にＰチャネル型ＭＯＳトラン
ジスタ３４のソース電極と、電源電圧Ｖｄｄ１とが配線
層４３を介して相互接続されると共に、Ｎチャネル型Ｍ
ＯＳトランジスタ３５のソース電極と、接地電圧Ｖｓｓ
１とが配線層４４を介して相互接続されている。
【００３３】このような構成により、例えば入力パッド
３０を通じて侵入したＥＳＤノイズ（電荷）を、ＰＮ接
合を介して基板側に確実に逃がすことができ、静電破壊
強度を高めることができる。
３０を通じて侵入したＥＳＤノイズ（電荷）を、ＰＮ接
合を介して基板側に確実に逃がすことができ、静電破壊
強度を高めることができる。
【００３４】以上、本発明では不要な電荷を基板側に引
き抜くようにしたことで、従来構造（図１６）の引き出
し電極５６を通じて不要な電荷を引き抜く構造のものに
比して、大面積の金属配線を形成することなしに不要電
荷の引き抜きが可能になり、特性劣化の抑止が図れる。
き抜くようにしたことで、従来構造（図１６）の引き出
し電極５６を通じて不要な電荷を引き抜く構造のものに
比して、大面積の金属配線を形成することなしに不要電
荷の引き抜きが可能になり、特性劣化の抑止が図れる。
【００３５】
【発明の効果】本発明によれば、いわゆるＳＯＩ構造に
おいて、半導体層上の絶縁膜を貫通して基板上にコンタ
クトするコンタクト孔を形成し、このコンタクト孔内に
金属膜を埋め込み、この上に接地電圧に接続される配線
層を形成して、不要な電荷をバルク半導体基板側に引き
抜くようにしたことで、大面積の金属配線を用いること
なしに、半導体層に蓄積される不要な電荷を確実に引き
抜くことができ、トランジスタの静電破壊や特性劣化を
抑止できる。
おいて、半導体層上の絶縁膜を貫通して基板上にコンタ
クトするコンタクト孔を形成し、このコンタクト孔内に
金属膜を埋め込み、この上に接地電圧に接続される配線
層を形成して、不要な電荷をバルク半導体基板側に引き
抜くようにしたことで、大面積の金属配線を用いること
なしに、半導体層に蓄積される不要な電荷を確実に引き
抜くことができ、トランジスタの静電破壊や特性劣化を
抑止できる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図１０】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１１】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１２】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１３】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１４】本発明の一実施形態の半導体装置の等価回路
図である。
図である。
【図１５】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１６】従来の半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｆターム(参考） 5F033 HH19 HH27 JJ19 KK01 NN05 PP15 QQ58 QQ65 QQ70 RR01 RR04 TT02 TT08 VV04 VV05 VV06 5F048 AB04 AC04 BA09 BA12 BB05 BB08 BB12 BC06 BC15 BF07 BF16 BG12 DA24 5F110 AA22 BB04 CC02 DD05 DD13 DD22 EE05 EE09 EE14 EE31 EE44 FF02 FF23 GG02 GG13 GG24 GG28 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL04 HL05 HL27 HM15 NN03 NN04 NN22 NN23 NN62 NN66 QQ11
Claims (3)
- 【請求項１】 半導体基板上の絶縁膜上に形成される半
導体層と、この半導体層上にゲート酸化膜を介して形成
されるゲート電極と、このゲート電極に隣接するように
形成されるソース・ドレイン領域とを有する半導体装置
において、 前記絶縁膜を貫通して前記基板上にコンタクトするコン
タクト孔と、 前記コンタクト孔内に埋め込まれた金属膜と、 前記金属膜上に形成された配線層とを有したことを特徴
とする半導体装置。 - 【請求項２】 半導体基板上の絶縁膜上に形成される半
導体層と、 前記半導体層の所定領域に形成される素子分離膜と、 前記素子分離膜以外の半導体層上にゲート酸化膜を介し
て形成されるゲート電極と、 前記ゲート電極に隣接するように形成されるソース・ド
レイン領域と、 前記基板全面を被覆するように形成される層間絶縁膜
と、 前記層間絶縁膜を介して前記ソース・ドレイン領域上に
コンタクトする第１のコンタクト孔と、 前記層間絶縁膜を介して前記絶縁膜を貫通して前記基板
上にコンタクトする第２のコンタクト孔と、 前記第１及び第２のコンタクト孔内に埋め込まれる金属
膜と、 前記金属膜上に形成された配線層とを有したことを特徴
とする半導体装置。 - 【請求項３】 半導体基板上の絶縁膜上に一導電型の半
導体層を形成する工程と、 前記半導体層を前記絶縁膜とで取り囲んで素子分離する
素子分離膜を形成する工程と、 前記素子分離膜以外の半導体層上にゲート酸化膜を形成
し、このゲート酸化膜上にゲート電極を形成する工程
と、 前記ゲート電極をマスクにして前記半導体層に逆導電型
の不純物をイオン注入してソース・ドレイン領域を形成
する工程と、 全面に層間絶縁膜を形成した後にこの層間絶縁膜上に形
成した第１のレジスト膜をマスクにして前記ソース・ド
レイン領域上にコンタクトする第１のコンタクト孔を形
成する工程と、 前記層間絶縁膜上に形成した第２のレジスト膜をマスク
にして前記埋め込み絶縁膜を貫通して前記基板上にコン
タクトする第２のコンタクト孔を形成する工程と、 前記層間絶縁膜上に形成した第３のレジスト膜をマスク
にして前記第１及び第２のコンタクト孔下の領域に逆導
電型の不純物をイオン注入して高濃度の拡散層を形成す
る工程と、 前記１及び第２のコンタクト孔内に金属膜を埋め込んだ
後にこの金属膜上に配線層を形成する工程とを有したこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11199508A JP2001028438A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11199508A JP2001028438A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001028438A true JP2001028438A (ja) | 2001-01-30 |
Family
ID=16408993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11199508A Pending JP2001028438A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001028438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471153B1 (ko) * | 2002-11-27 | 2005-03-10 | 삼성전기주식회사 | Ｓｏｉ웨이퍼를 이용한 mems 디바이스의 제조 및 접지 방법 |
| WO2005096252A1 (en) * | 2004-04-01 | 2005-10-13 | Canon Kabushiki Kaisha | Panel for display device, and display device |
| US7535062B2 (en) | 2006-01-10 | 2009-05-19 | Renesas Technology Corp. | Semiconductor device having SOI structure |
| JP2011243698A (ja) * | 2010-05-17 | 2011-12-01 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-07-13 JP JP11199508A patent/JP2001028438A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471153B1 (ko) * | 2002-11-27 | 2005-03-10 | 삼성전기주식회사 | Ｓｏｉ웨이퍼를 이용한 mems 디바이스의 제조 및 접지 방법 |
| WO2005096252A1 (en) * | 2004-04-01 | 2005-10-13 | Canon Kabushiki Kaisha | Panel for display device, and display device |
| US7724234B2 (en) | 2004-04-01 | 2010-05-25 | Canon Kabushiki Kaisha | Panel for display device, and display device |
| US7535062B2 (en) | 2006-01-10 | 2009-05-19 | Renesas Technology Corp. | Semiconductor device having SOI structure |
| US7786534B2 (en) | 2006-01-10 | 2010-08-31 | Renesas Technology Corp. | Semiconductor device having SOI structure |
| JP2011243698A (ja) * | 2010-05-17 | 2011-12-01 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |