JP2001036093A - 半導体装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 寄生サイリスタによるラッチアップ発生を抑
止し、かつパターン面積の縮小を可能にすると共に、Ｖ
ｓｓラインを２種類持つことを可能にする。 【解決手段】 半導体基板上の埋め込み絶縁膜上に形成
される半導体層上にＭＯＳトランジスタが形成され、前
記埋め込み絶縁膜を貫通して前記基板上にコンタクトす
るコンタクト孔内に埋め込まれたプラグと、このプラグ
上に形成される配線層とを有する半導体装置が、リード
フレーム５０上のアイランド５１上に搭載され、このア
イランド５１上に搭載された半導体装置のあるパッド５
４とグラウンドラインＶｓｓＡにつながるある入出力ピ
ン５３とが金属配線５５を介して接続され、基板裏面に
接触するアイランド５１とグラウンドラインＶｓｓＢに
つながるある入出力ピン５３とが金属配線５５を介して
接続されている。
止し、かつパターン面積の縮小を可能にすると共に、Ｖ
ｓｓラインを２種類持つことを可能にする。 【解決手段】 半導体基板上の埋め込み絶縁膜上に形成
される半導体層上にＭＯＳトランジスタが形成され、前
記埋め込み絶縁膜を貫通して前記基板上にコンタクトす
るコンタクト孔内に埋め込まれたプラグと、このプラグ
上に形成される配線層とを有する半導体装置が、リード
フレーム５０上のアイランド５１上に搭載され、このア
イランド５１上に搭載された半導体装置のあるパッド５
４とグラウンドラインＶｓｓＡにつながるある入出力ピ
ン５３とが金属配線５５を介して接続され、基板裏面に
接触するアイランド５１とグラウンドラインＶｓｓＢに
つながるある入出力ピン５３とが金属配線５５を介して
接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えばＳＯＩ（Silicon On Insulator）構造
の電界効果トランジスタ（以下、ＳＯＩ型トランジス
タ）に関する。
し、更に言えばＳＯＩ（Silicon On Insulator）構造
の電界効果トランジスタ（以下、ＳＯＩ型トランジス
タ）に関する。
【０００２】
【従来の技術】近年、デジタル信号処理化が進むにつれ
てＡ／Ｄ，Ｄ／Ａ変換器の位置付けが重要になってきて
おり、更にＬＳＩコスト低減化のためそれらのアナログ
コアはデジタル部と一体（１チップ）化されつつある。
てＡ／Ｄ，Ｄ／Ａ変換器の位置付けが重要になってきて
おり、更にＬＳＩコスト低減化のためそれらのアナログ
コアはデジタル部と一体（１チップ）化されつつある。
【０００３】図１８（ａ）は従来のアナログ・デジタル
混載型の半導体装置を示す断面図であり、例えば、Ｐ型
の半導体基板７０には、アナログ部を構成する通常のＣ
ＭＯＳ構造である、Ｐ型ウエル７１とＮ型ウエル７２が
形成され、同じくデジタル部を構成するＰ型ウエル７３
とＮ型ウエル７４が形成されている。そして、各ウエル
７１，７２，７３，７４にはそれぞれＰ＋層７５，Ｎ＋
層７６，Ｐ＋層７７，Ｎ＋層７８が形成され、各電源ラ
インＶｄｄＡ，ＶｄｄＢと各グラウンドラインＶｓｓ
Ａ，ＶｓｓＢに接続されている。尚、図示しないが各ウ
エル上には各種ＭＯＳトランジスタが形成されている。
混載型の半導体装置を示す断面図であり、例えば、Ｐ型
の半導体基板７０には、アナログ部を構成する通常のＣ
ＭＯＳ構造である、Ｐ型ウエル７１とＮ型ウエル７２が
形成され、同じくデジタル部を構成するＰ型ウエル７３
とＮ型ウエル７４が形成されている。そして、各ウエル
７１，７２，７３，７４にはそれぞれＰ＋層７５，Ｎ＋
層７６，Ｐ＋層７７，Ｎ＋層７８が形成され、各電源ラ
インＶｄｄＡ，ＶｄｄＢと各グラウンドラインＶｓｓ
Ａ，ＶｓｓＢに接続されている。尚、図示しないが各ウ
エル上には各種ＭＯＳトランジスタが形成されている。
【０００４】しかしながら、上記構造では、デジタル部
のＰウエル７３で発生したノイズがＰ型基板７０を介し
てアナログ部のグラウンドとなるＰウエル７１に影響を
与えることがあった。
のＰウエル７３で発生したノイズがＰ型基板７０を介し
てアナログ部のグラウンドとなるＰウエル７１に影響を
与えることがあった。
【０００５】そこで、従来、このようなノイズの影響を
低減する目的で、２重ウエル構造の半導体装置が開発さ
れた。
低減する目的で、２重ウエル構造の半導体装置が開発さ
れた。
【０００６】上記２重ウエル構造の半導体装置の特徴
は、図１８（ｂ）に示すように上記従来例１の構造に比
して、そのアナログ部を構成するＮ型ウエル７２Ａ内に
Ｐ型ウエル７１Ａが形成されていることである。その他
の構造は、従来例１の構造と同じである。
は、図１８（ｂ）に示すように上記従来例１の構造に比
して、そのアナログ部を構成するＮ型ウエル７２Ａ内に
Ｐ型ウエル７１Ａが形成されていることである。その他
の構造は、従来例１の構造と同じである。
【０００７】このような構造とすることで、ＰＮ接合に
よる絶縁及びＮウエル７２Ａによるシールドによってノ
イズによる影響を低減化している。
よる絶縁及びＮウエル７２Ａによるシールドによってノ
イズによる影響を低減化している。
【０００８】
【発明が解決しようとする課題】このように２重ウエル
構造の半導体装置は、ノイズによる影響を低減化するの
に適した構造であるが、２重ウエルと基板間でｐｎｐｎ
構成となり、寄生サイリスタができてしまい、ラッチア
ップが発生するという問題があった。これを防止するに
はＮウエル（例えば、Ｎウエル７２Ａ）の拡散深さを、
もう一方のＮウエル（例えば、Ｎウエル７４）よりも深
くしなければならず、微細化が困難であった。
構造の半導体装置は、ノイズによる影響を低減化するの
に適した構造であるが、２重ウエルと基板間でｐｎｐｎ
構成となり、寄生サイリスタができてしまい、ラッチア
ップが発生するという問題があった。これを防止するに
はＮウエル（例えば、Ｎウエル７２Ａ）の拡散深さを、
もう一方のＮウエル（例えば、Ｎウエル７４）よりも深
くしなければならず、微細化が困難であった。
【０００９】また、図１９（ａ），（ｂ）に示すような
遅延インバータ８２を２重ウエル構造の半導体装置で構
成した場合の課題を、図２０に示す上記遅延インバータ
を構成したパターンレイアウト図を参照しながら説明す
る。
遅延インバータ８２を２重ウエル構造の半導体装置で構
成した場合の課題を、図２０に示す上記遅延インバータ
を構成したパターンレイアウト図を参照しながら説明す
る。
【００１０】図２０において、各Ｐチャネル型ＭＯＳト
ランジスタ８０と各Ｎチャネル型ＭＯＳトランジスタ８
１とがそれぞれゲート接続され、前段のインバータを構
成するＰチャネル型ＭＯＳトランジスタ８０のドレイン
領域とＮチャネル型ＭＯＳトランジスタ８１のドレイン
領域とが共通接続されて次段のインバータを構成するＰ
チャネル型ＭＯＳトランジスタ８０とＮチャネル型ＭＯ
Ｓトランジスタ８１とが共通接続されたゲートに接続さ
れている。
ランジスタ８０と各Ｎチャネル型ＭＯＳトランジスタ８
１とがそれぞれゲート接続され、前段のインバータを構
成するＰチャネル型ＭＯＳトランジスタ８０のドレイン
領域とＮチャネル型ＭＯＳトランジスタ８１のドレイン
領域とが共通接続されて次段のインバータを構成するＰ
チャネル型ＭＯＳトランジスタ８０とＮチャネル型ＭＯ
Ｓトランジスタ８１とが共通接続されたゲートに接続さ
れている。
【００１１】そして、各Ｐチャネル型ＭＯＳトランジス
タ８０のソース領域は電源ラインＶｄｄＡにそれぞれ接
続され、各Ｎチャネル型ＭＯＳトランジスタ８１のソー
ス領域はグラウンドラインＶｓｓＡにそれぞれ接続され
ている。
タ８０のソース領域は電源ラインＶｄｄＡにそれぞれ接
続され、各Ｎチャネル型ＭＯＳトランジスタ８１のソー
ス領域はグラウンドラインＶｓｓＡにそれぞれ接続され
ている。
【００１２】以上説明したようなパターンレイアウトに
なるわけであるが、上記Ｎチャネル型ＭＯＳトランジス
タ８１は拡散領域であるＰウエル７１Ａ内に形成され、
前述したようにラッチアップ防止のために深くすると、
このＰウエル７１Ａの拡散によるパターン面積の増大分
（Ｎウエル７２とＮチャネル型ＭＯＳトランジスタ８１
のソース・ドレイン領域間の間隔（図２０の間隔α）を
空ける必要がある。）を考慮してパターン設計しなけれ
ばならず、パターン面積が大きくなってしまうという問
題があった。
なるわけであるが、上記Ｎチャネル型ＭＯＳトランジス
タ８１は拡散領域であるＰウエル７１Ａ内に形成され、
前述したようにラッチアップ防止のために深くすると、
このＰウエル７１Ａの拡散によるパターン面積の増大分
（Ｎウエル７２とＮチャネル型ＭＯＳトランジスタ８１
のソース・ドレイン領域間の間隔（図２０の間隔α）を
空ける必要がある。）を考慮してパターン設計しなけれ
ばならず、パターン面積が大きくなってしまうという問
題があった。
【００１３】即ち、Ｎウエル７２ＡよりＰウエル７１Ａ
は濃く、しかも深くしなければならず、横方向にもＰウ
エルが広がる。
は濃く、しかも深くしなければならず、横方向にもＰウ
エルが広がる。
【００１４】更に言えば、アナログ・デジタル混載回路
において、２重ウエル構造で低抵抗のグランド分離を図
ることが難しかった。つまり、Ｐ型基板のウエルよりも
深い部分に濃い濃度層を形成する必要があった。
において、２重ウエル構造で低抵抗のグランド分離を図
ることが難しかった。つまり、Ｐ型基板のウエルよりも
深い部分に濃い濃度層を形成する必要があった。
【００１５】従って、本発明では寄生サイリスタによる
ラッチアップ発生を抑止し、かつパターン面積の縮小を
可能にすると共に、低抵抗なグラウンドラインを２種類
持つことを可能にする半導体装置を提供することを目的
とする。
ラッチアップ発生を抑止し、かつパターン面積の縮小を
可能にすると共に、低抵抗なグラウンドラインを２種類
持つことを可能にする半導体装置を提供することを目的
とする。
【００１６】
【課題を解決するための手段】そこで、本発明の半導体
装置は、図９及び図１６に示すように一導電型、例えば
高濃度のＰ型の半導体基板１上の埋め込み絶縁膜２上に
形成される半導体層上にＭＯＳトランジスタが形成され
るもので、前記埋め込み絶縁膜２を貫通して前記基板１
上にコンタクトするコンタクト孔２３と、このコンタク
ト孔２３内に埋め込まれたプラグ４０と、このプラグ４
０上に形成される配線層とを有し、これらから構成され
る半導体装置がリードフレーム５０上のアイランド５１
上に搭載され、このアイランド５１上に搭載された半導
体装置のあるパッド５４と第１のグラウンドライン（Ｖ
ｓｓＡ）につながるある入出力ピン５３とが金属配線を
介して接続され、基板裏面に接触するアイランド５１と
第２のグラウンドライン（ＶｓｓＢ）につながるある入
出力ピン５３とが金属配線を介して接続されていること
を特徴とする。
装置は、図９及び図１６に示すように一導電型、例えば
高濃度のＰ型の半導体基板１上の埋め込み絶縁膜２上に
形成される半導体層上にＭＯＳトランジスタが形成され
るもので、前記埋め込み絶縁膜２を貫通して前記基板１
上にコンタクトするコンタクト孔２３と、このコンタク
ト孔２３内に埋め込まれたプラグ４０と、このプラグ４
０上に形成される配線層とを有し、これらから構成され
る半導体装置がリードフレーム５０上のアイランド５１
上に搭載され、このアイランド５１上に搭載された半導
体装置のあるパッド５４と第１のグラウンドライン（Ｖ
ｓｓＡ）につながるある入出力ピン５３とが金属配線を
介して接続され、基板裏面に接触するアイランド５１と
第２のグラウンドライン（ＶｓｓＢ）につながるある入
出力ピン５３とが金属配線を介して接続されていること
を特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【００１８】図９及び図１６において、１は一導電型、
例えば高濃度のＰ型シリコン基板等の半導体基板であ
り、この基板１上にはＳｉＯ2膜等から成る埋め込み絶
縁膜２が形成され、その上に形成されたシリコン膜から
成る半導体層３Ａ，３Ｂ（図４参照）上に半導体素子
（ＭＯＳトランジスタ）が形成されている。そして、前
記埋め込み絶縁膜２を貫通して前記基板１上にコンタク
トするコンタクト孔２３が形成され、このコンタクト孔
２３内に埋め込まれたタングステン膜から成るプラグ４
０と、このプラグ４０上に配線層とを有し、これらから
構成される半導体装置がリードフレーム５０上のアイラ
ンド５１上に搭載され、このアイランド５１上に搭載さ
れた半導体装置のあるパッド５４と第１のグラウンドラ
イン（ＶｓｓＡ）につながるある入出力ピン５３とが金
属配線５５を介して接続され、基板裏面に接触するアイ
ランド５１と第２のグラウンドライン（ＶｓｓＢ）につ
ながるある入出力ピン５３とが金属配線５５を介して接
続されていることを特徴としている。
例えば高濃度のＰ型シリコン基板等の半導体基板であ
り、この基板１上にはＳｉＯ2膜等から成る埋め込み絶
縁膜２が形成され、その上に形成されたシリコン膜から
成る半導体層３Ａ，３Ｂ（図４参照）上に半導体素子
（ＭＯＳトランジスタ）が形成されている。そして、前
記埋め込み絶縁膜２を貫通して前記基板１上にコンタク
トするコンタクト孔２３が形成され、このコンタクト孔
２３内に埋め込まれたタングステン膜から成るプラグ４
０と、このプラグ４０上に配線層とを有し、これらから
構成される半導体装置がリードフレーム５０上のアイラ
ンド５１上に搭載され、このアイランド５１上に搭載さ
れた半導体装置のあるパッド５４と第１のグラウンドラ
イン（ＶｓｓＡ）につながるある入出力ピン５３とが金
属配線５５を介して接続され、基板裏面に接触するアイ
ランド５１と第２のグラウンドライン（ＶｓｓＢ）につ
ながるある入出力ピン５３とが金属配線５５を介して接
続されていることを特徴としている。
【００１９】以下、上記半導体装置の製造方法について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２０】先ず、図１において、前記基板１上に周知
なＳＯＩ製法技術を用いておよそ７０００Åの膜厚のＳ
ｉＯ2膜等から成る埋め込み絶縁膜２を形成し、その上
におよそ２０００Åの膜厚のポリシリコン膜（シリコン
膜でも良い。）３を形成する。そして、このポリシリコ
ン膜３にＮ−型不純物、例えばリンイオンをおよそ９０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量でイ
オン注入することで、その不純物濃度が１×１０16／ｃ
ｍ3程度のＮ−型層とする。
なＳＯＩ製法技術を用いておよそ７０００Åの膜厚のＳ
ｉＯ2膜等から成る埋め込み絶縁膜２を形成し、その上
におよそ２０００Åの膜厚のポリシリコン膜（シリコン
膜でも良い。）３を形成する。そして、このポリシリコ
ン膜３にＮ−型不純物、例えばリンイオンをおよそ９０
ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量でイ
オン注入することで、その不純物濃度が１×１０16／ｃ
ｍ3程度のＮ−型層とする。
【００２１】次に、図２において、前記ポリシリコン膜
３上を熱酸化しておよそ５００Åの膜厚のパッド酸化膜
４を形成し、このパッド酸化膜４上に開口部を有するお
よそ１５００Åの膜厚のシリコン窒化膜５を形成する。
３上を熱酸化しておよそ５００Åの膜厚のパッド酸化膜
４を形成し、このパッド酸化膜４上に開口部を有するお
よそ１５００Åの膜厚のシリコン窒化膜５を形成する。
【００２２】続いて、図３において、前記シリコン窒化
膜５をマスクに周知のＬＯＣＯＳ（Local Oxidation Of
Silicon）法によりおよそ７０００Åの膜厚の素子分離
膜６を形成する。
膜５をマスクに周知のＬＯＣＯＳ（Local Oxidation Of
Silicon）法によりおよそ７０００Åの膜厚の素子分離
膜６を形成する。
【００２３】次に、図４において、前記シリコン窒化膜
５を除去した後に、前記Ｎ−型層化されたポリシリコン
膜３内のＰ−型層化したい領域上に開口部を有するレジ
スト膜７を形成した状態で、Ｐ−型不純物、例えばボロ
ンイオンをおよそ１００ＫｅＶの加速電圧で、５×１０
13／ｃｍ2の注入量でイオン注入することで、その不純
物濃度が１×１０16／ｃｍ3程度のＰ−型層とする。こ
れにより、前記ポリシリコン膜３は、Ｎ−型層３ＡとＰ
−型層３Ｂの半導体層となり、この各層上に半導体素子
が形成される。
５を除去した後に、前記Ｎ−型層化されたポリシリコン
膜３内のＰ−型層化したい領域上に開口部を有するレジ
スト膜７を形成した状態で、Ｐ−型不純物、例えばボロ
ンイオンをおよそ１００ＫｅＶの加速電圧で、５×１０
13／ｃｍ2の注入量でイオン注入することで、その不純
物濃度が１×１０16／ｃｍ3程度のＰ−型層とする。こ
れにより、前記ポリシリコン膜３は、Ｎ−型層３ＡとＰ
−型層３Ｂの半導体層となり、この各層上に半導体素子
が形成される。
【００２４】続いて、図５及び図１０において、前記素
子分離膜６以外の活性領域の半導体層（Ｎ−型層３Ａと
Ｐ−型層３Ｂ）上を熱酸化しておよそ７０Åの膜厚のゲ
ート酸化膜８を形成した後に、このゲート酸化膜３上に
例えば、およそ１０００Åの膜厚の導電化されたポリシ
リコン膜９とおよそ１０００Åの膜厚のタングステンシ
リサイド（ＷＳｉｘ）膜１０から成る積層膜を形成し、
この積層膜をパターニングして各ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄを形成する。
子分離膜６以外の活性領域の半導体層（Ｎ−型層３Ａと
Ｐ−型層３Ｂ）上を熱酸化しておよそ７０Åの膜厚のゲ
ート酸化膜８を形成した後に、このゲート酸化膜３上に
例えば、およそ１０００Åの膜厚の導電化されたポリシ
リコン膜９とおよそ１０００Åの膜厚のタングステンシ
リサイド（ＷＳｉｘ）膜１０から成る積層膜を形成し、
この積層膜をパターニングして各ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄを形成する。
【００２５】ここで、前記ゲート電極１１Ａ，１１Ｂは
入力回路用のもので、およそ２．０μｍ程度のゲート長
を有し、前記ゲート電極１１Ｃ，１１Ｄは内部回路用の
もので、およそ０．３μｍ程度のゲート長を有してい
る。尚、各ゲート電極は、ポリシリコン膜だけの単層膜
であっても良い。
入力回路用のもので、およそ２．０μｍ程度のゲート長
を有し、前記ゲート電極１１Ｃ，１１Ｄは内部回路用の
もので、およそ０．３μｍ程度のゲート長を有してい
る。尚、各ゲート電極は、ポリシリコン膜だけの単層膜
であっても良い。
【００２６】次に、図６及び図１１において、周知なＣ
ＭＯＳ構造のソース・ドレイン形成方法によりレジスト
（ＰＲ）膜をマスクにして導電型に合わせて所望の不純
物をイオン注入することで、前記ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄに隣接するように、それぞれ前記
Ｎ−型層３Ａ，３Ｃには低濃度のＬＰ型ソース・ドレイ
ン領域１２を形成し、前記Ｐ−型層３Ｂ，３Ｄには低濃
度のＬＮ型ソース・ドレイン領域１３を形成すると共
に、前記Ｎ−型層３Ａ，３Ｃ及びＰ−型層３Ｂ，３Ｄの
一部にもそれぞれＬＰ層１４及びＬＮ層１５を形成する
（図１１及び図１２参照）。尚、ここで、前記ＬＰ層１
２，１４は低濃度のＰ型層であり、Ｎ−層３Ａ，３Ｃよ
り濃度が高く、およそ１０17〜１０18／ｃｍ3程度であ
る。また、前記ＬＮ層１３，１５は低濃度のＮ型層であ
り、Ｐ−層３Ｂ，３Ｄより濃度が高く、およそ１０17〜
１０18／ｃｍ3程度である。
ＭＯＳ構造のソース・ドレイン形成方法によりレジスト
（ＰＲ）膜をマスクにして導電型に合わせて所望の不純
物をイオン注入することで、前記ゲート電極１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄに隣接するように、それぞれ前記
Ｎ−型層３Ａ，３Ｃには低濃度のＬＰ型ソース・ドレイ
ン領域１２を形成し、前記Ｐ−型層３Ｂ，３Ｄには低濃
度のＬＮ型ソース・ドレイン領域１３を形成すると共
に、前記Ｎ−型層３Ａ，３Ｃ及びＰ−型層３Ｂ，３Ｄの
一部にもそれぞれＬＰ層１４及びＬＮ層１５を形成する
（図１１及び図１２参照）。尚、ここで、前記ＬＰ層１
２，１４は低濃度のＰ型層であり、Ｎ−層３Ａ，３Ｃよ
り濃度が高く、およそ１０17〜１０18／ｃｍ3程度であ
る。また、前記ＬＮ層１３，１５は低濃度のＮ型層であ
り、Ｐ−層３Ｂ，３Ｄより濃度が高く、およそ１０17〜
１０18／ｃｍ3程度である。
【００２７】そして、前記ゲート電極１１Ａ，１１Ｂ，
１１Ｃ，１１Ｄの側壁部に側壁絶縁膜１７を形成した後
にサリサイド技術を用いて、前記ソース・ドレイン領域
１２，１３上にチタンシリサイド（ＴｉＳｉ2）膜１８
を形成する。尚、本工程は周知なサリサイド技術であり
説明を簡略するが、例えば、基板全面におよそ４００Å
の膜厚のチタン膜をスパッタ蒸着した後に、ＲＴＡ（ラ
ビッド・サーマル・アニール）処理して、チタン膜とシ
リコンとを反応させ、そして、素子分離膜６及び側壁絶
縁膜１７上に残留した未反応のチタン膜及びチタン反応
物（ＴｉＮ膜）を除去することで、図６に示すように前
記ソース・ドレイン領域１２，１３の表層にチタンシリ
サイド膜１８を形成するものである。
１１Ｃ，１１Ｄの側壁部に側壁絶縁膜１７を形成した後
にサリサイド技術を用いて、前記ソース・ドレイン領域
１２，１３上にチタンシリサイド（ＴｉＳｉ2）膜１８
を形成する。尚、本工程は周知なサリサイド技術であり
説明を簡略するが、例えば、基板全面におよそ４００Å
の膜厚のチタン膜をスパッタ蒸着した後に、ＲＴＡ（ラ
ビッド・サーマル・アニール）処理して、チタン膜とシ
リコンとを反応させ、そして、素子分離膜６及び側壁絶
縁膜１７上に残留した未反応のチタン膜及びチタン反応
物（ＴｉＮ膜）を除去することで、図６に示すように前
記ソース・ドレイン領域１２，１３の表層にチタンシリ
サイド膜１８を形成するものである。
【００２８】尚、ＲＴＡ処理は、過剰なシリサイド化が
進まないように２ステップで行っている。即ち、第１回
目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜
４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ
７５０℃〜８５０℃で、１０〜４５秒ほど行っている。
進まないように２ステップで行っている。即ち、第１回
目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜
４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ
７５０℃〜８５０℃で、１０〜４５秒ほど行っている。
【００２９】続いて、図７において、全面にＣＶＤ酸化
膜及びＢＰＳＧ膜等から成るおよそ６０００Åの膜厚の
層間絶縁膜１９を形成した後に、この層間絶縁膜１９上
に第１のレジスト（ＰＲ）膜２０（図８参照）を形成
し、このレジスト膜２０をマスクにして図７に示すよう
に前記ソース・ドレイン領域１２，１３上（チタンシリ
サイド膜１８を介して）にコンタクトする第１のコンタ
クト孔２１を形成する。
膜及びＢＰＳＧ膜等から成るおよそ６０００Åの膜厚の
層間絶縁膜１９を形成した後に、この層間絶縁膜１９上
に第１のレジスト（ＰＲ）膜２０（図８参照）を形成
し、このレジスト膜２０をマスクにして図７に示すよう
に前記ソース・ドレイン領域１２，１３上（チタンシリ
サイド膜１８を介して）にコンタクトする第１のコンタ
クト孔２１を形成する。
【００３０】更に、前記ＬＰ層１４及びＬＮ層１５上に
開口を有する第２のレジスト（ＰＲ）膜２２（図８参
照）を形成し、このレジスト膜２２をマスクにして図１
３に示すように前記ＬＰ層１４及びＬＮ層１５内に前記
基板１表層まで到達する深い第２のコンタクト孔２３を
形成する。尚、図８は図１３のＡ−Ａ断面図である。
開口を有する第２のレジスト（ＰＲ）膜２２（図８参
照）を形成し、このレジスト膜２２をマスクにして図１
３に示すように前記ＬＰ層１４及びＬＮ層１５内に前記
基板１表層まで到達する深い第２のコンタクト孔２３を
形成する。尚、図８は図１３のＡ−Ａ断面図である。
【００３１】そして、前記第１及び第２のレジスト膜２
０，２２を除去した後に、前記ＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４上に開口を有する不図示の第３
のレジスト膜を形成し、図８及び図１３に示すように、
このレジスト膜をマスクにしてＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４にリンイオンをおよそ２５Ｋｅ
Ｖの加速電圧で、３×１０14／ｃｍ2の注入量でイオン
注入してＰ＋型ソース・ドレイン領域２５及びＰ＋層２
６を形成する。
０，２２を除去した後に、前記ＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４上に開口を有する不図示の第３
のレジスト膜を形成し、図８及び図１３に示すように、
このレジスト膜をマスクにしてＬＰ型ソース・ドレイン
領域１２及びＬＰ層１４にリンイオンをおよそ２５Ｋｅ
Ｖの加速電圧で、３×１０14／ｃｍ2の注入量でイオン
注入してＰ＋型ソース・ドレイン領域２５及びＰ＋層２
６を形成する。
【００３２】また、前記第３のレジスト膜を除去した後
に、前記ＬＮ型ソース・ドレイン領域１３及びＬＮ層１
５上に開口を有する不図示の第４のレジスト膜を形成
し、このレジスト膜をマスクにしてＬＮ型ソース・ドレ
イン領域１３及びＬＮ層１５に二フッ化ボロンイオンを
およそ４０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の
注入量でイオン注入してＮ＋型ソース・ドレイン領域２
７及びＮ＋層２８を形成する。
に、前記ＬＮ型ソース・ドレイン領域１３及びＬＮ層１
５上に開口を有する不図示の第４のレジスト膜を形成
し、このレジスト膜をマスクにしてＬＮ型ソース・ドレ
イン領域１３及びＬＮ層１５に二フッ化ボロンイオンを
およそ４０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の
注入量でイオン注入してＮ＋型ソース・ドレイン領域２
７及びＮ＋層２８を形成する。
【００３３】そして、図９に示すように前記第１及び第
２のコンタクト孔２１，２３内に前記ソース・ドレイン
領域２５，２７及びＰ＋層２６，Ｎ＋層２８にコンタク
トするようにタングステン膜から成るプラグ４０を埋め
込み、このプラグ４０上に配線層４１，４２，４３（Ｖ
ｄｄ１），４４（Ｖｓｓ１），４５，４６（Ｖｄｄ
２），４７（Ｖｓｓ２）を形成する（図１５参照）。こ
れにより、入力回路３１用のＭＯＳトランジスタ３４，
３５及び内部回路３６用のＭＯＳトランジスタ３７，３
８が構成される。
２のコンタクト孔２１，２３内に前記ソース・ドレイン
領域２５，２７及びＰ＋層２６，Ｎ＋層２８にコンタク
トするようにタングステン膜から成るプラグ４０を埋め
込み、このプラグ４０上に配線層４１，４２，４３（Ｖ
ｄｄ１），４４（Ｖｓｓ１），４５，４６（Ｖｄｄ
２），４７（Ｖｓｓ２）を形成する（図１５参照）。こ
れにより、入力回路３１用のＭＯＳトランジスタ３４，
３５及び内部回路３６用のＭＯＳトランジスタ３７，３
８が構成される。
【００３４】図１４は本発明が適用される半導体装置、
特に入力回路部の等価回路図であり、図１５はそのレイ
アウト図である。
特に入力回路部の等価回路図であり、図１５はそのレイ
アウト図である。
【００３５】図１４において、３０は入力パッドであ
り、この入力パッド３０を通じて侵入するＥＳＤノイズ
から入力回路３１を保護するために保護ダイオード３
２，３３が形成されている。尚、前記入力回路３１は、
電源ラインＶｄｄ１にそのソース電極が接続されたＰチ
ャネル型ＭＯＳトランジスタ３４と、このＰチャネル型
ＭＯＳトランジスタ３４のドレイン電極が、そのソース
電極がグラウンドラインＶｓｓ１に接続されたＮチャネ
ル型ＭＯＳトランジスタ３５のドレイン電極に接続され
て成る構成である。
り、この入力パッド３０を通じて侵入するＥＳＤノイズ
から入力回路３１を保護するために保護ダイオード３
２，３３が形成されている。尚、前記入力回路３１は、
電源ラインＶｄｄ１にそのソース電極が接続されたＰチ
ャネル型ＭＯＳトランジスタ３４と、このＰチャネル型
ＭＯＳトランジスタ３４のドレイン電極が、そのソース
電極がグラウンドラインＶｓｓ１に接続されたＮチャネ
ル型ＭＯＳトランジスタ３５のドレイン電極に接続され
て成る構成である。
【００３６】図１５は上記図１４の構成を便宜的に表し
たレイアウト図であり、図示したように前記入力パッド
３０と前記Ｐ＋層２６及びＮ＋層２８とがＡｌ合金（Ａ
ｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る
配線層４１を介して相互接続され、またＰチャネル型Ｍ
ＯＳトランジスタ３４のドレイン電極と、Ｎチャネル型
ＭＯＳトランジスタ３５のドレイン電極とが配線層４２
を介して相互接続され、更にＰチャネル型ＭＯＳトラン
ジスタ３４のソース電極と、電源ラインＶｄｄ１とが配
線層４３を介して相互接続されると共に、Ｎチャネル型
ＭＯＳトランジスタ３５のソース電極と、グラウンドラ
インＶｓｓ１とが配線層４４を介して相互接続されてい
る。
たレイアウト図であり、図示したように前記入力パッド
３０と前記Ｐ＋層２６及びＮ＋層２８とがＡｌ合金（Ａ
ｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る
配線層４１を介して相互接続され、またＰチャネル型Ｍ
ＯＳトランジスタ３４のドレイン電極と、Ｎチャネル型
ＭＯＳトランジスタ３５のドレイン電極とが配線層４２
を介して相互接続され、更にＰチャネル型ＭＯＳトラン
ジスタ３４のソース電極と、電源ラインＶｄｄ１とが配
線層４３を介して相互接続されると共に、Ｎチャネル型
ＭＯＳトランジスタ３５のソース電極と、グラウンドラ
インＶｓｓ１とが配線層４４を介して相互接続されてい
る。
【００３７】このような構成により、例えば入力パッド
３０を通じて侵入したＥＳＤノイズ（電荷）を基板側に
確実に逃がすことができ、静電破壊強度を高めることが
できる。
３０を通じて侵入したＥＳＤノイズ（電荷）を基板側に
確実に逃がすことができ、静電破壊強度を高めることが
できる。
【００３８】以上、本発明構造では不要な電荷を基板側
に引き抜くようにしたことで、例えば、特開平７−２７
３３４０号公報等に紹介された技術、ＭＯＳトランジス
タのチャネル領域の一部をゲート電極とは別の電極に接
続することで、その電極を通じて基板電位を制御するも
の比して、更なる不要電荷の引き抜きが可能になり、特
性劣化の抑止が図れる。
に引き抜くようにしたことで、例えば、特開平７−２７
３３４０号公報等に紹介された技術、ＭＯＳトランジス
タのチャネル領域の一部をゲート電極とは別の電極に接
続することで、その電極を通じて基板電位を制御するも
の比して、更なる不要電荷の引き抜きが可能になり、特
性劣化の抑止が図れる。
【００３９】更に、本発明の半導体装置では、ＥＳＤノ
イズ（電荷）を基板側に逃がす構成であり、例えば図１
６に示すようにリードフレーム５０のアイランド５１上
に当該半導体装置を搭載させ、この半導体装置の各パッ
ド５４と電源ラインＶｄｄＡ、ＶｄｄＢ及びグラウンド
ラインＶｓｓＡに接続された入出力ピン５３とを金属配
線５５を介して接続し、前記アイランド５１とグラウン
ドラインＶｓｓＢに接続された入出力ピン５３とを金属
配線５５を介してを接続することで、グラウンドライン
（ＶｓｓＡとＶｓｓＢ）を埋め込み絶縁膜２上と基板裏
面からの２種類持つことができる。従って、例えばアナ
ログ・デジタル混載回路において、容易にそのグランド
分離が図れ、しかも従来の２重ウエル構造のグランド分
離に比して微細化に有利な構造である。
イズ（電荷）を基板側に逃がす構成であり、例えば図１
６に示すようにリードフレーム５０のアイランド５１上
に当該半導体装置を搭載させ、この半導体装置の各パッ
ド５４と電源ラインＶｄｄＡ、ＶｄｄＢ及びグラウンド
ラインＶｓｓＡに接続された入出力ピン５３とを金属配
線５５を介して接続し、前記アイランド５１とグラウン
ドラインＶｓｓＢに接続された入出力ピン５３とを金属
配線５５を介してを接続することで、グラウンドライン
（ＶｓｓＡとＶｓｓＢ）を埋め込み絶縁膜２上と基板裏
面からの２種類持つことができる。従って、例えばアナ
ログ・デジタル混載回路において、容易にそのグランド
分離が図れ、しかも従来の２重ウエル構造のグランド分
離に比して微細化に有利な構造である。
【００４０】更に言えば、半導体装置をアイランド５１
上に搭載することで、上述したＥＳＤノイズ（電荷）を
基板側に逃がす面積が大きくなり、更なるＥＳＤノイズ
（電荷）の低減化が図れる。尚、上記公報に紹介された
技術のように引き出し電極を通じて基板電位を制御する
ものでは、その効果を十分に発揮するために配線幅を広
くする必要も生じ、パターン設計する上で制約となって
しまうおそれもある。
上に搭載することで、上述したＥＳＤノイズ（電荷）を
基板側に逃がす面積が大きくなり、更なるＥＳＤノイズ
（電荷）の低減化が図れる。尚、上記公報に紹介された
技術のように引き出し電極を通じて基板電位を制御する
ものでは、その効果を十分に発揮するために配線幅を広
くする必要も生じ、パターン設計する上で制約となって
しまうおそれもある。
【００４１】また、前記埋め込み絶縁膜２を貫通して基
板上にコンタクトする配線層の抵抗分を下げる場合に
は、前記基板１と埋め込み絶縁膜２との間に高濃度層
（例えば、エピタキシャル層や拡散領域）を形成するこ
とで対応できる。
板上にコンタクトする配線層の抵抗分を下げる場合に
は、前記基板１と埋め込み絶縁膜２との間に高濃度層
（例えば、エピタキシャル層や拡散領域）を形成するこ
とで対応できる。
【００４２】図１７は従来（図１９に示す）の遅延イン
バータ構成を、本発明を用いて構成した場合の遅延イン
バータ６２のパターンレイアウト図を示している。
バータ構成を、本発明を用いて構成した場合の遅延イン
バータ６２のパターンレイアウト図を示している。
【００４３】図１７において、各Ｐチャネル型ＭＯＳト
ランジスタ６０と各Ｎチャネル型ＭＯＳトランジスタ６
１とがそれぞれゲート接続され、前段のインバータを構
成するＰチャネル型ＭＯＳトランジスタ６０のドレイン
領域とＮチャネル型ＭＯＳトランジスタ６１のドレイン
領域とが共通接続されて次段のインバータを構成するＰ
チャネル型ＭＯＳトランジスタ６０とＮチャネル型ＭＯ
Ｓトランジスタ６１とが共通接続されたゲートに接続さ
れている。
ランジスタ６０と各Ｎチャネル型ＭＯＳトランジスタ６
１とがそれぞれゲート接続され、前段のインバータを構
成するＰチャネル型ＭＯＳトランジスタ６０のドレイン
領域とＮチャネル型ＭＯＳトランジスタ６１のドレイン
領域とが共通接続されて次段のインバータを構成するＰ
チャネル型ＭＯＳトランジスタ６０とＮチャネル型ＭＯ
Ｓトランジスタ６１とが共通接続されたゲートに接続さ
れている。
【００４４】そして、図９に示すように前記埋め込み絶
縁膜２を貫通して基板上にコンタクトするコンタクト孔
２３を形成し、このコンタクト孔２３内にプラグ４０を
埋め込み、この上に電源ライン（ＶｄｄＡ），グラウン
ドライン（ＶｓｓＡ）に接続される配線層を形成してい
る。
縁膜２を貫通して基板上にコンタクトするコンタクト孔
２３を形成し、このコンタクト孔２３内にプラグ４０を
埋め込み、この上に電源ライン（ＶｄｄＡ），グラウン
ドライン（ＶｓｓＡ）に接続される配線層を形成してい
る。
【００４５】このように本発明では、ＳＯＩ構造のＭＯ
Ｓトランジスタを形成することで、従来の２重ウエル構
造のような寄生サイリスタによるラッチアップ発生を抑
止でき、かつＮチャネル型ＭＯＳトランジスタ６１の形
成領域を従来のようにＰウエル７１Ａ内とする必要がな
くなるため、そのＰウエル７１Ａの拡散による面積増大
分を考慮してパターン設計する必要がなくなり、パター
ン面積を縮小することができ、微細化に有利な構造を提
供することができる。
Ｓトランジスタを形成することで、従来の２重ウエル構
造のような寄生サイリスタによるラッチアップ発生を抑
止でき、かつＮチャネル型ＭＯＳトランジスタ６１の形
成領域を従来のようにＰウエル７１Ａ内とする必要がな
くなるため、そのＰウエル７１Ａの拡散による面積増大
分を考慮してパターン設計する必要がなくなり、パター
ン面積を縮小することができ、微細化に有利な構造を提
供することができる。
【００４６】更に、上記半導体装置をリードフレーム５
０のアイランド５１上に搭載させ、各パッド５４と電源
ラインＶｄｄＡ，ＶｄｄＢ，グラウンドラインＶｓｓＡ
に接続された入出力ピン５３とを金属配線５５を介して
接続し、前記アイランド５１とグラウンドラインＶｓｓ
Ｂに接続された入出力ピン５３とを接続することで、グ
ラウンド抵抗の低いグラウンドライン（ＶｓｓＡとＶｓ
ｓＢ）を埋め込み絶縁膜２上と基板裏面の２種類持つこ
とができる。
０のアイランド５１上に搭載させ、各パッド５４と電源
ラインＶｄｄＡ，ＶｄｄＢ，グラウンドラインＶｓｓＡ
に接続された入出力ピン５３とを金属配線５５を介して
接続し、前記アイランド５１とグラウンドラインＶｓｓ
Ｂに接続された入出力ピン５３とを接続することで、グ
ラウンド抵抗の低いグラウンドライン（ＶｓｓＡとＶｓ
ｓＢ）を埋め込み絶縁膜２上と基板裏面の２種類持つこ
とができる。
【００４７】
【発明の効果】本発明によれば、ＳＯＩ構造のＭＯＳト
ランジスタを形成することで、従来の２重ウエル構造の
ような寄生サイリスタによるラッチアップ発生を抑止で
き、かつＮチャネル型ＭＯＳトランジスタの形成領域を
Ｐウエル内とする必要がなくなるため、そのＰウエルに
相当する面積分だけパターン面積を縮小することがで
き、更なる微細化が図れる。
ランジスタを形成することで、従来の２重ウエル構造の
ような寄生サイリスタによるラッチアップ発生を抑止で
き、かつＮチャネル型ＭＯＳトランジスタの形成領域を
Ｐウエル内とする必要がなくなるため、そのＰウエルに
相当する面積分だけパターン面積を縮小することがで
き、更なる微細化が図れる。
【００４８】また、埋め込み絶縁膜を貫通して基板上に
コンタクトするコンタクト孔を形成し、このコンタクト
孔内に金属膜を埋め込み、この上に電源ラインに接続さ
れる配線層を形成して、不要な電荷を基板側に引き抜く
ようにしたことで、不要な電荷を確実に引き抜くことが
でき、特性劣化を抑止できる。
コンタクトするコンタクト孔を形成し、このコンタクト
孔内に金属膜を埋め込み、この上に電源ラインに接続さ
れる配線層を形成して、不要な電荷を基板側に引き抜く
ようにしたことで、不要な電荷を確実に引き抜くことが
でき、特性劣化を抑止できる。
【００４９】更に、リードフレームのアイランド上に搭
載させた半導体装置の各パッドと電源ラインＶｄｄＡ，
ＶｄｄＢ，グラウンドラインＶｓｓＡに接続された入出
力ピンとを接続し、前記アイランドとグラウンドライン
ＶｓｓＢに接続された入出力ピンとを接続することで、
グラウンドライン（ＶｓｓＡとＶｓｓＢ）を埋め込み絶
縁膜上と基板裏面の２種類持つことができるようにな
り、アナログ・デジタル混載回路において、容易に抵抗
の低いグランド分離が図れる。
載させた半導体装置の各パッドと電源ラインＶｄｄＡ，
ＶｄｄＢ，グラウンドラインＶｓｓＡに接続された入出
力ピンとを接続し、前記アイランドとグラウンドライン
ＶｓｓＢに接続された入出力ピンとを接続することで、
グラウンドライン（ＶｓｓＡとＶｓｓＢ）を埋め込み絶
縁膜上と基板裏面の２種類持つことができるようにな
り、アナログ・デジタル混載回路において、容易に抵抗
の低いグランド分離が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す図である。
示す図である。
【図１０】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１１】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１２】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１３】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１４】本発明の一実施形態の半導体装置の等価回路
図である。
図である。
【図１５】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１６】本発明の一実施形態の半導体装置の平面図で
ある。
ある。
【図１７】本発明の一実施形態の半導体装置のパターン
レイアウト図である。
レイアウト図である。
【図１８】従来の半導体装置を示す断面図である。
【図１９】従来の半導体装置を示す等価回路図である。
【図２０】従来の半導体装置のパターンレイアウト図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２３Ａ Ｆターム(参考） 5F032 AA09 AA13 BA01 CA17 CA20 CA21 5F048 AC04 BA09 BB05 BB08 BB12 BG01 BG07 BG12 CC06 5F110 AA04 AA15 AA22 BB04 BB20 CC02 DD05 DD13 DD21 DD22 DD25 EE05 EE09 EE14 EE32 EE37 FF02 FF23 GG02 GG12 GG13 GG24 GG28 GG32 GG34 GG52 HJ01 HJ04 HJ13 HK05 HK33 HK40 HL04 HL05 HL14 HL27 HM15 HM17 NN03 NN04 NN22 NN23 NN35 NN62 NN66 NN71 QQ11
Claims (3)
- 【請求項１】 半導体基板上の絶縁膜と、この絶縁膜上
に形成される半導体層と、この半導体層上にゲート酸化
膜を介して形成されるゲート電極と、このゲート電極に
隣接するように形成されるソース・ドレイン領域とを有
する半導体装置において、 前記絶縁膜を貫通して前記基板上にコンタクトするコン
タクト孔と、 前記コンタクト孔内に埋め込まれた金属膜と、 前記金属膜上に形成された配線層とを有し、 これらから構成される半導体装置がリードフレーム上の
アイランド上に搭載されていることを特徴とする半導体
装置。 - 【請求項２】 半導体基板上の絶縁膜上に形成される半
導体層と、 前記半導体層の所定領域に形成される素子分離膜と、 前記素子分離膜以外の半導体層上にゲート酸化膜を介し
て形成されるゲート電極と、 前記ゲート電極に隣接するように形成されるソース・ド
レイン領域と、 前記基板全面を被覆するように形成される層間絶縁膜
と、 前記層間絶縁膜を介して前記ソース・ドレイン領域上に
コンタクトする第１のコンタクト孔と、 前記層間絶縁膜を介して前記絶縁膜を貫通して前記基板
上にコンタクトする第２のコンタクト孔と、 前記第１及び第２のコンタクト孔内に埋め込まれる金属
膜と、 前記金属膜上に形成された配線層とを有し、 これらから構成される半導体装置がリードフレーム上の
アイランド上に搭載されていることを特徴とする半導体
装置。 - 【請求項３】 前記アイランド上に搭載された半導体装
置のあるパッドと第１のグラウンドラインにつながるあ
る入出力ピンとが金属配線を介して接続され、基板裏面
に接触するアイランドと第２のグラウンドラインにつな
がるある入出力ピンとが金属配線を介して接続されてい
ることを特徴とする請求項１または請求項２に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11209427A JP2001036093A (ja) | 1999-07-23 | 1999-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11209427A JP2001036093A (ja) | 1999-07-23 | 1999-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036093A true JP2001036093A (ja) | 2001-02-09 |
Family
ID=16572698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11209427A Pending JP2001036093A (ja) | 1999-07-23 | 1999-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
| JP2007287720A (ja) * | 2006-04-12 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路装置 |
-
1999
- 1999-07-23 JP JP11209427A patent/JP2001036093A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
| JP2007287720A (ja) * | 2006-04-12 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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