JP2900908B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2900908B2
JP2900908B2 JP9079496A JP7949697A JP2900908B2 JP 2900908 B2 JP2900908 B2 JP 2900908B2 JP 9079496 A JP9079496 A JP 9079496A JP 7949697 A JP7949697 A JP 7949697A JP 2900908 B2 JP2900908 B2 JP 2900908B2
Authority
JP
Japan
Prior art keywords
conductive layer
signal input
output pad
forming
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9079496A
Other languages
English (en)
Other versions
JPH10275824A (ja
Inventor
浩 平林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP9079496A priority Critical patent/JP2900908B2/ja
Priority to CN98101224A priority patent/CN1104051C/zh
Priority to KR1019980011051A priority patent/KR100285002B1/ko
Priority to EP98105729A priority patent/EP0869547A3/en
Priority to US09/050,941 priority patent/US6023095A/en
Publication of JPH10275824A publication Critical patent/JPH10275824A/ja
Application granted granted Critical
Publication of JP2900908B2 publication Critical patent/JP2900908B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に電極パッドと素子間に伝わる雑音の低減を
図った電極パッド構造とその製造方法に関する。
【０００２】
【従来の技術】近年、アナログ回路及びデジタル回路が
混在した大規模集積回路（ＬＳＩ）において、基板ノイ
ズのアナログ回路特性に及ぼす悪影響が増大してきてい
る。これは、デジタル回路の高速化に伴い回路動作の際
に発生する基板ノイズが信号電圧に対して大きなものに
なってきたためである。このため、同一半導体基板上に
形成されたアナログ−デジタル回路間のノイズ干渉を防
止する事が重要になってきている。特に、素子に比べて
面積の大きいデジタル信号入出力用の電極パッド（以
下、信号入出力用パッドと称する）から基板に入り込む
ノイズが、アナログ回路下の基板電位を不安定なものと
し、これがアナログ回路特性に影響を与えることが問題
となっている。このため、信号入出力用パッドで発生す
る基板ノイズの影響をアナログ回路下の基板に与えない
ようにするために、図８（ａ）に示す構造が提案されて
いる。
【０００３】これは、特開昭５９−４３５３６号公報に
記載された技術を利用したものである。Ｐ型半導体基板
１にＰ+ 型埋め込み層２、エピタキシャル成長したＰ型
領域３が形成され、フィールド酸化膜４により素子領域
が画成される。そして、素子領域にはゲート酸化膜５、
ゲート電極６、ＬＤＤ拡散層７、サイドウォール８、高
不純物濃度のソース・ドレイン領域９で構成されるＭＯ
Ｓトランジスタが形成され、その上に層間絶縁膜１０が
形成され、コンタクトホール１１を介してソース・ドレ
インの各電極１２，１３が形成されている。また、前記
フィールド酸化膜４上の層間絶縁膜１０中にはノイズ遮
蔽用の導電膜１７が例えばアルミニウム膜等で形成さ
れ、この上部領域に信号入出力用パッド１４が形成され
ている。また、前記ノイズ遮蔽用導電膜１７はコンタク
トホール１１ａを介してＧＮＤパッド１８に電気接続さ
れている。このような構成とすれば、図８（ｂ）に示す
ように、信号入出力用パッド１４の直下に設けられてい
る導電膜１７にＧＮＤ電圧を印加することで、信号入出
力用パッド１４に入るデジタル信号によるノイズがこの
導電膜１７によって遮蔽され、これよりも下層の半導体
基板１や素子に伝搬されることが防止される。
【０００４】あるいは、図９に特開昭５９−４３５３６
号公報に記載の技術を示すように、図外の信号入出力用
パッドに接続される信号配線１９の直下にノイズ遮蔽用
導電膜２０を形成し、かつその直上にＧＮＤ電極２１を
形成し、これらのノイズ遮蔽用導電膜２０とＧＮＤ電極
２１をスルーホール１１ｂを介して接続することによ
り、前記信号配線１９をＧＮＤ電位の導電膜２０，２１
で包囲することでノイズの遮蔽を行う技術も提案されて
いる。なお、この技術と同様な技術として特開平２−８
２５３１号に記載の技術もある。
【０００５】
【発明が解決しようとする課題】しかしながら、前記し
た従来構造では、信号入出力用パッドの直下や直上に、
ノイズ遮蔽用の独立した導電膜を形成する必要があるた
め、半導体装置の製造工程数が増えるという問題があ
る。また、信号入出力用パッドとノイズ遮蔽用の導電膜
との間隔が短く、特に信号入出力用パッドの直下に形成
する導電膜は層間絶縁膜の中に形成しているためにその
間隔が短くなり、信号入出力用パッドやこれにつながる
信号線の寄生容量が大きくなり、入出力信号の遅延が大
きなものになるという問題もある。
【０００６】本発明の目的は、信号入出力パッドから基
板に入り込む基板ノイズを遮蔽することを可能とする一
方で、そのための構成として導電膜を形成する必要がな
く、しかも入出力信号の遅延を抑制することを可能にし
た半導体装置およびその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
内部回路に接続される信号入出力用パッドの直下の一導
電型半導体基板上に反対導電型導電層が設けられ、この
反対導電型導電層には半導体基板に対して逆バイアスと
なる一定電圧が印加されていることを特徴とする。例え
ば、反対導電型導電層に接続されるコンタクトホールが
信号入出力用パッドの周囲に配置され、各コンタクトホ
ールは信号入出力用パッドと同層に形成されたノイズ遮
蔽用電極に接続され、このノイズ遮蔽用電極を介して一
定電圧が印加される構成とする。また、反対導電型導電
層には、信号入出力用パッドの直下の領域にフィールド
酸化膜が形成され、コンタクトホールはこのフィールド
酸化膜の周囲に配置される構成とすることが好ましい。
【０００８】本発明の製造方法は、素子に設けられる反
対導電型導電層と同時に信号入出力用パッドの形成領域
の半導体基板に反対導電型導電層を形成する工程と、こ
の半導体基板の表面に層間絶縁膜を形成し、この層間絶
縁膜に前記反対導電型導電層の周囲箇所においてコンタ
クトホールを開口する工程と、前記層間絶縁膜の表面上
の前記コンタクトホールで囲まれる領域に信号入出力用
パッドを形成する工程と、前記コンタクトホールを含む
前記信号入出力用パッドの周囲領域に前記信号入出力用
パッドと同時にノイズ遮蔽用電極を形成する工程とを含
んでいる。また、この製造方法に加えて、前記前記信号
入出力用パッドの形成領域には反対導電型の導電領域を
形成し、かつこの反対導電型の導電領域の周囲領域を除
いて半導体基板にフィールド酸化膜を形成する工程と、
素子に設けられる反対導電型の導電層を形成するのと同
時にこのフィールド酸化膜が形成されていない信号入出
力用パッド形成領域の周囲領域に反対導電型導電層を形
成する工程とを含むことが好ましい。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明の第１の実施形態の
半導体装置の平面図とそのＡＡ線断面図である。同図に
おいて、１はＰ型半導体基板、２はＰ+ 型埋め込み層、
８はＰ型領域、４はフイールド酸化膜、５はＭＯＳゲー
ト酸化膜、６は多結晶シリコンからなるＭＯＳゲート電
極、７はＬＤＤ拡散層、８はＭＯＳゲートのサイドウォ
ール、９はソース・ドレイン拡散層であり、これらでＭ
ＯＳトランジスタが構成される。また、その上に層間絶
縁膜１０が形成され、コンタクトホール１１を介してソ
ース、ドレインの各電極１２，１３が接続されている。
ここで、前記フィールド酸化膜４は、後述する信号入出
力用パッド１４の直下領域には形成されておらず、この
領域の前記Ｐ型領域３の表面にはノイズ遮蔽用の第１導
電層７’と、その上にノイズ遮蔽用の第２導電層９’が
積層状態で形成されている。ここで、前記第１導電層
７’は前記ＬＤＤ拡散層７と同一の拡散工程で形成され
る。また、前記第２導電層９’は前記ソース・ドレイン
拡散層９と同一の拡散工程で形成される。そして、これ
らの導電層７’，９’の直上領域の前記層間絶縁膜１０
上には信号入出力用パッド１４が形成されるとともに、
この信号入出力用パッド１４の周囲には、これと同一工
程で形成されたノイズ遮蔽用電極１５が形成されてお
り、このノイズ遮蔽用電極１５は前記信号入出力用パッ
ド１４の周囲に配列された複数個のコンタクトホール１
１’により前記第２導電層９’に電気接続されている。
【００１０】次に、この第１の実施形態の半導体装置の
製造工程を図２の断面図を参照して説明する。まず、図
２（ａ）のように、Ｐ型半導体基板１に、Ｎ型ＭＯＳト
ランジスタのラッチアップ防止として高浪度のＰ型不純
物を有するＰ+ 型埋め込み層２を形成し、その上にシリ
コンをエピタキシャル成長し、Ｎ型ＭＯＳトランジスタ
のトランジスタ特性を決めるＰ型額域３を、Ｐ型不純物
のイオン注入と熱処理によるＰ型不純物の活性化により
形成する。次に、素子領域となる部分及び信号入出力用
パッドが上層に形成される部分（以下、信号入出力用パ
ッド領域と称する）を除く領域にフィールド酸化蹟４
（膜厚４００〜７００ｎｍ）を形成する。
【００１１】さらに、素子領域にＭＯＳゲート酸化膜
５、ＭＯＳゲート電極６を形成する。次に、信号入出力
用パッド領域とＮＭＯＳトランジスタ部に、基板と逆導
電型の不純物をイオン注入し、ＭＯＳトランジスタ部に
対してはＬＤＤ拡散領域７を、信号入出力用パッド領域
のシリコン基板に対してはノイズ遮蔽用の第１導電層
７’を形成し、さらに、ＭＯＳゲート電極のサイドウォ
ール８を形成した後、信号入出力用パッド領域とＮＭＯ
Ｓトランジスタ部にＬＤＤ拡散額域７より高漁度の同一
導電型の不純物をイオン注入し、ＭＯＳトランジスタ部
に対しては、ソース・ドレイン拡散領域９を、信号入出
力用パッド領域のシリコン基板に対しては、ノイズ遮蔽
用の第２導電層９’を形成する。
【００１２】次に、図２（ｂ）のように、膜厚１００〜
３００ｎｍのシリコン酸化膜１０を全面に形成し、層間
絶縁膜を形成する。その後、図２（ｃ）のように、信号
入出力用パッド領域のノイズ遮蔽用の第１導電層７’お
よびノイズ遮蔽用の第２導電層９’のフィールド酸化膜
の周囲箇所と、ＭＯＳトランジスタ部のソース、ドレイ
ン、ゲートのコンタクトホール１１，１１’を開孔す
る。その後、アルミニウム等の金属材で、コンタクトホ
ール１１，１１’を埋め込むと同時に、ＭＯＳトランジ
スタのソース電極１２、ドレイン電極１３、信号入出力
用パッド１４、ノイズ遮蔽用電極１５を形成し、図１に
示した半導体装置を得る。
【００１３】この構成において、Ｎ型の拡散層であるノ
イズ遮蔽用の導電層７’，９’とノイズ遮蔽用電極１５
に、Ｐ型領域３とＮ型の拡散層であるノイズ遮蔽用の導
電層７’，９’間の接合容量が逆バイアスとなる一定電
圧を印加し、ＰＮ接合面の電位障壁を大きくし、Ｎ型の
拡散層であるノイズ遮蔽用の導電層７’及び９’に入り
込むノイズがＰ型領域３に入らないようにする。一定電
圧は、通常ＧＮＤ電位であるが、逆バイアスするとＮ型
拡散層とＰ型領域間の接合容量を大きくすることができ
る。この結果、図３に示すように、ノイズ遮蔽用の導電
層として、Ｎ型不純物拡散層である第１導電層層７’と
第２導電層９’をＰ型領域３上に形成することにより、
Ｐ型領域３に形成されているアナログ回路へのノイズの
伝搬を有効に防止することが可能となる。したがって、
半導体基板上の層間絶縁膜１０中にノイズ遮蔽用電極と
なる導電膜を独立した工程で設ける必要がなくなり、製
造工程数を削減することが可能となる。
【００１４】図４は本発明の第２の実施形態の半専体装
置の平面図とＢＢ線断面図である。同図において、第１
の実施形態と等価な部分には同一符号を付してある。こ
の実施形態では、信号入出力用パッド領域のＰ型領域に
Ｎ型ウェル１６を形成しており、さらにこのＮ型ウェル
１６の表面にフィールド酸化膜４を形成している。この
Ｎ型ウェル１６は例えば図外のＰＭＯＳを形成する領域
に形成するＮ型ウェルと同時に形成することが可能であ
る。また、前記フィールド酸化膜４は、信号入出力用パ
ッド１４を囲んだ複数箇所に対応する部分が除去されて
おり、この除去された部分の前記Ｎ型ウェル１６の表面
には第１の実施形態と同様にノイズ遮蔽用の第１の導電
層７’と第２の導電層９’が形成され、これらの導電層
７’，９’に対応する層間絶縁膜１０にはコンタクトホ
ール１１’が形成されている。そして、このコンタクト
ホール１１’を介して、前記ノイズ遮蔽用の導電層
７’，９’およびＮ型ウェル１６は、前記信号入出力用
パッド１４と同一工程で形成されたノイズ遮蔽用電極１
５に電気接続される。
【００１５】次に、この第２の実施形態の半導体装置の
製造工程を図５の断面図を参照して説明する。先ず、図
５（ａ）のように、Ｐ型半導体基板１上にＰ+ 型埋め込
み層２を形成し、その上にＰ拡散層３を形成した後、信
号入出力用パッド領域にＮウェル１６を形成する。次
に、図５（ｂ）のように、素子領域を除くＰ型領域３の
表面にフィールド酸化膜４を形成する。このとき、同時
に前記Ｎ型ウェル１６の表面にも、その周囲を除く領域
にフィールド酸化膜４を形成する。その後、第１の実施
形態と同様な製造工程により、ＭＯＳトランジスタを形
成する。このとき、ＬＤＤ拡散層７とソース・ドレイン
拡散層９と同時に、前記フィールド酸化膜４が存在しな
いＮ型ウェル１６の表面上の露呈された表面領域にそれ
ぞれ第１の導電層７’、第２の導電層９’を形成する。
その後は、第１の実施形態と同様であり、図５（ｃ）お
よび図４に示すように、層間絶縁膜１０、コンタクトホ
ール１１，１１’、ソース・ドレインの各電極１２，１
３、信号入出力用パッド１４、ノイズ遮蔽用電極１５を
形成し、特にＮ型ウェル１６は第１及び第２の導電層
７’，９’およびコンタクトホール１１’を介してノイ
ズ遮蔽用電極１５に接続される。
【００１６】この構成においても、第１の実施形態と同
様に、ノイズ遮蔽用電極１５に、Ｐ型領域３とＮ型ウェ
ル１６間の接合容量が逆バイアスとなる一定電圧を印加
しすることで、ＰＮ接合面の電位障壁を大きくし、Ｎ型
ウェル１６に入り込むノイズがＰ型領域３に入ることを
防止する。また、この実施形態では図６に示すように、
半導体基板１の信号入出力用パッド１４の直下にフィー
ルド酸化膜４が形成されているため、信号入出力用パッ
ド１４とノイズ遮蔽用導電層として機能するＮ型ウェル
１６の間の電気的な距離Ｌｘは、フィールド酸化膜４の
膜厚Ｌｏｘ（膜厚４００〜７００ｎｍ）分長くなり、信
号入出力用パッド１４とＮ型ウェル１６との間の容量Ｇ
ｐａｄを小さくすることができる。したがって、図７に
示すように、従来構成よりも低周波のノイズ遮蔽の効果
を上げることができ、かつ、信号入出力用パッド１４に
対する信号遅延を小さくすることも可能となる。すなわ
ち、入出力信号の振幅ＡＶに対するノイズ遮蔽用の拡散
層における電荷の変化量ＡＱが、ＡＱ＝Ｃ・ＡＶに基づ
き、小さくできるためである。
【００１７】
【発明の効果】以上のように本発明によれば、信号入出
力用パッドの直下の半導体基板の表面に反対導電型の導
電層を形成し、この反対導電型導電層に半導体基板に対
して逆バイアスとなる電位を印加しているので、この反
対導電型導電層がノイス遮蔽層として機能され、信号入
出力用パッドから内部回路へのノイズの影響を緩和する
ことが可能となる。また、前記反対導電型導電層は、素
子に設けられる反対導電型導電層と同一工程で形成され
るものであるため、製造工程の増加が防止でき、製造が
容易なものとなる。さらに、信号入出力用パッドの直下
の半導体基板の表面にフィールド酸化膜を形成すること
により、信号入出力用パッドとノイズ遮蔽のための反対
導電型導電層との間の絶縁領域距離を長くすることがで
き、これらの間の寄生容量を低減し、１ＧＨｚ以下の低
周波のノイズの遮蔽効果を高めることができとともに、
半導体装置の高速動作が可能とされる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の平面図とそのＡＡ線
断面図である。
【図２】第１の実施形態の製造方法を工程順に示す断面
図である。
【図３】第１の実施形態の動作を説明するための断面図
である。
【図４】本発明の第２の実施形態の平面図とそのＢＢ線
断面図である。
【図５】第２の実施形態の製造方法を工程順に示す断面
図である。
【図６】第２の実施形態の動作を説明するための断面図
である。
【図７】第２の実施形態と従来技術とのノイズ低減効果
を比較した特性図である。
【図８】従来構造の一例の断面図とその動作を説明する
ための断面図である。
【図９】従来構造の他の例の断面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ Ｐ+ 型埋め込み層 ３ Ｐ型領域 ４，４’ フィールド酸化膜 ５ ＭＯＳゲート酸化膜 ６ ＭＯＳゲート電極 ７ ＬＤＤ拡散層 ７’ 第１導電層 ９ ソース・ドレイン拡散層 ９’ 第２導電層 １０ 層間絶縁膜 １１，１１’ コンタクトホール １４ 信号入出力用パッド １５ ノイズ遮蔽用電極 １６ Ｎ型ウェル

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 内部回路に接続される信号入出力用パッ
    ドを備える半導体装置において、前記信号入出力用パッ
    ドの直下の一導電型半導体基板上に反対導電型導電層が
    設けられ、この反対導電型導電層には前記半導体基板に
    対して逆バイアスとなる一定電圧が印加されていること
    を特徴とする半導体養置。
  2. 【請求項２】 前記反対導電型導電層に接続されるコン
    タクトホールが前記信号入出力用パッドの周囲に配置さ
    れ、各コンタクトホールは前記信号入出力用パッドと同
    層に形成されたノイズ遮蔽用電極に接続され、このノイ
    ズ遮蔽用電極を介して前記反対導電型導電層に一定電圧
    が印加される請求項１の半導体装置。
  3. 【請求項３】 反対導電型導電層は、ＭＯＳトランジス
    タのＬＤＤ拡散層と同一工程で形成される第１の導電層
    と、前記ＭＯＳトランジスタの高濃度のソース・ドレイ
    ン拡散層と同一工程で形成される第２の導電層とで構成
    される請求項１または２の半導体装置。
  4. 【請求項４】 前記信号入出力用パッドの直下の前記半
    導体基板の表面にはフィールド酸化膜が形成され、前記
    反対導電型導電層はこのフィールド酸化膜の直下領域お
    よび周囲領域に形成され、前記コンタクトホールは前記
    フィールド酸化膜の周囲に配置される請求項１または２
    の半導体装置。
  5. 【請求項５】 反対導電型導電層は、半導体基板に形成
    される異なる導電チャネル型ＭＯＳトランジスタのうち
    の一方のＭＯＳトランジスタを形成するためのウェルと
    同一工程で形成されるウェルと、このウェルの表面の前
    記フィールド酸化膜の周囲に形成され、ＭＯＳトランジ
    スタのＬＤＤ拡散層と同一工程で形成される第１の導電
    層と、前記ＭＯＳトランジスタの高濃度のソース・ドレ
    イン拡散層と同一工程で形成される第２の導電層とで構
    成される請求項４の半導体装置。
  6. 【請求項６】 少なくともその一部に一導電型半導体基
    板と反対導電型の導電層を有する素子を備える半導体装
    置の製造に際し、前記反対導電型の導電層を形成するの
    と同時に信号入出力用パッドの形成領域の前記半導体基
    板に反対導電型導電層を形成する工程と、前記半導体基
    板の表面に層間絶縁膜を形成し、この層間絶縁膜に前記
    反対導電型導電層の周囲箇所においてコンタクトホール
    を開口する工程と、前記層間絶縁膜の表面上の前記コン
    タクトホールで囲まれる領域に信号入出力用パッドを形
    成する工程と、前記コンタクトホール含む前記信号入出
    力用パッドの周囲領域に前記信号入出力用パッドと同時
    にノイズ遮蔽用電極を形成する工程とを含むことを特徴
    とする半導体装置の製造方法。
  7. 【請求項７】 少なくともその一部に一導電型半導体基
    板と反対導電型の導電層を有する素子を備える半導体装
    置の製造に際し、前記信号入出力用パッドの形成領域の
    前記半導体基板に反対導電型の導電領域を形成する工程
    と、この反対導電型の導電領域の周囲領域を除いた前記
    半導体基板にフィールド酸化膜を形成する工程と、前記
    素子の反対導電型の導電層を形成するのと同時に前記フ
    ィールド酸化膜が形成されていない信号入出力用パッド
    形成領域の周囲領域に反対導電型導電層を形成する工程
    と、前記半導体基板の表面に層間絶縁膜を形成し、この
    層間絶縁膜の前記反対導電型導電層に対応する箇所にコ
    ンタクトホールを開口する工程と、前記層間絶縁膜の表
    面上の前記コンタクトホールで囲まれる領域に信号入出
    力用パッドを形成する工程と、前記コンタクトホールを
    含む前記信号入出力用パッドの周囲領域に前記信号入出
    力用パッドと同時にノイズ遮蔽用電極を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
JP9079496A 1997-03-31 1997-03-31 半導体装置およびその製造方法 Expired - Fee Related JP2900908B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9079496A JP2900908B2 (ja) 1997-03-31 1997-03-31 半導体装置およびその製造方法
CN98101224A CN1104051C (zh) 1997-03-31 1998-03-30 半导体装置及其制造方法
KR1019980011051A KR100285002B1 (ko) 1997-03-31 1998-03-30 반도체장치및그제조방법
EP98105729A EP0869547A3 (en) 1997-03-31 1998-03-30 Semiconductor device and manufacture method thereof
US09/050,941 US6023095A (en) 1997-03-31 1998-03-31 Semiconductor device and manufacture method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9079496A JP2900908B2 (ja) 1997-03-31 1997-03-31 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH10275824A JPH10275824A (ja) 1998-10-13
JP2900908B2 true JP2900908B2 (ja) 1999-06-02

Family

ID=13691536

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9079496A Expired - Fee Related JP2900908B2 (ja) 1997-03-31 1997-03-31 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US6023095A (ja)
EP (1) EP0869547A3 (ja)
JP (1) JP2900908B2 (ja)
KR (1) KR100285002B1 (ja)
CN (1) CN1104051C (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2790096B1 (fr) 1999-02-18 2001-04-13 St Microelectronics Sa Structure etalon elementaire a faibles pertes pour l'etalonnage d'une sonde de circuit integre
US6844236B2 (en) * 2001-07-23 2005-01-18 Agere Systems Inc. Method and structure for DC and RF shielding of integrated circuits
US7664372B2 (en) * 2002-11-20 2010-02-16 Lg Electronics Inc. Recording medium having data structure for managing reproduction of multiple component data recorded thereon and recording and reproducing methods and apparatuses
TWI220565B (en) 2003-02-26 2004-08-21 Realtek Semiconductor Corp Structure of IC bond pad and its formation method
JP2004281966A (ja) * 2003-03-19 2004-10-07 Ricoh Co Ltd 半導体装置及び半導体装置の製造方法
KR100734507B1 (ko) * 2005-05-12 2007-07-03 하이맥스 테크놀로지스, 인코포레이션 고전압 소자의 전류 누설을 방지하기 위한 구조
KR100862858B1 (ko) * 2007-05-22 2008-10-09 엘지이노텍 주식회사 통신모듈
JP6219282B2 (ja) 2012-08-02 2017-10-25 株式会社堀場製作所 増幅器及び放射線検出器
JP6133611B2 (ja) * 2013-02-06 2017-05-24 エスアイアイ・セミコンダクタ株式会社 半導体装置
US10566268B1 (en) * 2018-09-26 2020-02-18 Nxp Usa, Inc. Package to die connection system and method therefor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943536A (ja) * 1982-09-03 1984-03-10 Fujitsu Ltd 半導体装置
JPH0282531A (ja) * 1988-09-19 1990-03-23 Nec Corp 半導体装置
JPH02146850A (ja) * 1988-11-28 1990-06-06 Nec Corp メッセージ伝達留守番電話機
US5136357A (en) * 1989-06-26 1992-08-04 Micron Technology, Inc. Low-noise, area-efficient, high-frequency clock signal distribution line structure
JPH0574765A (ja) * 1991-09-12 1993-03-26 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
US5272097A (en) * 1992-04-07 1993-12-21 Philip Shiota Method for fabricating diodes for electrostatic discharge protection and voltage references
JPH06326260A (ja) * 1993-05-13 1994-11-25 Nec Corp 半導体装置
JPH07106524A (ja) * 1993-10-07 1995-04-21 Nec Corp 半導体集積回路装置
JP3283984B2 (ja) * 1993-12-28 2002-05-20 株式会社東芝 半導体集積回路装置

Also Published As

Publication number Publication date
KR100285002B1 (ko) 2001-07-12
KR19980080875A (ko) 1998-11-25
JPH10275824A (ja) 1998-10-13
US6023095A (en) 2000-02-08
CN1195888A (zh) 1998-10-14
EP0869547A2 (en) 1998-10-07
CN1104051C (zh) 2003-03-26
EP0869547A3 (en) 1998-10-21

Similar Documents

Publication Publication Date Title
US4717684A (en) Semiconductor integrated circuit device
JP3077592B2 (ja) デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法
US8187930B2 (en) Structure and layout of a FET prime cell
JPH09115999A (ja) 半導体集積回路装置
US7339249B2 (en) Semiconductor device
JP2900908B2 (ja) 半導体装置およびその製造方法
JP3282375B2 (ja) 相補型絶縁ゲート電界効果トランジスタ
KR940003378B1 (ko) 전하전송 디바이스를 포함하는 반도체장치 및 그 제조방법
JP3111948B2 (ja) 半導体集積回路
JPH04241452A (ja) 半導体集積回路装置
US6531742B2 (en) Method of forming CMOS device
JP2002094033A (ja) 半導体装置
JP2953213B2 (ja) Ｃｍｏｓ集積回路
KR930005505B1 (ko) 반도체 집적회로와 그 제조방법
JP3123140B2 (ja) 電界効果トランジスタ
JP2001028424A (ja) 半導体装置とその製造方法
JP2001028438A (ja) 半導体装置とその製造方法
JP3130645B2 (ja) 高耐圧ｍｏｓトランジスタ
JP3260009B2 (ja) 半導体装置及びその製造方法
JP2678081B2 (ja) 半導体集積回路装置
JP2000208714A (ja) 半導体装置及びその製造方法
JP2001156181A (ja) 半導体装置
JP2000101028A (ja) 半導体装置
JP2001036093A (ja) 半導体装置
JPS6154658A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080319

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090319

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100319

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100319

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110319

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120319

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 15

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees