JP3077592B2 - デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法 - Google Patents
デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 136
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 142
- 238000002955 isolation Methods 0.000 claims description 44
- 239000012535 impurity Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 14
- 239000012212 insulator Substances 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 230000000694 effects Effects 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000013078 crystal Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 230000005465 channeling Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【発明の属する技術分野】本発明はデジタル回路とアナ
ログ回路とが混在する半導体集積回路装置に関し、特に
各回路部分間で半導体基板を通した信号のクロストーク
（Ｃｒｏｓｓ−ｔａｌｋ）を防止ないしは抑制する構造
とその製造方法に関するものである。
ログ回路とが混在する半導体集積回路装置に関し、特に
各回路部分間で半導体基板を通した信号のクロストーク
（Ｃｒｏｓｓ−ｔａｌｋ）を防止ないしは抑制する構造
とその製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路やバイポーラ集積回路
の性能向上に伴って、ＧＨｚ帯の高周波領域にもシリコ
ン系集積回路が用いられてきている。しかしながら、シ
リコン基板はＧＨｚ帯で従来用いられてきたＧａＡｓ基
板と異なり、基板の抵抗値が低く、絶縁性が劣ってい
る。このため、素子で処理される電気信号が基板を介し
て他の素子に影響するという基板を介した信号のクロス
トークが生じやすい。従って、このクロストークを如何
に低減するかが、シリコン系集積回路の高周波特性を改
善して高周波領域での応用分野を広げる上で極めて重要
な要因となっている。特に、デジタル回路とアナログ回
路とが一つのシリコン基板上に混在した集積回路ではデ
ジタル回路での信号がシリコン基板を介してアナログ回
路に回り込みやすく、アナログ特性を劣化せしめてい
た。この現象を基板クロストークといい、デジタル・ア
ナログ混在集積回路での大きな問題となっていた。
の性能向上に伴って、ＧＨｚ帯の高周波領域にもシリコ
ン系集積回路が用いられてきている。しかしながら、シ
リコン基板はＧＨｚ帯で従来用いられてきたＧａＡｓ基
板と異なり、基板の抵抗値が低く、絶縁性が劣ってい
る。このため、素子で処理される電気信号が基板を介し
て他の素子に影響するという基板を介した信号のクロス
トークが生じやすい。従って、このクロストークを如何
に低減するかが、シリコン系集積回路の高周波特性を改
善して高周波領域での応用分野を広げる上で極めて重要
な要因となっている。特に、デジタル回路とアナログ回
路とが一つのシリコン基板上に混在した集積回路ではデ
ジタル回路での信号がシリコン基板を介してアナログ回
路に回り込みやすく、アナログ特性を劣化せしめてい
た。この現象を基板クロストークといい、デジタル・ア
ナログ混在集積回路での大きな問題となっていた。
【０００３】この基板クロストークを低減する従来の対
策を次に説明する。
策を次に説明する。
【０００４】基板クロストークを低減する構造的改善策
の一つが特開平２−１４５４９号公報に提案されてい
る。これは図１３に示すように、シリコン基板２６０上
のエピタキシャル層ＥＰ１にアナログ回路用バイポーラ
トランジスタ２４６とデジタル回路用バイポーラトラン
ジスタ２４８とを形成し、これらトランジスタ２４６、
２４８間のエピタキシャル層を酸化物２７２に変えて素
子分離し、素子分離領域の酸化物２７２下のシリコン基
板２６０表面に設けているチャンネルストッパー用高濃
度領域２６５、２６６を分離して設け、アナログ回路部
分とデジタル回路部分との間の基板抵抗を高くしたもの
である。すなわち、アナログ回路部分とデジタル回路部
分との間には抵抗値が低いチャンネルストッパー用高濃
度領域２６５，２６６が存在しない部分が介在してお
り、これによってこれらの間の基板抵抗が高くなってい
るので、これらの回路部分間を流れるクロストーク信号
成分の量を少なくすることが出来る。
の一つが特開平２−１４５４９号公報に提案されてい
る。これは図１３に示すように、シリコン基板２６０上
のエピタキシャル層ＥＰ１にアナログ回路用バイポーラ
トランジスタ２４６とデジタル回路用バイポーラトラン
ジスタ２４８とを形成し、これらトランジスタ２４６、
２４８間のエピタキシャル層を酸化物２７２に変えて素
子分離し、素子分離領域の酸化物２７２下のシリコン基
板２６０表面に設けているチャンネルストッパー用高濃
度領域２６５、２６６を分離して設け、アナログ回路部
分とデジタル回路部分との間の基板抵抗を高くしたもの
である。すなわち、アナログ回路部分とデジタル回路部
分との間には抵抗値が低いチャンネルストッパー用高濃
度領域２６５，２６６が存在しない部分が介在してお
り、これによってこれらの間の基板抵抗が高くなってい
るので、これらの回路部分間を流れるクロストーク信号
成分の量を少なくすることが出来る。
【０００５】しかしながら、かかる改善策ではチャンネ
ルストッパー領域間の間隔は狭く、このためアナログ回
路部分とデジタル回路部分との間の基板抵抗を十分に高
くできないので、クロストーク信号成分の抑制効果は十
分なものではなかった。また、最近の研究では、クロス
トーク信号はシリコン基板の表面ばかりでなく、基板内
部を通って流れるものも存在するように考えられてい
る。しかしながら、図１３の改善策では、シリコン基板
の表面を流れるクロストーク信号成分を抑制できるだけ
で、シリコン基板内部を流れる成分に対しては効果がな
かった。
ルストッパー領域間の間隔は狭く、このためアナログ回
路部分とデジタル回路部分との間の基板抵抗を十分に高
くできないので、クロストーク信号成分の抑制効果は十
分なものではなかった。また、最近の研究では、クロス
トーク信号はシリコン基板の表面ばかりでなく、基板内
部を通って流れるものも存在するように考えられてい
る。しかしながら、図１３の改善策では、シリコン基板
の表面を流れるクロストーク信号成分を抑制できるだけ
で、シリコン基板内部を流れる成分に対しては効果がな
かった。
【０００６】シリコン基板の深い個所でのクロストーク
信号の伝搬を抑制する最も有効な方法はシリコン基板の
基板抵抗そのものを高抵抗化することである。シリコン
基板はシリコン単結晶インゴットから切り出して作られ
るが、このシリコン単結晶インゴットの製法にはＣＺ
（Ｃｚｏｃｈｒａｌｓｋｉ）法とＦＺ（ｆｌｏａｔｉｎ
ｇ ｚｏｎｅ）法との２つがある。ＣＺ法は石英るつぼ
の中でシリコンを溶かし、単結晶の種を付けて引き上げ
るもので、大口径化に的している。しかしながら、るつ
ぼからの不純物が入りやすい欠点があり、高抵抗率のも
のが作りにくく、通常はせいぜい５０ｏｈｍ−ｃｍの抵
抗率が上限である。また、融液の凝固の際の不純物の偏
析のため、均一な抵抗率のものが得られないという欠点
もあった。一方、ＦＺ法は一端に単結晶の種を付けた多
結晶シリコンの棒を両端を固定して垂直に立てた状態
で、部分的に加熱溶融し、その溶融したゾーンを上から
下に移動することによって単結晶を精製するものであ
る。この場合には、外部から汚染を受ける機会はなく、
高純度・高抵抗の結晶が出来る反面、大口径化が難しい
という欠点があった。このように、５０ｏｈｍ−ｃｍ以
上の高抵抗率で大口径の基板を得ることは非常に困難で
あり、シリコン基板の高抵抗率化による基板クロストー
クの改善は望めない。
信号の伝搬を抑制する最も有効な方法はシリコン基板の
基板抵抗そのものを高抵抗化することである。シリコン
基板はシリコン単結晶インゴットから切り出して作られ
るが、このシリコン単結晶インゴットの製法にはＣＺ
（Ｃｚｏｃｈｒａｌｓｋｉ）法とＦＺ（ｆｌｏａｔｉｎ
ｇ ｚｏｎｅ）法との２つがある。ＣＺ法は石英るつぼ
の中でシリコンを溶かし、単結晶の種を付けて引き上げ
るもので、大口径化に的している。しかしながら、るつ
ぼからの不純物が入りやすい欠点があり、高抵抗率のも
のが作りにくく、通常はせいぜい５０ｏｈｍ−ｃｍの抵
抗率が上限である。また、融液の凝固の際の不純物の偏
析のため、均一な抵抗率のものが得られないという欠点
もあった。一方、ＦＺ法は一端に単結晶の種を付けた多
結晶シリコンの棒を両端を固定して垂直に立てた状態
で、部分的に加熱溶融し、その溶融したゾーンを上から
下に移動することによって単結晶を精製するものであ
る。この場合には、外部から汚染を受ける機会はなく、
高純度・高抵抗の結晶が出来る反面、大口径化が難しい
という欠点があった。このように、５０ｏｈｍ−ｃｍ以
上の高抵抗率で大口径の基板を得ることは非常に困難で
あり、シリコン基板の高抵抗率化による基板クロストー
クの改善は望めない。
【０００７】そこで、シリコン基板の深い個所でのクロ
ストーク成分信号の伝搬を抑制する他の従来技術を次に
説明する。
ストーク成分信号の伝搬を抑制する他の従来技術を次に
説明する。
【０００８】図１４は特開平４−２５１９７０号公報に
開示されているもので、Ｐ型シリコン基板３１０にデジ
タル回路用のＮ型ウェル３１２とアナログ回路用のＮ型
ウェル３１４とが別々に設けられている。Ｎ型ウェル３
１２にはＰチャンネルＭＯＳトランジスタと共にＮチャ
ンネルＭＯＳトランジスタ用のＰ型ウェル３１５を有
し、これらトランジスタでＣＭＯＳデジタル回路を形成
している。一方、Ｎ型ウェル３１４にはＰチャンネルト
ランジスタと共にＮチャンネルトランジスタ用のＰ型ウ
ェル３１８を有し、これらトランジスタでＣＭＯＳアナ
ログ回路を形成している。各ウェル領域３１２、３１
４、３１５、３１８にはそれぞれ電源電位Ｖｃｃまたは
接地電位ＧＮＤがＮ＋領域３２４またはＰ＋領域３２６
を介して与えられている。Ｐ型基板３１０にもＰ＋領域
３２８を介して接地電位ＧＮＤが与えられている。
開示されているもので、Ｐ型シリコン基板３１０にデジ
タル回路用のＮ型ウェル３１２とアナログ回路用のＮ型
ウェル３１４とが別々に設けられている。Ｎ型ウェル３
１２にはＰチャンネルＭＯＳトランジスタと共にＮチャ
ンネルＭＯＳトランジスタ用のＰ型ウェル３１５を有
し、これらトランジスタでＣＭＯＳデジタル回路を形成
している。一方、Ｎ型ウェル３１４にはＰチャンネルト
ランジスタと共にＮチャンネルトランジスタ用のＰ型ウ
ェル３１８を有し、これらトランジスタでＣＭＯＳアナ
ログ回路を形成している。各ウェル領域３１２、３１
４、３１５、３１８にはそれぞれ電源電位Ｖｃｃまたは
接地電位ＧＮＤがＮ＋領域３２４またはＰ＋領域３２６
を介して与えられている。Ｐ型基板３１０にもＰ＋領域
３２８を介して接地電位ＧＮＤが与えられている。
【０００９】かかる構造によれば、デジタル回路領域と
アナログ回路領域とは異なるウェル領域３１２、３１４
に形成されており、これらのウェル領域３１２、３１４
は、固定電位に接続されると共に、基板３１０で遮蔽さ
れているので各回路領域間のクロストーク成分信号の導
通を防ぐことが出来る。しかし、かかるウェル領域によ
ってデジタル回路領域とアナログ回路領域とを分離する
構造をバイポーラトランジスタの回路に用いると、寄生
容量が大きくなり、回路の動作特性が著しく劣化してし
まう。このため、かかる解決方法はＭＯＳトランジスタ
を用いたものに限定される欠点がある。
アナログ回路領域とは異なるウェル領域３１２、３１４
に形成されており、これらのウェル領域３１２、３１４
は、固定電位に接続されると共に、基板３１０で遮蔽さ
れているので各回路領域間のクロストーク成分信号の導
通を防ぐことが出来る。しかし、かかるウェル領域によ
ってデジタル回路領域とアナログ回路領域とを分離する
構造をバイポーラトランジスタの回路に用いると、寄生
容量が大きくなり、回路の動作特性が著しく劣化してし
まう。このため、かかる解決方法はＭＯＳトランジスタ
を用いたものに限定される欠点がある。
【００１０】更に、特開平４−２５１９７０号公報の構
造では、各ウェル領域３１２、３１４、３１５、３１８
にはそれぞれ電源電位Ｖｃｃまたは接地電位ＶＮＤが高
濃度領域３２４、３２６を介して与えられて各ウェル領
域の余剰電流を吸収しているが、これらの電源ないし接
地電位配線は他の回路配線と同一平面での配線で行われ
ている。このため、電源ないし接地電位配線のための配
線領域が他の回路配線のほかに必要となり、集積回路の
必要面積を増大してしまう欠点がある。
造では、各ウェル領域３１２、３１４、３１５、３１８
にはそれぞれ電源電位Ｖｃｃまたは接地電位ＶＮＤが高
濃度領域３２４、３２６を介して与えられて各ウェル領
域の余剰電流を吸収しているが、これらの電源ないし接
地電位配線は他の回路配線と同一平面での配線で行われ
ている。このため、電源ないし接地電位配線のための配
線領域が他の回路配線のほかに必要となり、集積回路の
必要面積を増大してしまう欠点がある。
【００１１】図１５は特開平３−１４８８５２号公報に
開示された構造で、バイポーラトランジスタにおいても
コレクタ・基板間容量を増大せずに基板クロストークを
抑制したものである。シリコン基板４０２上に酸化膜４
０４を介してシリコン層４０６を貼り付け等により形成
したもので、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩ
ｎｓｕｌａｔｏｒ）構造をしている。シリコン層４０６
にはデジタル回路が形成される部分とアナログ回路が形
成される部分とが設けられ、これらの間に溝を設け、こ
の溝内に酸化膜４０８を介してポリシリコンなどの導電
層４１０が接地電位に固定されて設けられている。
開示された構造で、バイポーラトランジスタにおいても
コレクタ・基板間容量を増大せずに基板クロストークを
抑制したものである。シリコン基板４０２上に酸化膜４
０４を介してシリコン層４０６を貼り付け等により形成
したもので、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩ
ｎｓｕｌａｔｏｒ）構造をしている。シリコン層４０６
にはデジタル回路が形成される部分とアナログ回路が形
成される部分とが設けられ、これらの間に溝を設け、こ
の溝内に酸化膜４０８を介してポリシリコンなどの導電
層４１０が接地電位に固定されて設けられている。
【００１２】デジタル回路とアナログ回路とは絶縁物で
分離されているので、直接のクロストーク成分の流通は
なく、更にこれら回路間の溝の内部は一定電位に固定さ
れているので、デジタル回路とアナログ回路間の容量性
結合も防がれている。これによって、デジタル回路とア
ナログ回路とは直流的にも交流的にも分離されており、
クロストークは防がれる。しかしながら、この構造では
シリコン基板４０２への配慮が無く、酸化膜４０４を介
した容量結合により信号成分がシリコン基板４０２を経
由してデジタル回路とアナログ回路との間で流れる基板
クロストークが防げない欠点がある。
分離されているので、直接のクロストーク成分の流通は
なく、更にこれら回路間の溝の内部は一定電位に固定さ
れているので、デジタル回路とアナログ回路間の容量性
結合も防がれている。これによって、デジタル回路とア
ナログ回路とは直流的にも交流的にも分離されており、
クロストークは防がれる。しかしながら、この構造では
シリコン基板４０２への配慮が無く、酸化膜４０４を介
した容量結合により信号成分がシリコン基板４０２を経
由してデジタル回路とアナログ回路との間で流れる基板
クロストークが防げない欠点がある。
【００１３】
【発明が解決しようとする課題】本発明の目的は、以上
に説明した従来技術の問題点を解決して、デジタル回路
とアナログ回路とを同一半導体基板もしくは同一半導体
基板上に混在せしめた半導体集積回路装置において、こ
れらデジタル回路とアナログ回路間に半導体基板を介し
た信号の漏話ないしクロストークのない素子構造を有す
る半導体集積回路装置とその製造方法を提供することに
ある。
に説明した従来技術の問題点を解決して、デジタル回路
とアナログ回路とを同一半導体基板もしくは同一半導体
基板上に混在せしめた半導体集積回路装置において、こ
れらデジタル回路とアナログ回路間に半導体基板を介し
た信号の漏話ないしクロストークのない素子構造を有す
る半導体集積回路装置とその製造方法を提供することに
ある。
【００１４】本発明の他の目的は、デジタル回路とアナ
ログ回路とを同一半導体基板もしくは同一半導体基板上
に混在せしめた半導体集積回路装置において、半導体基
板の内部を介した信号の漏話ないしクロストークのない
素子構造を有する半導体集積回路装置とその製造方法を
提供することにある。
ログ回路とを同一半導体基板もしくは同一半導体基板上
に混在せしめた半導体集積回路装置において、半導体基
板の内部を介した信号の漏話ないしクロストークのない
素子構造を有する半導体集積回路装置とその製造方法を
提供することにある。
【００１５】本発明の更に他の目的は、半導体基板によ
り深く不純物をイオン注入してデジタル回路とアナログ
回路との間の信号の漏話ないしクロストークを防止した
半導体集積回路装置の製造方法を提供することにある。
り深く不純物をイオン注入してデジタル回路とアナログ
回路との間の信号の漏話ないしクロストークを防止した
半導体集積回路装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明によれば、デジタ
ル回路とアナログ回路とを同一半導体基板もしくは同一
半導体基板上に混在せしめた半導体集積回路装置におい
て、前記デジタル回路は第１導電型の第１のウエルと前
記第１導電型と逆の導電型の第２導電型の第２のウエル
とを有し、前記アナログ回路は第１導電型の第３のウエ
ルと第２導電型の第４のウエルとを有し、前記アナログ
回路とデジタル回路とは第２導電型の分離領域により離
間されており、前記デジタル回路の第１のウエルは前記
分離領域と前記デジタル回路の第２のウエルとの間に設
けられ、前記アナログ回路の第４のウエルは前記分離領
域と前記アナログ回路の第３のウエルとの間に設けられ
ているこのを特徴とする半導体集積回路装置を得る。
ル回路とアナログ回路とを同一半導体基板もしくは同一
半導体基板上に混在せしめた半導体集積回路装置におい
て、前記デジタル回路は第１導電型の第１のウエルと前
記第１導電型と逆の導電型の第２導電型の第２のウエル
とを有し、前記アナログ回路は第１導電型の第３のウエ
ルと第２導電型の第４のウエルとを有し、前記アナログ
回路とデジタル回路とは第２導電型の分離領域により離
間されており、前記デジタル回路の第１のウエルは前記
分離領域と前記デジタル回路の第２のウエルとの間に設
けられ、前記アナログ回路の第４のウエルは前記分離領
域と前記アナログ回路の第３のウエルとの間に設けられ
ているこのを特徴とする半導体集積回路装置を得る。
【００１７】更に、上記半導体集積回路は各ウェル領域
の底面には高濃度埋め込み領域を有し、ウェル領域間の
分離領域には高濃度埋め込み領域を有しないようにする
こともできる。また、デジタル回路領域を形成したウェ
ル領域の表面で回路素子と分離領域との間もしくは分離
領域表面でデジタル回路を形成したウェル領域側にそれ
ぞれの領域と同一導電型で固定電位が与えられた高濃度
領域を有することが出来る。更にまた、各ウェル領域に
対応する半導体基板の底面に電源電位や接地電位などの
固定電位が与えられた導電層を形成し、分離領域に対応
する半導体基板底面にはこの導電層を形成しないように
することもできる。この導電層に与える固定電位はデジ
タル回路を形成したウェル領域下とアナログ回路を形成
したウェル領域下とで異なる配線を介して与えることも
できる。更にまた、分離領域には異なる導電層の不純物
を導入して高抵抗領域とすることもできる。また、分離
領域と各ウェル領域との間にはウェル領域の深さ以上の
深さを持つ絶縁膜を挟み込んでも良い。
の底面には高濃度埋め込み領域を有し、ウェル領域間の
分離領域には高濃度埋め込み領域を有しないようにする
こともできる。また、デジタル回路領域を形成したウェ
ル領域の表面で回路素子と分離領域との間もしくは分離
領域表面でデジタル回路を形成したウェル領域側にそれ
ぞれの領域と同一導電型で固定電位が与えられた高濃度
領域を有することが出来る。更にまた、各ウェル領域に
対応する半導体基板の底面に電源電位や接地電位などの
固定電位が与えられた導電層を形成し、分離領域に対応
する半導体基板底面にはこの導電層を形成しないように
することもできる。この導電層に与える固定電位はデジ
タル回路を形成したウェル領域下とアナログ回路を形成
したウェル領域下とで異なる配線を介して与えることも
できる。更にまた、分離領域には異なる導電層の不純物
を導入して高抵抗領域とすることもできる。また、分離
領域と各ウェル領域との間にはウェル領域の深さ以上の
深さを持つ絶縁膜を挟み込んでも良い。
【００１８】一方、本発明の半導体集積回路装置の製造
方法によれば、半導体基板表面上の半導体層に複数のウ
ェル領域を有し、デジタル回路とアナログ回路とはそれ
ぞれ異なるウェル領域に形成され、これらデジタル回路
を形成したウェル領域とアナログ回路を形成したウェル
領域とは半導体基板の厚さ以上の幅を有する分離領域に
よって離されている半導体集積回路装置の製造方法にお
いて、分離領域となる半導体基板領域の表面酸化膜を除
去する工程と、半導体基板とは異なる導電層の不純物を
表面酸化膜が除去された領域の表面に約０度の注入角度
でイオン注入してこの領域の比抵抗を高める工程と、半
導体基板の表面上に半導体層を成長せしめる工程とを有
する半導体集積回路装置の製造方法を得る。不純物のイ
オン注入に際しては、注入エネルギーを変えて、複数の
注入エネルギーでイオン注入すると更に良い。
方法によれば、半導体基板表面上の半導体層に複数のウ
ェル領域を有し、デジタル回路とアナログ回路とはそれ
ぞれ異なるウェル領域に形成され、これらデジタル回路
を形成したウェル領域とアナログ回路を形成したウェル
領域とは半導体基板の厚さ以上の幅を有する分離領域に
よって離されている半導体集積回路装置の製造方法にお
いて、分離領域となる半導体基板領域の表面酸化膜を除
去する工程と、半導体基板とは異なる導電層の不純物を
表面酸化膜が除去された領域の表面に約０度の注入角度
でイオン注入してこの領域の比抵抗を高める工程と、半
導体基板の表面上に半導体層を成長せしめる工程とを有
する半導体集積回路装置の製造方法を得る。不純物のイ
オン注入に際しては、注入エネルギーを変えて、複数の
注入エネルギーでイオン注入すると更に良い。
【００１９】なお、半導体基板ないし半導体層はシリコ
ンに限られるものではなく、化合物半導体層の他の半導
体であっても良く、半導体基板上に半導体層を形成した
構造は半導体基板上に絶縁膜を介して半導体層を形成し
たＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）
構造のものであっても良い。
ンに限られるものではなく、化合物半導体層の他の半導
体であっても良く、半導体基板上に半導体層を形成した
構造は半導体基板上に絶縁膜を介して半導体層を形成し
たＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ）
構造のものであっても良い。
【００２０】本発明によれば、分離領域は半導体基板の
厚さよりも広い幅を有しているので、デジタル回路領域
で電圧の急激な変化が起こったときなどに発生するノイ
ズ電流はアナログ回路領域に達する前に消滅してしま
う。このノイズ電流は分離領域に高濃度埋め込み領域を
有しない場合や分離領域を高比抵抗にした場合、分離領
域とウェル領域との間に絶縁物を形成した場合にはより
有効に消滅せしめ得る。また、デジタル回路を形成した
ウェル領域と分離領域との境界近傍に形成した固定電位
の与えられた高濃度領域によってノイズ電流は吸収され
るので、アナログ回路領域への伝搬を防ぐことが出来
る。同様の効果は、各ウェル領域の下部の半導体基板底
面に電源電位もしくは接地電位等の固定電位の与えられ
た導電層を有していても得られる。この時、導電層を単
一として、単一の電位供給配線で電位を与えると、デジ
タル回路の急激な電位の変化時に生じる大電流で基板抵
抗や配線抵抗によって半導体基板に生じる発生電位がア
ナログ回路にノイズとして現れることもあるが、電位供
給配線を別々にすることにより、アナログ回路側の基板
電位を安定にできてノイズの影響を防ぐことが出来る。
厚さよりも広い幅を有しているので、デジタル回路領域
で電圧の急激な変化が起こったときなどに発生するノイ
ズ電流はアナログ回路領域に達する前に消滅してしま
う。このノイズ電流は分離領域に高濃度埋め込み領域を
有しない場合や分離領域を高比抵抗にした場合、分離領
域とウェル領域との間に絶縁物を形成した場合にはより
有効に消滅せしめ得る。また、デジタル回路を形成した
ウェル領域と分離領域との境界近傍に形成した固定電位
の与えられた高濃度領域によってノイズ電流は吸収され
るので、アナログ回路領域への伝搬を防ぐことが出来
る。同様の効果は、各ウェル領域の下部の半導体基板底
面に電源電位もしくは接地電位等の固定電位の与えられ
た導電層を有していても得られる。この時、導電層を単
一として、単一の電位供給配線で電位を与えると、デジ
タル回路の急激な電位の変化時に生じる大電流で基板抵
抗や配線抵抗によって半導体基板に生じる発生電位がア
ナログ回路にノイズとして現れることもあるが、電位供
給配線を別々にすることにより、アナログ回路側の基板
電位を安定にできてノイズの影響を防ぐことが出来る。
【００２１】更に本発明の製造方法によれば、イオン注
入を約０度の注入角度で行っているので、シリコン結晶
に対してチャンネリング減少を生じさせることが出来、
より深く不純物をイオン注入することが出来る。これに
よって、深い高抵抗領域が形成でき、ノイズ電流の伝搬
を効果的に抑制できる。なお、複数の注入エネルギーを
用いてイオン注入することによって不純物濃度をより深
い範囲にわたって一様に出来、ノイズ電流の伝搬の抑制
を効率化できる。
入を約０度の注入角度で行っているので、シリコン結晶
に対してチャンネリング減少を生じさせることが出来、
より深く不純物をイオン注入することが出来る。これに
よって、深い高抵抗領域が形成でき、ノイズ電流の伝搬
を効果的に抑制できる。なお、複数の注入エネルギーを
用いてイオン注入することによって不純物濃度をより深
い範囲にわたって一様に出来、ノイズ電流の伝搬の抑制
を効率化できる。
【００２２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２３】図１（ａ）は本発明の第１の実施の形態を
示す断面構造図、同図（ｂ）は平面図である。望ましく
はシリコンであり、厚さが“ｔ”のｐ型半導体基板１上
にｐ型埋め込み層２ａ、２ｂとｎ型埋め込み層３ａ、３
ｂとを将来その上にデジタル回路領域１０１とアナログ
回路領域１０２とが形成される部分に限って有する。こ
の埋め込み層は将来分離領域１０３となる領域には作ら
ない。埋め込み層２ａ、２ｂ、３ａ、３ｂを有する半導
体基板１上にはｎ型シリコン等のエピタキシャル層４を
有し、ｐ型埋め込み層２ａ、２ｂ上ではｐ型ウェル５
ａ、５ｂに変換されており、同様にｎ型埋め込み層３
ａ、３ｂ上ではｎ型ウェル６ａ、６ｂになされている。
ｐ型ウェル５ａにはｎ型ＭＯＳトランジスタ７ａが形成
され、ｎ型ウェル６ｂにはｐ型ＭＯＳトランジスタ８ｂ
が形成されてデジタル回路領域１０１にＣＭＯＳデジタ
ル回路を形成している。また、ｎ型ウェル６ａにはｐ型
ＭＯＳトランジスタ８ａが形成され、ｐ型ウェル５ｂに
はｎ型ＭＯＳトランジスタ７ｂが形成されてアナログ回
路領域１０２にＣＭＯＳアナログ回路を形成している。
これらデジタル回路領域１０１とアナログ回路１０２と
は平面的には図１（ｂ）の如くになっており、アナログ
回路領域１０２の占有面積が大きくデジタル回路１０１
を囲うように配置されている。これらデジタル回路領域
１０１とアナログ回路領域１０２との間にはエピタキシ
ャル層４の分離領域１０３となっており、その幅は半導
体基板１の厚さ“ｔ”よりも大きな幅“Ｗ”を有してい
る。その表面には層間絶縁膜１７を有し、電源配線１６
ａ、１６ｂが取り出されている。半導体基板１の裏面に
はアルミニューム等の金属でなる基板裏面電極９が設け
られ、接地電位に固定されている。
示す断面構造図、同図（ｂ）は平面図である。望ましく
はシリコンであり、厚さが“ｔ”のｐ型半導体基板１上
にｐ型埋め込み層２ａ、２ｂとｎ型埋め込み層３ａ、３
ｂとを将来その上にデジタル回路領域１０１とアナログ
回路領域１０２とが形成される部分に限って有する。こ
の埋め込み層は将来分離領域１０３となる領域には作ら
ない。埋め込み層２ａ、２ｂ、３ａ、３ｂを有する半導
体基板１上にはｎ型シリコン等のエピタキシャル層４を
有し、ｐ型埋め込み層２ａ、２ｂ上ではｐ型ウェル５
ａ、５ｂに変換されており、同様にｎ型埋め込み層３
ａ、３ｂ上ではｎ型ウェル６ａ、６ｂになされている。
ｐ型ウェル５ａにはｎ型ＭＯＳトランジスタ７ａが形成
され、ｎ型ウェル６ｂにはｐ型ＭＯＳトランジスタ８ｂ
が形成されてデジタル回路領域１０１にＣＭＯＳデジタ
ル回路を形成している。また、ｎ型ウェル６ａにはｐ型
ＭＯＳトランジスタ８ａが形成され、ｐ型ウェル５ｂに
はｎ型ＭＯＳトランジスタ７ｂが形成されてアナログ回
路領域１０２にＣＭＯＳアナログ回路を形成している。
これらデジタル回路領域１０１とアナログ回路１０２と
は平面的には図１（ｂ）の如くになっており、アナログ
回路領域１０２の占有面積が大きくデジタル回路１０１
を囲うように配置されている。これらデジタル回路領域
１０１とアナログ回路領域１０２との間にはエピタキシ
ャル層４の分離領域１０３となっており、その幅は半導
体基板１の厚さ“ｔ”よりも大きな幅“Ｗ”を有してい
る。その表面には層間絶縁膜１７を有し、電源配線１６
ａ、１６ｂが取り出されている。半導体基板１の裏面に
はアルミニューム等の金属でなる基板裏面電極９が設け
られ、接地電位に固定されている。
【００２４】分離領域１０３の幅“Ｗ”は半導体基板１
の厚さ“ｔ”よりも大きくされており、３００〜６００
μｍもしくはそれ以上に設定されている。これによっ
て、デジタル回路領域１０１のウェル５ａ、６ｂからエ
ピタキシャル層４または半導体基板１に漏れたノイズ電
流はアナログ回路領域１０２のウェル６ａ、５ｂに達す
るよりも基板裏面電極９の電界に引っ張られて吸収され
る。従って、デジタル回路領域１０１からのノイズがア
ナログ回路に影響することを防止できる。
の厚さ“ｔ”よりも大きくされており、３００〜６００
μｍもしくはそれ以上に設定されている。これによっ
て、デジタル回路領域１０１のウェル５ａ、６ｂからエ
ピタキシャル層４または半導体基板１に漏れたノイズ電
流はアナログ回路領域１０２のウェル６ａ、５ｂに達す
るよりも基板裏面電極９の電界に引っ張られて吸収され
る。従って、デジタル回路領域１０１からのノイズがア
ナログ回路に影響することを防止できる。
【００２５】図１の実施の形態では、さらにｐ型ウェル
５ａのＭＯＳトランジスタ７ａと分離領域１０３との間
にｐ型ウェル５ａと同じ導電層のｐ型の高濃度ガードリ
ング領域１１ａが設けられ、接地電位等の最低電位が電
源配線１６ａを介して与えられている。このガードリン
グ領域１１ａによって、ＭＯＳトランジスタ７ａから漏
れた電荷は捕獲吸収される。このようにノイズ成分とな
る電荷は分離領域１０３にもアナログ回路領域１０２に
も達することはない。たとえ分離領域１０３に達して
も、その幅によってアナログ回路１０２への浮遊を阻止
される。なお、図示はしていないが、ｎ型ウェル６ａに
は電源電位等の最高電位が与えられており、この電位に
よって生じるポテンシャル障壁によりさらにノイズ成分
電荷のアナログ回路への伝搬は阻止される。
５ａのＭＯＳトランジスタ７ａと分離領域１０３との間
にｐ型ウェル５ａと同じ導電層のｐ型の高濃度ガードリ
ング領域１１ａが設けられ、接地電位等の最低電位が電
源配線１６ａを介して与えられている。このガードリン
グ領域１１ａによって、ＭＯＳトランジスタ７ａから漏
れた電荷は捕獲吸収される。このようにノイズ成分とな
る電荷は分離領域１０３にもアナログ回路領域１０２に
も達することはない。たとえ分離領域１０３に達して
も、その幅によってアナログ回路１０２への浮遊を阻止
される。なお、図示はしていないが、ｎ型ウェル６ａに
は電源電位等の最高電位が与えられており、この電位に
よって生じるポテンシャル障壁によりさらにノイズ成分
電荷のアナログ回路への伝搬は阻止される。
【００２６】更に、アナログ回路領域１０２内ではｐ型
ＭＯＳトランジスタ８ａを形成するｎ型ウェル６ａをｎ
型ＭＯＳトランジスタ７ｂを形成するｐ型ウェル５ｂよ
りもデジタル回路領域１０１に近く配置している。一般
に、ノイズとなる電荷の影響を受けやすいトランジスタ
は半導体基板に直接または半導体基板上に同じ導電層で
形成した半導体層やウェル領域内に形成したトランジス
タであり、図１（ａ）ではｎ型ＭＯＳトランジスタ７ｂ
である。このｎ型ＭＯＳトランジスタ７ｂがｐ型ＭＯＳ
トランジスタ８ａよりもｎ型ウェル６ａの幅分だけ遠く
に形成されており、デジタル回路領域１０１から半導体
基板１ないしエピタキシャル層４に流入した電荷の影響
を受けにくくなっている。この効果をより完全にするた
めに、同図１（ａ）では、ｐ型ウェル５ｂのデジタル回
路領域１０１側にｐ型で高濃度の領域１１ｂをｐ型埋め
込み層２ｂに達するように有し、このｐ型高濃度領域１
１ｂに接地電位などの最低電位を他の電源配線とは独立
した配線１６ｂで与えている。このｐ型高濃度領域１１
ｂによって、このまで達したノイズ成分電荷を吸収して
いる。
ＭＯＳトランジスタ８ａを形成するｎ型ウェル６ａをｎ
型ＭＯＳトランジスタ７ｂを形成するｐ型ウェル５ｂよ
りもデジタル回路領域１０１に近く配置している。一般
に、ノイズとなる電荷の影響を受けやすいトランジスタ
は半導体基板に直接または半導体基板上に同じ導電層で
形成した半導体層やウェル領域内に形成したトランジス
タであり、図１（ａ）ではｎ型ＭＯＳトランジスタ７ｂ
である。このｎ型ＭＯＳトランジスタ７ｂがｐ型ＭＯＳ
トランジスタ８ａよりもｎ型ウェル６ａの幅分だけ遠く
に形成されており、デジタル回路領域１０１から半導体
基板１ないしエピタキシャル層４に流入した電荷の影響
を受けにくくなっている。この効果をより完全にするた
めに、同図１（ａ）では、ｐ型ウェル５ｂのデジタル回
路領域１０１側にｐ型で高濃度の領域１１ｂをｐ型埋め
込み層２ｂに達するように有し、このｐ型高濃度領域１
１ｂに接地電位などの最低電位を他の電源配線とは独立
した配線１６ｂで与えている。このｐ型高濃度領域１１
ｂによって、このまで達したノイズ成分電荷を吸収して
いる。
【００２７】本実施の形態では分離領域１０３となるエ
ピタキシャル層４の導電層をｎ型としているが、ｐ型で
あっても良いことは容易に理解できる。しかしながら、
望ましくはｎ型の方が効果的である。その理由はｐ型の
半導体基板１とデジタル回路を形成するｐ型ウェル５ａ
とに対してポテンシャル障壁を形成できるので、ノイズ
成分電荷の伝搬をより効果的に抑制できるからである。
さらに、ｐ型ウェル５ａに対するガードリング領域１１
ａをｎ型ＭＯＳトランジスタ７ａより分離領域１０３側
に形成したことによる更に他のメリットも存在する。即
ち、ガードリング領域１１ａへの接地電位等の最低電位
の供給は他の電源配線とは独立した配線で行われること
が望ましく、これによって新たな配線が要求されるが隣
接する分離領域１０３には回路素子が無いために十分な
配線面積を確保できる利点がある。配線面積に余裕があ
れば配線を太く出来、配線抵抗を低くすることが出来
る。ひいてはｐ型ウェル５ａの電位の安定化と共に電荷
吸収効果を高めることが出来る。また、アナログ回路領
域１０２内のｐ型ウェル５ｂへのガードリング高濃度領
域１１ｂはｐ型埋め込み層２ｂに達するように形成され
ているが、ノイズ成分電荷の吸収効果を上げるためには
浅く形成しないほうがよい。この点はデジタル回路領域
１０１内のｐ型ウェル５ａとは違っている。即ち、ガー
ドリング高濃度領域１１ｂを浅くしてｐ型埋め込み層２
ｂから離した場合を図２に示す。電荷は抵抗の低い領域
をより多く伝搬する性質を持っており、到達した電荷２
６は大きな抵抗ｒ１の存在するガードリング高濃度領域
１１ｂの方向よりも小さな抵抗ｒ２のｐ型埋め込み層２
ｂを通ってｎ型ＭＯＳトランジスタ７ｂに流れる。ガー
ドリング高濃度領域１１ｂを深くしてｐ型埋め込み層２
ｂに達するようにすることによって、このｐ型埋め込み
層２ｂを介した電荷の流れを抑制することが出来る。
ピタキシャル層４の導電層をｎ型としているが、ｐ型で
あっても良いことは容易に理解できる。しかしながら、
望ましくはｎ型の方が効果的である。その理由はｐ型の
半導体基板１とデジタル回路を形成するｐ型ウェル５ａ
とに対してポテンシャル障壁を形成できるので、ノイズ
成分電荷の伝搬をより効果的に抑制できるからである。
さらに、ｐ型ウェル５ａに対するガードリング領域１１
ａをｎ型ＭＯＳトランジスタ７ａより分離領域１０３側
に形成したことによる更に他のメリットも存在する。即
ち、ガードリング領域１１ａへの接地電位等の最低電位
の供給は他の電源配線とは独立した配線で行われること
が望ましく、これによって新たな配線が要求されるが隣
接する分離領域１０３には回路素子が無いために十分な
配線面積を確保できる利点がある。配線面積に余裕があ
れば配線を太く出来、配線抵抗を低くすることが出来
る。ひいてはｐ型ウェル５ａの電位の安定化と共に電荷
吸収効果を高めることが出来る。また、アナログ回路領
域１０２内のｐ型ウェル５ｂへのガードリング高濃度領
域１１ｂはｐ型埋め込み層２ｂに達するように形成され
ているが、ノイズ成分電荷の吸収効果を上げるためには
浅く形成しないほうがよい。この点はデジタル回路領域
１０１内のｐ型ウェル５ａとは違っている。即ち、ガー
ドリング高濃度領域１１ｂを浅くしてｐ型埋め込み層２
ｂから離した場合を図２に示す。電荷は抵抗の低い領域
をより多く伝搬する性質を持っており、到達した電荷２
６は大きな抵抗ｒ１の存在するガードリング高濃度領域
１１ｂの方向よりも小さな抵抗ｒ２のｐ型埋め込み層２
ｂを通ってｎ型ＭＯＳトランジスタ７ｂに流れる。ガー
ドリング高濃度領域１１ｂを深くしてｐ型埋め込み層２
ｂに達するようにすることによって、このｐ型埋め込み
層２ｂを介した電荷の流れを抑制することが出来る。
【００２８】このように種々の対策をした本発明の第１
の実施の形態のノイズ抑制効果を図３のグラフに示し、
対策のない従来技術との比較をする。本実施の形態では
ノイズを５〜２０ｄｂ低減することが出来る。
の実施の形態のノイズ抑制効果を図３のグラフに示し、
対策のない従来技術との比較をする。本実施の形態では
ノイズを５〜２０ｄｂ低減することが出来る。
【００２９】次に、本発明の第２の実施の形態について
図４、図５（ａ）、（ｂ）を参照して説明する。同図で
は、基板裏面電極９ａ、９ｂの形状に改良が加えられた
点以外は図１（ａ）、（ｂ）等の第１の実施の形態と同
じであるので図１（ａ），（ｂ）等と同じ参照番号を用
いている。即ち、半導体基板１の裏面に設けた接地電位
を与える基板裏面電極９ａ、９ｂは二つに分けられて、
デジタル回路領域１０１の裏面に設けた電極９ａとアナ
ログ回路領域１０２の裏面に設けた電極９ｂとし、分離
領域１０３の裏面には基板裏面電極を設けていない。各
裏面電極９ａ、９ｂはそれぞれ複数の独立した引き出し
線を介して接地電位が与えられている。
図４、図５（ａ）、（ｂ）を参照して説明する。同図で
は、基板裏面電極９ａ、９ｂの形状に改良が加えられた
点以外は図１（ａ）、（ｂ）等の第１の実施の形態と同
じであるので図１（ａ），（ｂ）等と同じ参照番号を用
いている。即ち、半導体基板１の裏面に設けた接地電位
を与える基板裏面電極９ａ、９ｂは二つに分けられて、
デジタル回路領域１０１の裏面に設けた電極９ａとアナ
ログ回路領域１０２の裏面に設けた電極９ｂとし、分離
領域１０３の裏面には基板裏面電極を設けていない。各
裏面電極９ａ、９ｂはそれぞれ複数の独立した引き出し
線を介して接地電位が与えられている。
【００３０】基板裏面電極を第１の実施の形態のように
単独の共通のもの９（図５（ａ）参照）とすると、基板
裏面電極９に接続する引き出し線のインダクタンス成分
Ｌが高周波領域の信号に対してωＬで与えられるリアク
タンス成分を生じ、半導体基板１の電位を変化せしめて
しまう。この電位変化がノイズとしてアナログ回路の動
作に影響を与えてしまう。特に、デジタル回路で生じる
ノイズはパルスエッジで起こるので、この影響は大き
い。これに対して、基板裏面電極を電極９ａと９ｂの二
つに分けると、デジタル回路側の基板裏面電極９ａの引
き出し線にインダクタンス成分があってもアナログ回路
領域１０２の半導体基板１の電位を変化さすことは少な
い。半導体基板１を高比抵抗のもので形成した場合には
アナログ回路領域１０２の半導体基板１の電位の変化は
ほとんどなくなる。本実施の形態では、この効果を更に
高めるために、基板裏面電極９ａ、９ｂに接地電位を与
える引き出し線の数をそれぞれ複数とし、実質的に引き
出し線のインダクタンス成分を小さくしている。これに
よってリアクタンス成分を小さくし、この面でも半導体
基板１の基板電位の変化を押さえている。この効果を図
５（ｂ）に示す。同図では図５（ａ）の一つの裏面電極
９の場合には周波数が１００ＭＨｚ以上でノイズの影響
を受けているのに対し、図４の実施の形態の例では１０
０ＭＨｚ以上でもノイズの影響を受けていないことが解
る。
単独の共通のもの９（図５（ａ）参照）とすると、基板
裏面電極９に接続する引き出し線のインダクタンス成分
Ｌが高周波領域の信号に対してωＬで与えられるリアク
タンス成分を生じ、半導体基板１の電位を変化せしめて
しまう。この電位変化がノイズとしてアナログ回路の動
作に影響を与えてしまう。特に、デジタル回路で生じる
ノイズはパルスエッジで起こるので、この影響は大き
い。これに対して、基板裏面電極を電極９ａと９ｂの二
つに分けると、デジタル回路側の基板裏面電極９ａの引
き出し線にインダクタンス成分があってもアナログ回路
領域１０２の半導体基板１の電位を変化さすことは少な
い。半導体基板１を高比抵抗のもので形成した場合には
アナログ回路領域１０２の半導体基板１の電位の変化は
ほとんどなくなる。本実施の形態では、この効果を更に
高めるために、基板裏面電極９ａ、９ｂに接地電位を与
える引き出し線の数をそれぞれ複数とし、実質的に引き
出し線のインダクタンス成分を小さくしている。これに
よってリアクタンス成分を小さくし、この面でも半導体
基板１の基板電位の変化を押さえている。この効果を図
５（ｂ）に示す。同図では図５（ａ）の一つの裏面電極
９の場合には周波数が１００ＭＨｚ以上でノイズの影響
を受けているのに対し、図４の実施の形態の例では１０
０ＭＨｚ以上でもノイズの影響を受けていないことが解
る。
【００３１】次に、本発明の第３の実施の形態について
図６を参照して説明する。
図６を参照して説明する。
【００３２】本実施の形態では分離領域１０３の構造に
改良を加えている。基板裏面電極９ａ、９ｂは第２の実
施の形態の構造であり、その他は第１の実施の形態の構
造であるので、同じ参照番号を使うことによって説明を
省略する。本実施の形態では分離領域１０３の基板１の
表面部１０４の不純物濃度を低くしている。これによっ
てこの部分の比抵抗を高め、ノイズ成分電荷の伝搬を抑
制し、かつデジタル回路部分１０１の基板電位のアナロ
グ回路部分への影響を小さくしている。表面部１０４の
不純物濃度は半導体基板１の導電型とは反対の導電型を
示す不純物を局部的にイオン注入することによって形成
できる。
改良を加えている。基板裏面電極９ａ、９ｂは第２の実
施の形態の構造であり、その他は第１の実施の形態の構
造であるので、同じ参照番号を使うことによって説明を
省略する。本実施の形態では分離領域１０３の基板１の
表面部１０４の不純物濃度を低くしている。これによっ
てこの部分の比抵抗を高め、ノイズ成分電荷の伝搬を抑
制し、かつデジタル回路部分１０１の基板電位のアナロ
グ回路部分への影響を小さくしている。表面部１０４の
不純物濃度は半導体基板１の導電型とは反対の導電型を
示す不純物を局部的にイオン注入することによって形成
できる。
【００３３】次に、この表面部１０４の比抵抗を高めた
半導体基板１上に半導体層を形成した構造の製造方法を
図７（ａ）、（ｂ）、（ｃ）、（ｄ）を参照して説明す
る。
半導体基板１上に半導体層を形成した構造の製造方法を
図７（ａ）、（ｂ）、（ｃ）、（ｄ）を参照して説明す
る。
【００３４】まず、図７（ａ）に示すように、シリコン
であるｐ型半導体基板１上の全面に薄い熱酸化の酸化膜
１５を形成する。この酸化膜１５上で後にｎ型埋め込み
層を形成する部分以外をホトレジストで選択的に覆う
（図７（ａ）ではこの工程はすでに終わっており、図示
していない）。このホトレジストをマスクとして砒素を
注入エネルギー５０〜７０ＫｅＶ、ドーズ量５×１０15
〜１０×１０15ｃｍ-2でイオン注入してｎ型埋め込み層
３ａ、３ｂを形成する（図７（ａ）ではこの工程はすで
に終わっている）。その後、ホトレジスト１８をｐ型埋
め込み層を形成すべき部分以外の酸化膜１５上に形成す
る。このホトレジスト１８をマスクとしてボロンを注入
エネルギー５０〜７０ＫｅＶ、ドーズ量５×１０15〜１
０×１０15ｃｍ-2でイオン注入してｐ型埋め込み層２
ａ、２ｂを形成する。
であるｐ型半導体基板１上の全面に薄い熱酸化の酸化膜
１５を形成する。この酸化膜１５上で後にｎ型埋め込み
層を形成する部分以外をホトレジストで選択的に覆う
（図７（ａ）ではこの工程はすでに終わっており、図示
していない）。このホトレジストをマスクとして砒素を
注入エネルギー５０〜７０ＫｅＶ、ドーズ量５×１０15
〜１０×１０15ｃｍ-2でイオン注入してｎ型埋め込み層
３ａ、３ｂを形成する（図７（ａ）ではこの工程はすで
に終わっている）。その後、ホトレジスト１８をｐ型埋
め込み層を形成すべき部分以外の酸化膜１５上に形成す
る。このホトレジスト１８をマスクとしてボロンを注入
エネルギー５０〜７０ＫｅＶ、ドーズ量５×１０15〜１
０×１０15ｃｍ-2でイオン注入してｐ型埋め込み層２
ａ、２ｂを形成する。
【００３５】次に、図７（ｂ）に示すように、ホトレジ
スト１８を一旦除去し、再度全面にホトレジスト１８を
形成した後に、デジタル回路領域１０１とアナログ回路
領域１０３とを形成すべき領域間の分離領域１０３上の
ホトレジスト１８及び酸化膜１５を除去する。このホト
レジスト１８及び酸化膜１５を除去した部分から、半導
体基板１の導電型とは反対の導電型を示す不純物（例え
ば、ｐ型の基板に対してはリン、ｎ型の基板に対しては
ボロン）を半導体基板の導電型が変わらない程度のドー
ズ量でイオン注入する。この薄いドーズ量のイオン注入
で基板不純物を補償して半導体基板の不純物濃度を部分
的に低くし、比抵抗を高めた表面部１０４を形成する。
スト１８を一旦除去し、再度全面にホトレジスト１８を
形成した後に、デジタル回路領域１０１とアナログ回路
領域１０３とを形成すべき領域間の分離領域１０３上の
ホトレジスト１８及び酸化膜１５を除去する。このホト
レジスト１８及び酸化膜１５を除去した部分から、半導
体基板１の導電型とは反対の導電型を示す不純物（例え
ば、ｐ型の基板に対してはリン、ｎ型の基板に対しては
ボロン）を半導体基板の導電型が変わらない程度のドー
ズ量でイオン注入する。この薄いドーズ量のイオン注入
で基板不純物を補償して半導体基板の不純物濃度を部分
的に低くし、比抵抗を高めた表面部１０４を形成する。
【００３６】具体的には、不純物濃度１〜５×１０15ｃ
ｍ-3のｐ型半導体基板に対してはリンを注入エネルギー
３００〜４００ｋｅＶ、ドーズ量１×１０11〜１０×１
０11ｃｍ-2、イオン注入の投影飛程距離約０．４〜０．
５μｍの深さにイオン注入する。続いてリンを注入エネ
ルギー１〜３ＭｅＶ、ドーズ量１×１０11〜１０×１０
11ｃｍ-2、イオン注入の投影飛程距離約３〜６μｍの深
さで更にイオン注入する。この時のイオン注入の注入角
度は従来の７度ではなく、０度で行う。この注入角度で
はシリコンの結晶に対してチャンネリング現象を生じ
る。このチャンネリング現象によって、図８（ａ）に示
すように、不純物イオンを深くかつ均一（濃度分布がな
だらか）注入できる。従って、不純物濃度の低い表面部
１０４を深くかつ比較的均一な不純物濃度で形成でき
る。半導体基板１、エピタキシャル層４及び表面部１０
４の不純物濃度の関係は、後に示す図７（ｃ）のＡ−Ａ
部の断面での不純物濃度を示した図８（ｂ）に示してあ
る。
ｍ-3のｐ型半導体基板に対してはリンを注入エネルギー
３００〜４００ｋｅＶ、ドーズ量１×１０11〜１０×１
０11ｃｍ-2、イオン注入の投影飛程距離約０．４〜０．
５μｍの深さにイオン注入する。続いてリンを注入エネ
ルギー１〜３ＭｅＶ、ドーズ量１×１０11〜１０×１０
11ｃｍ-2、イオン注入の投影飛程距離約３〜６μｍの深
さで更にイオン注入する。この時のイオン注入の注入角
度は従来の７度ではなく、０度で行う。この注入角度で
はシリコンの結晶に対してチャンネリング現象を生じ
る。このチャンネリング現象によって、図８（ａ）に示
すように、不純物イオンを深くかつ均一（濃度分布がな
だらか）注入できる。従って、不純物濃度の低い表面部
１０４を深くかつ比較的均一な不純物濃度で形成でき
る。半導体基板１、エピタキシャル層４及び表面部１０
４の不純物濃度の関係は、後に示す図７（ｃ）のＡ−Ａ
部の断面での不純物濃度を示した図８（ｂ）に示してあ
る。
【００３７】次に、例えば１０００〜１１００℃のラン
プアニール等の方法によって熱処理し、その後表面の酸
化膜１５を除去して図７（ｃ）に示すようにｎ型エピタ
キシャル層４を全面に形成する。この時、高濃度にイオ
ン注入した埋め込み層２ａ、２ｂ、３ａ、３ｄはエピタ
キシャル層４内に多少伸びる。
プアニール等の方法によって熱処理し、その後表面の酸
化膜１５を除去して図７（ｃ）に示すようにｎ型エピタ
キシャル層４を全面に形成する。この時、高濃度にイオ
ン注入した埋め込み層２ａ、２ｂ、３ａ、３ｄはエピタ
キシャル層４内に多少伸びる。
【００３８】更に、図７（ｄ）に示すように、ｐ型埋め
込み層２ａ、２ｂ上のエピタキシャル層４にｐ型不純物
をイオン注入してこれらの上にｐ型ウェル５ａ、５ｂを
形成する。ｎ型埋め込み層３ａ、３ｂ上のエピタキシャ
ル層４にもｎ型不純物をイオン注入して不純物濃度の調
整されたｎ型埋６ａ、６ｂを形成する。埋め込み層のな
い部分上のエピタキシャル層４には不純物のイオン注入
をせずにそのまま分離領域１０３として利用する。その
後、ＭＯＳトランジスタ等の素子を形成する部分やコン
タクト領域、ガードリング領域等を形成する部分上には
薄い酸化膜を形成し、これをマスクとしてその他の領域
上に３００〜６００ｎｍの厚さの厚い酸化膜１０を形成
する。その後は通常のＭＯＳトランジスタ等の形成工
程、配線形成工程、裏面電極形成工程などを施して半導
体集積回路装置を得る。
込み層２ａ、２ｂ上のエピタキシャル層４にｐ型不純物
をイオン注入してこれらの上にｐ型ウェル５ａ、５ｂを
形成する。ｎ型埋め込み層３ａ、３ｂ上のエピタキシャ
ル層４にもｎ型不純物をイオン注入して不純物濃度の調
整されたｎ型埋６ａ、６ｂを形成する。埋め込み層のな
い部分上のエピタキシャル層４には不純物のイオン注入
をせずにそのまま分離領域１０３として利用する。その
後、ＭＯＳトランジスタ等の素子を形成する部分やコン
タクト領域、ガードリング領域等を形成する部分上には
薄い酸化膜を形成し、これをマスクとしてその他の領域
上に３００〜６００ｎｍの厚さの厚い酸化膜１０を形成
する。その後は通常のＭＯＳトランジスタ等の形成工
程、配線形成工程、裏面電極形成工程などを施して半導
体集積回路装置を得る。
【００３９】以上に示した製造方法において、表面部１
０４の形成は分離領域１０３に限られるものではなく、
半導体基板１のエピタキシャル層４を形成する側の表面
の全面に同様の方法で深くかつ比較的均一に体不純物濃
度で形成しても良い。
０４の形成は分離領域１０３に限られるものではなく、
半導体基板１のエピタキシャル層４を形成する側の表面
の全面に同様の方法で深くかつ比較的均一に体不純物濃
度で形成しても良い。
【００４０】次に、図９（ａ）、（ｂ）を参照して、本
発明の第４の実施の形態を説明する。本実施の形態では
支持半導体基板上に絶縁膜を介してバルク半導体層を貼
り付けた所謂ＳＯＩ構造を本発明に適用している。参照
番号は他の実施の形態と出来得る限り同じものを用いて
いる。
発明の第４の実施の形態を説明する。本実施の形態では
支持半導体基板上に絶縁膜を介してバルク半導体層を貼
り付けた所謂ＳＯＩ構造を本発明に適用している。参照
番号は他の実施の形態と出来得る限り同じものを用いて
いる。
【００４１】まず、図９（ａ）を参照すると、ｐ型半導
体基板１ａの全表面に逆導電型であるｎ型の不純物（リ
ン等）を０度の注入角度で深くイオン注入して、深さ５
〜１０μｍのｐ型で低不純物濃度の表面層１０４ａを形
成する。この表面層１０４ａ上に酸化膜１２を全面に有
するｎ型バルク半導体層１ｂをＳＯＩ技術を用いて張り
合わせる。その後、ｐ型不純物をイオン注入してｐ型埋
め込み層２ａ、２ｂを形成し、ｎ型不純物をイオン注入
してｎ型埋め込み層３ａ、３ｂを形成する。更に、ｐ型
不純物をイオン注入してｐ型ウェル５ａ、５ｂを形成
し、ｎ型不純物をイオン注入してｎ型ウェル６ａ、６ｂ
および分離領域用ウェル４ａを形成する。その後、表面
に酸化膜を被覆し、不純物の拡散ないしはイオン注入で
ＭＯＳトランジスタやコンタクト領域、ガードリング領
域を作り、配線層を形成する。
体基板１ａの全表面に逆導電型であるｎ型の不純物（リ
ン等）を０度の注入角度で深くイオン注入して、深さ５
〜１０μｍのｐ型で低不純物濃度の表面層１０４ａを形
成する。この表面層１０４ａ上に酸化膜１２を全面に有
するｎ型バルク半導体層１ｂをＳＯＩ技術を用いて張り
合わせる。その後、ｐ型不純物をイオン注入してｐ型埋
め込み層２ａ、２ｂを形成し、ｎ型不純物をイオン注入
してｎ型埋め込み層３ａ、３ｂを形成する。更に、ｐ型
不純物をイオン注入してｐ型ウェル５ａ、５ｂを形成
し、ｎ型不純物をイオン注入してｎ型ウェル６ａ、６ｂ
および分離領域用ウェル４ａを形成する。その後、表面
に酸化膜を被覆し、不純物の拡散ないしはイオン注入で
ＭＯＳトランジスタやコンタクト領域、ガードリング領
域を作り、配線層を形成する。
【００４２】このようにして得られたＳＯＩ構造の半導
体集積回路は各回路領域下の埋め込み層の下に酸化膜１
２を有し、さらにその下に基板全面に渡って低不純物濃
度の光比抵抗領域である表面層１０４ａが存在するので
従来の半導体基板を介したノイズ性分離領域電荷の伝搬
をより効果的に押さえることが出来る。
体集積回路は各回路領域下の埋め込み層の下に酸化膜１
２を有し、さらにその下に基板全面に渡って低不純物濃
度の光比抵抗領域である表面層１０４ａが存在するので
従来の半導体基板を介したノイズ性分離領域電荷の伝搬
をより効果的に押さえることが出来る。
【００４３】この本発明の第４の実施の形態の応用とし
ては、図９（ｂ）に示すように、分離領域１０３のバル
ク半導体層１ｂおよび分離領域用ウェル４ａを半導体基
板１ａ上の酸化膜１２に達する絶縁物２１で囲うように
している。絶縁物２１は例えば酸化シリコンである。こ
の応用例によれば、絶縁物２１によってデジタル回路領
域１０１から分離領域１０３を介したノイズの伝搬がよ
り効果的に防止される。
ては、図９（ｂ）に示すように、分離領域１０３のバル
ク半導体層１ｂおよび分離領域用ウェル４ａを半導体基
板１ａ上の酸化膜１２に達する絶縁物２１で囲うように
している。絶縁物２１は例えば酸化シリコンである。こ
の応用例によれば、絶縁物２１によってデジタル回路領
域１０１から分離領域１０３を介したノイズの伝搬がよ
り効果的に防止される。
【００４４】次に、図１０、図１１、図１２を参照し
て、本発明の第５の実施の形態を説明する。本実施の形
態でも支持半導体基板上に絶縁膜を介してバルク半導体
層を貼り付けた所謂ＳＯＩ構造を本発明に適用してい
る。参照番号は他の実施の形態と出来得る限り同じもの
を用いている。
て、本発明の第５の実施の形態を説明する。本実施の形
態でも支持半導体基板上に絶縁膜を介してバルク半導体
層を貼り付けた所謂ＳＯＩ構造を本発明に適用してい
る。参照番号は他の実施の形態と出来得る限り同じもの
を用いている。
【００４５】本第５の実施の形態では図９（ａ）の第４
の実施の形態とほぼ同じであり、同じ部分の説明は省略
する。異なっている点は各ウェル領域５ａ、５ｂ、６
ａ、６ｂには底面ばかりでなく側面にもそれぞれ各ウェ
ル領域５ａ、５ｂ、６ａ、６ｂとは異なる導電型で高濃
度の領域１３ａ、１３ｂ、１４ａ、１４ｂが覆っている
点である。
の実施の形態とほぼ同じであり、同じ部分の説明は省略
する。異なっている点は各ウェル領域５ａ、５ｂ、６
ａ、６ｂには底面ばかりでなく側面にもそれぞれ各ウェ
ル領域５ａ、５ｂ、６ａ、６ｂとは異なる導電型で高濃
度の領域１３ａ、１３ｂ、１４ａ、１４ｂが覆っている
点である。
【００４６】ＳＯＩ構造を用いても動作周波数がＧＨｚ
帯になってくると信号のクロストーク抑制効果はかなり
低下してくる。これは酸化膜１２による容量成分を
“Ｃ”としたとき、１／（ωＣ）で表されるインピーダ
ンスが動作周波数の上昇と共に低下することに起因して
いる。このインピーダンスの低下を、各ウェルの周囲に
反対導電型の領域を設けて酸化膜１２による容量成分に
直列に連なる容量成分を負荷して、防いだものである。
この様子を図１１により示す。ノイズ成分電荷の流れる
通路となる領域１９ａと１９ｂとの間にはｐ型ウェル５
ａの抵抗成分Ｒ１とｐ型ウェル５ａと高濃度領域１３ａ
との間に接合容量Ｃ３と高濃度領域１３ａの抵抗成分Ｒ
４と酸化膜１２による第１の容量成分Ｃ１と高比抵抗表
面層１０４ａの抵抗成分Ｒ３と酸化膜１２による第２の
容量成分Ｃ２と高濃度領域１３ｂの抵抗成分Ｒ５とｐ型
ウェル５ｂと高濃度領域１３ｂとの間に接合容量Ｃ４と
ｐ型ウェル５ｂの抵抗成分Ｒ２とが直列に存在してい
る。このため、容量成分Ｃ１とＣ３で構成されるリアク
タンス成分は容量成分Ｃ１単独の場合よりも大きくなっ
ている。同様に、容量成分Ｃ２とＣ４で構成されるリア
クタンス成分も容量成分Ｃ２単独の場合よりも大きくな
っている。更に抵抗成分Ｒ４、Ｒ５が負荷されており、
この点でもリアクタンス成分が大きくなっている。この
結果、動作周波数が高くなっても信号のクロストーク抑
制効果は効果的に維持される。この様子を図１２にウェ
ル領域に逆導電型の高濃度領域のない本発明の第４の実
施の形態と比較して示してある。
帯になってくると信号のクロストーク抑制効果はかなり
低下してくる。これは酸化膜１２による容量成分を
“Ｃ”としたとき、１／（ωＣ）で表されるインピーダ
ンスが動作周波数の上昇と共に低下することに起因して
いる。このインピーダンスの低下を、各ウェルの周囲に
反対導電型の領域を設けて酸化膜１２による容量成分に
直列に連なる容量成分を負荷して、防いだものである。
この様子を図１１により示す。ノイズ成分電荷の流れる
通路となる領域１９ａと１９ｂとの間にはｐ型ウェル５
ａの抵抗成分Ｒ１とｐ型ウェル５ａと高濃度領域１３ａ
との間に接合容量Ｃ３と高濃度領域１３ａの抵抗成分Ｒ
４と酸化膜１２による第１の容量成分Ｃ１と高比抵抗表
面層１０４ａの抵抗成分Ｒ３と酸化膜１２による第２の
容量成分Ｃ２と高濃度領域１３ｂの抵抗成分Ｒ５とｐ型
ウェル５ｂと高濃度領域１３ｂとの間に接合容量Ｃ４と
ｐ型ウェル５ｂの抵抗成分Ｒ２とが直列に存在してい
る。このため、容量成分Ｃ１とＣ３で構成されるリアク
タンス成分は容量成分Ｃ１単独の場合よりも大きくなっ
ている。同様に、容量成分Ｃ２とＣ４で構成されるリア
クタンス成分も容量成分Ｃ２単独の場合よりも大きくな
っている。更に抵抗成分Ｒ４、Ｒ５が負荷されており、
この点でもリアクタンス成分が大きくなっている。この
結果、動作周波数が高くなっても信号のクロストーク抑
制効果は効果的に維持される。この様子を図１２にウェ
ル領域に逆導電型の高濃度領域のない本発明の第４の実
施の形態と比較して示してある。
【００４７】本発明の第５の実施の形態の応用として
は、各ウェルを２層構造とし外側を同一導電型で低濃度
とすることも出来る。この場合、逆導電型の高濃度領域
１３ａ、１３ｂ、１４ａ、１４ｂは省略できる。例え
ば、各ウェルの内部でＭＯＳトランジスタを形成する部
分はＭＯＳトランジスタの形成に必要とされる１×１０
16〜１×１０17ｃｍ-3とし、外側は１×１０15〜１×１
０16ｃｍ-3とされる。外側の低濃度部分によって図１１
の抵抗成分Ｒ１、Ｒ２が高くなり信号のクロストーク抑
制効果が高くなる。この外側の低濃度部分は各ウェルの
少なくとも底面にあればその効果は得られる。
は、各ウェルを２層構造とし外側を同一導電型で低濃度
とすることも出来る。この場合、逆導電型の高濃度領域
１３ａ、１３ｂ、１４ａ、１４ｂは省略できる。例え
ば、各ウェルの内部でＭＯＳトランジスタを形成する部
分はＭＯＳトランジスタの形成に必要とされる１×１０
16〜１×１０17ｃｍ-3とし、外側は１×１０15〜１×１
０16ｃｍ-3とされる。外側の低濃度部分によって図１１
の抵抗成分Ｒ１、Ｒ２が高くなり信号のクロストーク抑
制効果が高くなる。この外側の低濃度部分は各ウェルの
少なくとも底面にあればその効果は得られる。
【００４８】なお、ＳＯＩ構造の酸化膜１２による容量
成分Ｃ１、Ｃ２を低めるために酸化膜１２の膜厚を厚く
することも考えられるが、厚さ１μｍ以上の酸化膜１２
をバルク半導体基板１ｂに形成すると基板のひずみが偏
り、張り合わせ作業を高歩留まりで行うことが出来なく
なる。この基板の歪みの偏りを改善できれば酸化膜１２
の膜厚を厚くすること有効である。
成分Ｃ１、Ｃ２を低めるために酸化膜１２の膜厚を厚く
することも考えられるが、厚さ１μｍ以上の酸化膜１２
をバルク半導体基板１ｂに形成すると基板のひずみが偏
り、張り合わせ作業を高歩留まりで行うことが出来なく
なる。この基板の歪みの偏りを改善できれば酸化膜１２
の膜厚を厚くすること有効である。
【００４９】
【発明の効果】以上に説明したように、本発明によれ
ば、デジタル回路とアナログ回路とが同一の半導体基板
に混在した半導体集積回路において、各回路間での信号
のクロストーク、特にデジタル回路からアナログ回路へ
の信号のクロストークが有効に防止される。本発明の第
１〜第３の実施の形態では信号のクロストークを従来の
５〜２０ｄｂ抑制でき、第４ないし第５の実施の形態で
は更に５〜２０ｄｂ抑制できる。
ば、デジタル回路とアナログ回路とが同一の半導体基板
に混在した半導体集積回路において、各回路間での信号
のクロストーク、特にデジタル回路からアナログ回路へ
の信号のクロストークが有効に防止される。本発明の第
１〜第３の実施の形態では信号のクロストークを従来の
５〜２０ｄｂ抑制でき、第４ないし第５の実施の形態で
は更に５〜２０ｄｂ抑制できる。
【図１】（ａ）は本発明の第１の実施の形態の断面図で
ある。（ｂ）は本発明の第１の実施の形態の平面図であ
る。
ある。（ｂ）は本発明の第１の実施の形態の平面図であ
る。
【図２】本発明の第１の実施の形態の効果を説明するた
めの要部の断面図である。
めの要部の断面図である。
【図３】本発明の第１の実施の形態の効果を説明するた
めのノイズ抑制量と周波数との関係を示すグラフであ
る。
めのノイズ抑制量と周波数との関係を示すグラフであ
る。
【図４】本発明の第２の実施の形態を示す断面図であ
る。
る。
【図５】（ａ）は本発明の第２の実施の形態の効果を説
明するための断面図である。（ｂ）は本発明の第２の実
施の形態の効果を説明するためのノイズ抑制量と周波数
との関係を示すグラフである。
明するための断面図である。（ｂ）は本発明の第２の実
施の形態の効果を説明するためのノイズ抑制量と周波数
との関係を示すグラフである。
【図６】本発明の第３の実施の形態を示す断面図であ
る。
る。
【図７】（ａ）〜（ｄ）は本発明の第３の実施の形態の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】（ａ）は本発明の第３の実施の形態で用いたイ
オン注入法の効果を従来のイオン注入法と比較した不純
物濃度分布を示すグラフである。（ｂ）は本発明の第３
の実施の形態で用いたイオン注入法により得られる不純
物濃度分布のグラフである。
オン注入法の効果を従来のイオン注入法と比較した不純
物濃度分布を示すグラフである。（ｂ）は本発明の第３
の実施の形態で用いたイオン注入法により得られる不純
物濃度分布のグラフである。
【図９】（ａ）本発明の第４の実施の形態の主要製造工
程での断面図である。（ｂ）は本発明の第４の実施の形
態の応用例を示す断面図である。
程での断面図である。（ｂ）は本発明の第４の実施の形
態の応用例を示す断面図である。
【図１０】本発明の第５の実施の形態の主要製造工程で
の断面図である。
の断面図である。
【図１１】本発明の第５の実施の形態の効果を説明する
断面図である。
断面図である。
【図１２】本発明の第５の実施の形態の効果を第４の実
施の形態と比較して示したグラフである。
施の形態と比較して示したグラフである。
【図１３】従来の構造を示す断面図である。
【図１４】他の従来の構造を示す断面図である。
【図１５】更に他の従来の構造を示す要部断面図であ
る。
る。
１、１ａ、１ｂ 半導体基板 ２ａ、２ｂ ｐ型埋め込み層 ３ａ、３ｂ ｎ型埋め込み層 ４、４ａ ｎ型エピタキシャル層 ５ａ、５ｂ ｐ型ウェル ６ａ、６ｂ ｎ型ウェル ７ａ、７ｂ ｎ型ＭＯＳトランジスタ ８ａ、８ｂ ｐ型ＭＯＳトランジスタ ９、９ａ、９ｂ 基板裏面電極 １０ 素子分離酸化膜 １１ａ、１１ｂ ガードリング拡散層領域 １２、１５ 酸化膜 １３ａ、１３ｂ ｐ型領域 １４ａ、１４ｂ ｎ型領域 １６ａ、１６ｂ 配線 １７ 層間絶縁膜 １８ ホトレジスト １９ａ、１９ｂ 拡散領域 ２１ 絶縁物 １０１ デジタル回路 １０２ アナログ回路 １０３ 分離領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 27/08 331
Claims (20)
- 【請求項１】 デジタル回路とアナログ回路とを同一集
積回路基板に混在せしめた半導体集積回路において、前
記デジタル回路は第１導電型の第１のウエルと前記第１
導電型と逆の導電型の第２導電型の第２のウエルとを有
し、前記アナログ回路は第１導電型の第３のウエルと第
２導電型の第４のウエルとを有し、前記アナログ回路と
デジタル回路とは第２導電型の分離領域により離間され
ており、前記デジタル回路の第１のウエルは前記分離領
域と前記デジタル回路の第２のウエルとの間に設けら
れ、前記アナログ回路の第４のウエルは前記分離領域と
前記アナログ回路の第３のウエルとの間に設けられてい
ることを特徴とする半導体回路装置。 - 【請求項２】 前記集積回路基板は前記半導体基板上に
半導体層を有し、該半導体層に前記各ウェルが形成され
ている請求項１記載の半導体集積回路装置。 - 【請求項３】 前記各導電型の各ウェルには、それぞれ
の下層に各ウェルの導電型と同じ導電型で高濃度の埋め
込み層を有している請求項１または２記載の半導体集積
回路装置。 - 【請求項４】 前記デジタル回路の前記第１のウェルの
うち、前記分離領域に隣接する第１のウェル内には回路
素子と該回路素子と前記分離領域との間に形成されて固
定電位に接続される第１の固定電位領域とを有する請求
項２または３記載の半導体集積回路装置。 - 【請求項５】 前記第１の固定電位領域に電位を供給す
る配線が、他の配線と独立して前記分離領域上に延在し
ている請求項４記載の半導体集積回路装置。 - 【請求項６】 前記アナログ回路のウェルのうち前記分
離領域とは反対側で該分離領域に接しない前記第３のウ
ェル内には、回路素子と該回路素子と前記分離領域に接
する前記第４のウェルとの間に形成されて固定電位に接
続される第２の固定電位領域とを有する請求項２，３，
４または５記載の半導体集積回路装置。 - 【請求項７】 前記第２の固定電位領域は第１導電型の
高濃度領域であり、該第２の固定電位領域はその下部に
位置する前記高濃度の埋め込み層に接続するような深さ
で形成されている請求項６記載の半導体集積回路装置。 - 【請求項８】 前記半導体基板の前記半導体層とは反対
側の表面には基板電位を与える電極が設けられており、
該基板電位を与える電極は前記デジタル回路を形成した
ウェル領域に面して形成された第１の電極と前記アナロ
グ回路を形成したウェル領域に面して形成された第２の
電極とに別れて形成されている請求項２乃至７のいずれ
かに記載の半導体集積回路装置。 - 【請求項９】 前記分離領域に位置する前記半導体基板
の前記半導体層側表面部には高比抵抗領域が設けられて
いる請求項２乃至８のいずれかに記載の半導体集積回路
装置。 - 【請求項１０】 デジタル回路とアナログ回路とを同一
集積回路基板に混在せしめた半導体集積回路装置におい
て、前記集積回路基板には半導体基板を含んだ構造とな
っており、該集積回路基板の表面には複数のウェル領域
を有し、前記デジタル回路と前記アナログ回路とはそれ
ぞれ異なるウェル領域に形成されており、これらデジタ
ル回路を形成したウェル領域とアナログ回路を形成した
ウェル領域とにそれぞれ対応するには前記半導体基板の
裏面にはそれぞれ基板電位供給電極が設けられ、これら
基板電位供給電極は互いに接触することなく相互に独立
して形成され、かつ前記デジタル回路を形成したウェル
領域と前記アナログ回路を形成したウェル領域とは前記
半導体基板の厚さ以上の幅を有する分離領域によって分
離されていることを特徴とする半導体集積回路装置。 - 【請求項１１】 デジタル回路とアナログ回路とを同一
集積回路基板に混在せしめた半導体集積回路装置におい
て、前記集積回路基板には半導体基板上に絶縁物を介し
て半導体層を形成した構造となっており、該半導体層の
面に複数のウェル領域を有し、デジタル回路とアナログ
回路とはそれぞれ異なるウェル領域に形成され、これら
デジタル回路を形成したウェル領域とアナログ回路を形
成したウェル領域とは前記集積回路基板の分離領域によ
って離間されており、前記半導体基板の前記絶縁物層に
接する表面には、その部分の比抵抗を高めるようにした
低不純物濃度層が形成されていることを特徴とする半導
体集積回路装置。 - 【請求項１２】 前記分離領域には前記半導体層の表面
から前記絶縁物層に達する絶縁物を埋設した溝を有する
請求項１１記載の半導体集積回路装置。 - 【請求項１３】 前記デジタル回路を形成したウェル領
域とアナログ回路を形成したウェル領域にはそれぞれｎ
型とｐ型のウェルを有し、各ウェルの少なくとも前記絶
縁物層に接する底面にはそれぞれのウェルの導電型とは
異なる導電型の底面領域を有する請求項１１または１２
記載の半導体集積回路装置。 - 【請求項１４】 一導電型の半導体基板上に形成した半
導体層にデジタル回路とアナログ回路とを混在して形成
した半導体集積回路装置の製造方法において、前記半導
体基板の一表面で第１表面領域と第２表面領域とを区画
する帯状の領域を除いてマスク物質で覆う工程と、他の
導電型の不純物を前記帯状の領域に対して約０度の注入
角度でイオン注入する工程と、前記マスク物質を除去し
て半導体層を成長せしめる工程と、前記半導体基板の前
記第１表面領域上の前記半導体層にデジタル回路を構成
し、前記半導体基板の前記第２表面領域上の前記半導体
層にアナログ回路を構成する回路形成工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１５】 前記イオン注入する工程は前記他の導
電型の不純物を異なる複数の注入エネルギーでイオン注
入する請求項１４記載の半導体集積回路装置の製造方
法。 - 【請求項１６】 前記マスク物質で覆う工程に使用する
前記半導体基板には前記第１及び第２表面領域のそれぞ
れにｎ型とｐ型の高濃度領域を予め形成されているもの
であり、前記回路構成工程では、前記半導体基板の前記
第１及び第２表面領域のそれぞれの上の部分に相当する
前記半導体層には前記ｎ型とｐ型の高濃度領域の上にそ
れぞれの高濃度領域の導電型と等しい導電型のウェルを
形成し、その後各ウェルに回路素子を形成して回路配線
を行う請求項１４または１５記載の半導体集積回路装置
の製造方法。 - 【請求項１７】 一導電型の第１の半導体基板の表面に
他の導電型の不純物を該表面に対し約０度の注入角度で
イオン注入し、前記半導体層の表面に該基板の不純物濃
度よりも低濃度の領域を形成する工程と、前記イオン注
入の施された表面に絶縁物膜を介して第２の半導体基板
を貼り付ける工程と、該第２の半導体基板の前記絶縁物
とは対向する表面に第１表面領域と第２表面領域とこれ
ら第１、第２表面領域を分離する帯状の分離領域とを固
定し、該第１表面領域にデジタル回路を形成すると共に
該第２表面領域にアナログ回路を形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１８】 前記デジタル回路及びアナログ回路形
成工程は、前記第１および第２表面領域下の前記第２の
半導体基板にそれぞれｎ型とｐ型のウェルを形成し、各
ウェルに回路素子を形成して回路配線を行う請求項１７
記載の半導体集積回路装置の製造方法。 - 【請求項１９】 前記デジタル回路及びアナログ回路形
成工程では、前記ウェルの各々に、少くとも前記絶縁物
膜に接してそれぞれのウェルの導電型とは異なる導電型
の下部領域を形成する請求項１７記載の半導体集積回路
装置の製造方法。 - 【請求項２０】 前記分離領域下の前記第２の半導体基
板を横断して前記絶縁物膜に達する絶縁物質を埋設した
溝を形成する工程を更に含む請求項１７乃至１９のいず
れかに記載の半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167684A JP3077592B2 (ja) | 1996-06-27 | 1996-06-27 | デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法 |
| EP97110422A EP0817268A1 (en) | 1996-06-27 | 1997-06-25 | Semiconductor integrated circuit device with digital circuit and analog circuit on common substrate and fabrication process therefor |
| US08/884,191 US6057588A (en) | 1996-06-27 | 1997-06-27 | Semiconductor integrated circuit device with digital circuit and analog circuit on common substrate and fabrication process therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167684A JP3077592B2 (ja) | 1996-06-27 | 1996-06-27 | デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012717A JPH1012717A (ja) | 1998-01-16 |
| JP3077592B2 true JP3077592B2 (ja) | 2000-08-14 |
Family
ID=15854316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08167684A Expired - Fee Related JP3077592B2 (ja) | 1996-06-27 | 1996-06-27 | デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6057588A (ja) |
| EP (1) | EP0817268A1 (ja) |
| JP (1) | JP3077592B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769132B1 (fr) * | 1997-09-29 | 2003-07-11 | Sgs Thomson Microelectronics | Amelioration de l'isolement entre alimentations d'un circuit analogique-numerique |
| GB2340999A (en) | 1998-08-28 | 2000-03-01 | Ericsson Telefon Ab L M | Isolating MOS transistors from substrates |
| JP2001345428A (ja) | 2000-03-27 | 2001-12-14 | Toshiba Corp | 半導体装置とその製造方法 |
| KR20030007881A (ko) * | 2000-06-06 | 2003-01-23 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | 반도체 기판 상의 아날로그 회로의 차폐 |
| WO2001099186A2 (en) * | 2000-06-20 | 2001-12-27 | Infineon Technologies North America Corp. | Shielding of analog circuits on semiconductor substrates |
| US6395591B1 (en) * | 2000-12-07 | 2002-05-28 | Micrel, Incorporated | Selective substrate implant process for decoupling analog and digital grounds |
| JP2003101025A (ja) * | 2001-09-26 | 2003-04-04 | Toshiba Corp | 半導体装置 |
| JP2003124345A (ja) | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| EP1949425A4 (en) * | 2005-10-14 | 2010-08-18 | Silicon Space Technology Corp | RADIATION-HARDENED INSULATION STRUCTURES AND MANUFACTURING METHOD |
| JP4824385B2 (ja) * | 2005-10-25 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| KR100853193B1 (ko) | 2007-01-08 | 2008-08-21 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| JP5257015B2 (ja) * | 2008-11-19 | 2013-08-07 | ミツミ電機株式会社 | 半導体集積回路装置 |
| US9269730B2 (en) * | 2012-02-09 | 2016-02-23 | Semiconductor Components Industries, Llc | Imaging systems with backside isolation trenches |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| JP6385488B2 (ja) * | 2017-03-01 | 2018-09-05 | 住重アテックス株式会社 | 半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| JP2689114B2 (ja) * | 1987-05-30 | 1997-12-10 | 株式会社リコー | 半導体集積回路装置の製造方法 |
| US4847672A (en) * | 1988-02-29 | 1989-07-11 | Fairchild Semiconductor Corporation | Integrated circuit die with resistive substrate isolation of multiple circuits |
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| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH03148852A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | 半導体装置 |
| JPH03222455A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electron Corp | 半導体装置 |
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-
1996
- 1996-06-27 JP JP08167684A patent/JP3077592B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-25 EP EP97110422A patent/EP0817268A1/en not_active Withdrawn
- 1997-06-27 US US08/884,191 patent/US6057588A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012717A (ja) | 1998-01-16 |
| EP0817268A1 (en) | 1998-01-07 |
| US6057588A (en) | 2000-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |