JP3438359B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、ＰＮ接合により素子間
分離を行う半導体装置に関する。
分離を行う半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置における素子
分離においては、図４に示すように、左右のトランジス
タ間に、Ｐ型基板４の電位を固定するアイソレーション
Ｐ+ 拡散層１を設けている。しかしながら、例えば右側
のトランジスタ（以下、出力トランジスタという）２０
０のＮ型拡散層２に負入力が印加されると、左側のトラ
ンジスタ（以下、隣接トランジスタという）１００のＮ
型拡散層３とＰ型基板４および出力トランジスタ２００
のＮ型拡散層２によりＮＰＮの寄生トランジスタが形成
され、寄生電流が流れるため、トランジスタが誤動作し
てしまうという問題がある。
分離においては、図４に示すように、左右のトランジス
タ間に、Ｐ型基板４の電位を固定するアイソレーション
Ｐ+ 拡散層１を設けている。しかしながら、例えば右側
のトランジスタ（以下、出力トランジスタという）２０
０のＮ型拡散層２に負入力が印加されると、左側のトラ
ンジスタ（以下、隣接トランジスタという）１００のＮ
型拡散層３とＰ型基板４および出力トランジスタ２００
のＮ型拡散層２によりＮＰＮの寄生トランジスタが形成
され、寄生電流が流れるため、トランジスタが誤動作し
てしまうという問題がある。
【０００３】
【発明が解決しようとする課題】上記問題を解決するも
のとして、図５に示すように、アイソレーションＰ+ 拡
散層７の間にＮ型拡散層６を設けたものがある。このよ
うな構成とすることにより、出力トランジスタ２００の
Ｎ型拡散層２に負入力が印加されたとしても、Ｎ型拡散
層６、Ｐ型基板４およびＮ型拡散層２にてＮＰＮトラン
ジスタが構成され、Ｎ型拡散層６より電流が供給され
る。一方、隣接トランジスタ１００のＮ型拡散層３、Ｐ
型基板４および出力トランジスタ２００のＮ型拡散層２
にてもＮＰＮトランジスタが構成されるが、この場合、
Ｎ型拡散層２、３間のベース長が長いためそのｈFEは小
さく、これによる寄生電流の影響は小さい。
のとして、図５に示すように、アイソレーションＰ+ 拡
散層７の間にＮ型拡散層６を設けたものがある。このよ
うな構成とすることにより、出力トランジスタ２００の
Ｎ型拡散層２に負入力が印加されたとしても、Ｎ型拡散
層６、Ｐ型基板４およびＮ型拡散層２にてＮＰＮトラン
ジスタが構成され、Ｎ型拡散層６より電流が供給され
る。一方、隣接トランジスタ１００のＮ型拡散層３、Ｐ
型基板４および出力トランジスタ２００のＮ型拡散層２
にてもＮＰＮトランジスタが構成されるが、この場合、
Ｎ型拡散層２、３間のベース長が長いためそのｈFEは小
さく、これによる寄生電流の影響は小さい。
【０００４】しかしながら、このような構成にすると、
アイソレーション領域の間に別途Ｎ型拡散層６を設けな
ければならず、しかも高耐圧素子を得るためにはＰ型拡
散層７とＮ型拡散層６に不純物濃度により決定される所
定の距離をとらねばならず、素子の高密度化に不利であ
る。一方、図６に示すように、誘電体９で素子と素子を
完全に分離するようにしたものがある。このように誘電
体９で素子分離することにより、寄生電流の問題はなく
なる。
アイソレーション領域の間に別途Ｎ型拡散層６を設けな
ければならず、しかも高耐圧素子を得るためにはＰ型拡
散層７とＮ型拡散層６に不純物濃度により決定される所
定の距離をとらねばならず、素子の高密度化に不利であ
る。一方、図６に示すように、誘電体９で素子と素子を
完全に分離するようにしたものがある。このように誘電
体９で素子分離することにより、寄生電流の問題はなく
なる。
【０００５】しかしながら、図４、図５に示すＰＮ接合
分離においては、Ｐ型基板４上にＮ型のエピタキシャル
層を成長させて縦方向を分離しているのに対し、図６に
示す誘電体９で素子と素子を完全に分離してしまうもの
は、縦方向を基板８との貼り合わせにより構成してい
る。この貼り合わせは、全面に誘電体を形成した２枚の
ウエハを用意し、誘電体どおしを貼り合わせ、素子領域
となる面のウエハを研磨して素子領域を形成する。この
ため、誘電体で素子と素子を完全に分離してしまうもの
は、工程数が多く、また構造も複雑となる。
分離においては、Ｐ型基板４上にＮ型のエピタキシャル
層を成長させて縦方向を分離しているのに対し、図６に
示す誘電体９で素子と素子を完全に分離してしまうもの
は、縦方向を基板８との貼り合わせにより構成してい
る。この貼り合わせは、全面に誘電体を形成した２枚の
ウエハを用意し、誘電体どおしを貼り合わせ、素子領域
となる面のウエハを研磨して素子領域を形成する。この
ため、誘電体で素子と素子を完全に分離してしまうもの
は、工程数が多く、また構造も複雑となる。
【０００６】本発明は上記問題に鑑みてなされたもの
で、図５に示すＰＮ接合分離に対し、相隣接する素子間
の距離を小さくして素子の高密度化を図ることを目的と
する。
で、図５に示すＰＮ接合分離に対し、相隣接する素子間
の距離を小さくして素子の高密度化を図ることを目的と
する。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、第１導電型の半
導体基板（４）上に、第１、第２の素子（１００、２０
０）が形成された半導体層（１２）を有し、前記第１、
第２の素子（１００、２００）のそれぞれは前記半導体
基板（４）上に第２導電型の層（５）を有するものであ
って、さらに、前記第１、第２の素子（１００、２０
０）間に前記半導体基板（４）の電位を固定する第２導
電型の拡散層（１１）が形成されて、前記第１、第２の
素子（１００、２００）間をＰＮ接合により素子分離す
るようにした半導体装置において、前記拡散層（１１）
と前記第１、第２の素子（１００、２００）のそれぞれ
の間に、前記半導体層（１２）の表面から前記半導体基
板（４）に至る深さの第１、第２の誘電体（１０ａ、１
０ｂ）が形成されており、前記第１の誘電体（１０ａ）
の深さと前記第２の誘電体（１０ｂ）の深さが異なって
いることを特徴としている。
め、請求項１に記載の発明においては、第１導電型の半
導体基板（４）上に、第１、第２の素子（１００、２０
０）が形成された半導体層（１２）を有し、前記第１、
第２の素子（１００、２００）のそれぞれは前記半導体
基板（４）上に第２導電型の層（５）を有するものであ
って、さらに、前記第１、第２の素子（１００、２０
０）間に前記半導体基板（４）の電位を固定する第２導
電型の拡散層（１１）が形成されて、前記第１、第２の
素子（１００、２００）間をＰＮ接合により素子分離す
るようにした半導体装置において、前記拡散層（１１）
と前記第１、第２の素子（１００、２００）のそれぞれ
の間に、前記半導体層（１２）の表面から前記半導体基
板（４）に至る深さの第１、第２の誘電体（１０ａ、１
０ｂ）が形成されており、前記第１の誘電体（１０ａ）
の深さと前記第２の誘電体（１０ｂ）の深さが異なって
いることを特徴としている。
【０００８】請求項２に記載の発明においては、第１導
電型の半導体基板（４）上に形成された第２導電型の半
導体層（１２）と、前記半導体基板（４）と前記半導体
層（１２）との間に形成された第２導電型の埋め込み層
（５）と、前記半導体層（１２）の一領域に形成され、
前記埋め込み層（５）を構成要素とする第１のトランジ
スタ（１００）と、前記半導体層（１２）の前記第１の
トランジスタ（１００）に隣接した領域に形成され、前
記埋め込み層（５）を構成要素とする第２のトランジス
タ（２００）と、前記第１のトランジスタ（１００）の
周囲に形成され、前記半導体層（１２）の表面から前記
半導体基板（４）に至る深さの第１の誘電体（１０ａ）
と、前記第２のトランジスタ（２００）の周囲に形成さ
れ、前記半導体層（１２）の表面から前記半導体基板
（４）に至る深さの第２の誘電体（１０ｂ）と、前記第
１、第２の誘電体（１０ａ、１０ｂ）の間に形成され、
前記半導体基板（４）の電位を固定する第２導電型の拡
散層（１１）とを備え、前記第１の誘電体（１０ａ）の
深さと前記第２の誘電体（１０ｂ）の深さが異なってい
ることを特徴としている。
電型の半導体基板（４）上に形成された第２導電型の半
導体層（１２）と、前記半導体基板（４）と前記半導体
層（１２）との間に形成された第２導電型の埋め込み層
（５）と、前記半導体層（１２）の一領域に形成され、
前記埋め込み層（５）を構成要素とする第１のトランジ
スタ（１００）と、前記半導体層（１２）の前記第１の
トランジスタ（１００）に隣接した領域に形成され、前
記埋め込み層（５）を構成要素とする第２のトランジス
タ（２００）と、前記第１のトランジスタ（１００）の
周囲に形成され、前記半導体層（１２）の表面から前記
半導体基板（４）に至る深さの第１の誘電体（１０ａ）
と、前記第２のトランジスタ（２００）の周囲に形成さ
れ、前記半導体層（１２）の表面から前記半導体基板
（４）に至る深さの第２の誘電体（１０ｂ）と、前記第
１、第２の誘電体（１０ａ、１０ｂ）の間に形成され、
前記半導体基板（４）の電位を固定する第２導電型の拡
散層（１１）とを備え、前記第１の誘電体（１０ａ）の
深さと前記第２の誘電体（１０ｂ）の深さが異なってい
ることを特徴としている。
【０００９】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１０】
【発明の作用効果】請求項１、２に記載の発明によれ
ば、第１導電型の半導体基板上に、第１、第２の素子が
形成された半導体層を有し、第１、第２の素子のそれぞ
れが半導体基板上に第２導電型の層（埋め込み層）を有
する。さらに、第１、第２の素子間に半導体基板の電位
を固定する第２導電型の拡散層が形成される。従って、
第１、第２の素子間は、電位が固定された半導体基板に
よりＰＮ接合分離される。
ば、第１導電型の半導体基板上に、第１、第２の素子が
形成された半導体層を有し、第１、第２の素子のそれぞ
れが半導体基板上に第２導電型の層（埋め込み層）を有
する。さらに、第１、第２の素子間に半導体基板の電位
を固定する第２導電型の拡散層が形成される。従って、
第１、第２の素子間は、電位が固定された半導体基板に
よりＰＮ接合分離される。
【００１１】また、電位を固定するための拡散層と第
１、第２の素子のそれぞれの間には、半導体層の表面か
ら半導体基板に至る深さの第１、第２の誘電体が形成さ
れている。従って、上記第１、第２の素子は、縦方向に
は、ＰＮ接合により分離され、横方向には第１、第２の
誘電体により分離される。
１、第２の素子のそれぞれの間には、半導体層の表面か
ら半導体基板に至る深さの第１、第２の誘電体が形成さ
れている。従って、上記第１、第２の素子は、縦方向に
は、ＰＮ接合により分離され、横方向には第１、第２の
誘電体により分離される。
【００１２】ここで、第１、第２の素子のいずれか、例
えば第２の素子への所定の電圧（半導体基板がＧＮＤ電
位固定の場合、負電圧）が印加され、これにより第２導
電型の拡散層と第１導電型の半導体基板と第２の素子に
おける第２導電型の埋め込み層との間でトランジスタが
構成された場合、それらの間で電流が流れる。しかし、
その場合、第１の素子における第２導電型の埋め込み層
と第１導電型の半導体基板と第２の素子における第２導
電型の埋め込み層との間に形成される寄生トランジスタ
に対してはベース長が長くなるため、それによる寄生電
流は小さく、この寄生電流による影響を少なくすること
ができる。
えば第２の素子への所定の電圧（半導体基板がＧＮＤ電
位固定の場合、負電圧）が印加され、これにより第２導
電型の拡散層と第１導電型の半導体基板と第２の素子に
おける第２導電型の埋め込み層との間でトランジスタが
構成された場合、それらの間で電流が流れる。しかし、
その場合、第１の素子における第２導電型の埋め込み層
と第１導電型の半導体基板と第２の素子における第２導
電型の埋め込み層との間に形成される寄生トランジスタ
に対してはベース長が長くなるため、それによる寄生電
流は小さく、この寄生電流による影響を少なくすること
ができる。
【００１３】このような寄生電流に影響を少なくする場
合、図５に示す従来のものに比べ、第１、第２の誘電体
により第１、第２の素子の横方向分離が行われているた
め、第１、第２の素子間の距離を図５に示すものに比べ
て短くすることができ、従って素子の高密度化を図るこ
とができる。さらに、請求項１、２に記載の発明のよう
に、第１の誘電体の深さと第２の誘電体の深さを異なる
ようにすることにより、上記寄生トランジスタのベース
長を大きくすることができ、寄生電流による影響を一層
少なくすることができる。
合、図５に示す従来のものに比べ、第１、第２の誘電体
により第１、第２の素子の横方向分離が行われているた
め、第１、第２の素子間の距離を図５に示すものに比べ
て短くすることができ、従って素子の高密度化を図るこ
とができる。さらに、請求項１、２に記載の発明のよう
に、第１の誘電体の深さと第２の誘電体の深さを異なる
ようにすることにより、上記寄生トランジスタのベース
長を大きくすることができ、寄生電流による影響を一層
少なくすることができる。
【００１４】
【実施例】以下、本発明を図に示す実施例について説明
する。図１に本発明の第１実施例を示す半導体装置の一
領域の断面構成を示す。この図に示すように、出力トラ
ンジスタ２００と隣接トランジスタ１００の周囲に、誘
電体１０ａ、１０ｂがそれぞれ形成され、誘電体１０
ａ、１０ｂ間にはＰ型基板４の電位を０Ｖ（ＧＮＤ電
位）に固定するＮ型拡散層１１が形成されている。
する。図１に本発明の第１実施例を示す半導体装置の一
領域の断面構成を示す。この図に示すように、出力トラ
ンジスタ２００と隣接トランジスタ１００の周囲に、誘
電体１０ａ、１０ｂがそれぞれ形成され、誘電体１０
ａ、１０ｂ間にはＰ型基板４の電位を０Ｖ（ＧＮＤ電
位）に固定するＮ型拡散層１１が形成されている。
【００１５】従って、出力トランジスタ２００と隣接ト
ランジスタ１００間の横方向は誘電体１０ａ、１０ｂに
より分離され、縦方向は図５に示すものと同様ＰＮ接合
により分離される。ここで、出力トランジスタ２００の
Ｎ型拡散層２に負電位が印加された場合、Ｎ型拡散層１
１、Ｐ型基板４およびＮ型拡散層２にてＮＰＮトランジ
スタが構成され、Ｎ型拡散層６より電流が供給される。
この場合、Ｎ型拡散層１１と２の間のベース長は短いた
め、その間のｈFEは大きく、Ｎ型拡散層１１からＰ型基
板４を介しＮ型拡散層２に電流が供給される。
ランジスタ１００間の横方向は誘電体１０ａ、１０ｂに
より分離され、縦方向は図５に示すものと同様ＰＮ接合
により分離される。ここで、出力トランジスタ２００の
Ｎ型拡散層２に負電位が印加された場合、Ｎ型拡散層１
１、Ｐ型基板４およびＮ型拡散層２にてＮＰＮトランジ
スタが構成され、Ｎ型拡散層６より電流が供給される。
この場合、Ｎ型拡散層１１と２の間のベース長は短いた
め、その間のｈFEは大きく、Ｎ型拡散層１１からＰ型基
板４を介しＮ型拡散層２に電流が供給される。
【００１６】一方、隣接トランジスタ１００のＮ型拡散
層３、Ｐ型基板４および出力トランジスタ２００のＮ型
拡散層２にてもＮＰＮトランジスタが構成されるが、こ
の場合、Ｎ型拡散層２、３間のベース長が長いためその
ｈFEは小さく、これによる寄生電流は非常に小さく、そ
の影響は少ない。従って、出力トランジスタ２００に負
電位が印加された場合の、隣接トランジスタ１００に対
する寄生電流の問題を解決することができる。
層３、Ｐ型基板４および出力トランジスタ２００のＮ型
拡散層２にてもＮＰＮトランジスタが構成されるが、こ
の場合、Ｎ型拡散層２、３間のベース長が長いためその
ｈFEは小さく、これによる寄生電流は非常に小さく、そ
の影響は少ない。従って、出力トランジスタ２００に負
電位が印加された場合の、隣接トランジスタ１００に対
する寄生電流の問題を解決することができる。
【００１７】また、アイソレーションに誘電体１０ａ、
１０ｂを用いているから、図５に示すもののように、Ｐ
型拡散層７を設けてＰＮ接合での不純物濃度により決定
される所定の距離をとる必要がなくなる。従って、図５
に示すものと比べて素子間距離で例えば４０μｍ縮小さ
れた素子分離領域とすることができ、素子の高密度化を
図ることができる。
１０ｂを用いているから、図５に示すもののように、Ｐ
型拡散層７を設けてＰＮ接合での不純物濃度により決定
される所定の距離をとる必要がなくなる。従って、図５
に示すものと比べて素子間距離で例えば４０μｍ縮小さ
れた素子分離領域とすることができ、素子の高密度化を
図ることができる。
【００１８】次に、図１に示す構成のものの製造方法に
ついて図２を用いて説明する。まず、図２（ａ）に示す
Ｐ型基板４を用意し、その全面に図２（ｂ）に示すよう
にＮ+ 埋め込み層５を形成する。さらに、図２（ｃ）に
示すように、Ｎ+ 埋め込み層５上にＮ型のエピタキシャ
ル層１２を形成する。次に、図２（ｄ）に示すように、
素子と素子の間を分離する部分に誘電体１０ａ、１０ｂ
を形成する。この場合、エッチングにより素子分離溝
（トレンチ溝）を形成し、その中を酸化してＳｉＯ2 膜
１３を形成し、さらに溝内に多結晶Ｓｉ１２をＣＶＤ法
により堆積して構成する。
ついて図２を用いて説明する。まず、図２（ａ）に示す
Ｐ型基板４を用意し、その全面に図２（ｂ）に示すよう
にＮ+ 埋め込み層５を形成する。さらに、図２（ｃ）に
示すように、Ｎ+ 埋め込み層５上にＮ型のエピタキシャ
ル層１２を形成する。次に、図２（ｄ）に示すように、
素子と素子の間を分離する部分に誘電体１０ａ、１０ｂ
を形成する。この場合、エッチングにより素子分離溝
（トレンチ溝）を形成し、その中を酸化してＳｉＯ2 膜
１３を形成し、さらに溝内に多結晶Ｓｉ１２をＣＶＤ法
により堆積して構成する。
【００１９】次に、図２（ｅ）に示すように、Ｎ+ 拡散
層１５（Ｎ型拡散層２、３となる領域）を形成し、図２
（ｆ）に示すように、Ｐ+ 拡散層１６を形成し、最後に
Ｎ+拡散層１７を形成する。なお、１５、１６、１７に
てバイポーラトランジスタのコレクタ、ベース、エミッ
タを構成している。次に、本発明の第２実施例について
説明する。
層１５（Ｎ型拡散層２、３となる領域）を形成し、図２
（ｆ）に示すように、Ｐ+ 拡散層１６を形成し、最後に
Ｎ+拡散層１７を形成する。なお、１５、１６、１７に
てバイポーラトランジスタのコレクタ、ベース、エミッ
タを構成している。次に、本発明の第２実施例について
説明する。
【００２０】この第２実施例は、図３に示すように、隣
接トランジスタ１００に近い方の誘電体１０ａを、出力
トランジスタ２００に近い方の誘電体１０ｂより、基板
内部に深く形成するようにしたものである。このような
構成にすることにより、隣接トランジスタ１００のＮ型
拡散層３、Ｐ型基板４および出力トランジスタ２００の
Ｎ型拡散層２にて構成されるＮＰＮトランジスタの実効
ベース長を図１に示すものより長くすることができ、ｈ
FEをさらに小さくして、寄生電流の影響を一層少なくす
ることができる。
接トランジスタ１００に近い方の誘電体１０ａを、出力
トランジスタ２００に近い方の誘電体１０ｂより、基板
内部に深く形成するようにしたものである。このような
構成にすることにより、隣接トランジスタ１００のＮ型
拡散層３、Ｐ型基板４および出力トランジスタ２００の
Ｎ型拡散層２にて構成されるＮＰＮトランジスタの実効
ベース長を図１に示すものより長くすることができ、ｈ
FEをさらに小さくして、寄生電流の影響を一層少なくす
ることができる。
【００２１】なお、上記した実施例において、ＰとＮの
導電型を逆にした半導体装置においても本発明を適用す
ることができる。
導電型を逆にした半導体装置においても本発明を適用す
ることができる。
【図１】本発明の第１実施例を示す半導体装置の断面図
である。
である。
【図２】図１に示す半導体装置の製造方法を示す工程図
である。
である。
【図３】本発明の第２実施例を示す半導体装置の断面図
である。
である。
【図４】従来のＰＮ接合分離を用いた半導体装置の断面
図である。
図である。
【図５】図５に示すものを改良した従来の半導体装置の
断面図である。
断面図である。
【図６】誘電体で素子分離を行うようにした従来の半導
体装置を示す断面図である。
体装置を示す断面図である。
２…出力トランジスタのＮ型拡散層、３…隣接トランジ
スタのＮ型拡散層、４…Ｐ型基板、５…Ｎ+ 埋め込み
層、１０ａ、１０ｂ…誘電体、１１…Ｎ型拡散層、１０
０…隣接トランジスタ、２００…出力トランジスタ。
スタのＮ型拡散層、４…Ｐ型基板、５…Ｎ+ 埋め込み
層、１０ａ、１０ｂ…誘電体、１１…Ｎ型拡散層、１０
０…隣接トランジスタ、２００…出力トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/70 - 21/74
H01L 21/76 - 21/765
H01L 21/77
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に、第１、第
２の素子が形成された半導体層を有し、前記第１、第２
の素子のそれぞれは前記半導体基板上に第２導電型の層
を有するものであって、さらに、前記第１、第２の素子
間に前記半導体基板の電位を固定する第２導電型の拡散
層が形成されて、前記第１、第２の素子間をＰＮ接合に
より素子分離するようにした半導体装置において、 前記拡散層と前記第１、第２の素子のそれぞれの間に、
前記半導体層の表面から前記半導体基板に至る深さの第
１、第２の誘電体が形成されており、 前記第１の誘電体の深さと前記第２の誘電体の深さが異
なって いることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板上に形成された
第２導電型の半導体層と、 前記半導体基板と前記半導体層との間に形成された第２
導電型の埋め込み層と、 前記半導体層の一領域に形成され、前記埋め込み層を構
成要素とする第１のトランジスタと、 前記半導体層の前記第１のトランジスタに隣接した領域
に形成され、前記埋め込み層を構成要素とする第２のト
ランジスタと、 前記第１のトランジスタの周囲に形成され、前記半導体
層の表面から前記半導体基板に至る深さの第１の誘電体
と、 前記第２のトランジスタの周囲に形成され、前記半導体
層の表面から前記半導体基板に至る深さの第２の誘電体
と、 前記第１、第２の誘電体の間に形成され、前記半導体基
板の電位を固定する第２導電型の拡散層とを備え、 前記第１の誘電体の深さと前記第２の誘電体の深さが異
なっている ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30488594A JP3438359B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30488594A JP3438359B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162521A JPH08162521A (ja) | 1996-06-21 |
| JP3438359B2 true JP3438359B2 (ja) | 2003-08-18 |
Family
ID=17938456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP30488594A Expired - Fee Related JP3438359B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438359B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2998662B2 (ja) * | 1996-11-15 | 2000-01-11 | 日本電気株式会社 | 半導体装置 |
| JP5205660B2 (ja) * | 2008-01-28 | 2013-06-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1994
- 1994-12-08 JP JP30488594A patent/JP3438359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162521A (ja) | 1996-06-21 |
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