JPH0558256B2 - - Google Patents
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- Publication number
- JPH0558256B2 JPH0558256B2 JP1738984A JP1738984A JPH0558256B2 JP H0558256 B2 JPH0558256 B2 JP H0558256B2 JP 1738984 A JP1738984 A JP 1738984A JP 1738984 A JP1738984 A JP 1738984A JP H0558256 B2 JPH0558256 B2 JP H0558256B2
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- JP
- Japan
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- region
- gate electrode
- epitaxial layer
- island region
- island
- Prior art date
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- Expired - Lifetime
Links
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005215 recombination Methods 0.000 claims description 6
- 230000006798 recombination Effects 0.000 claims description 6
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- 238000002955 isolation Methods 0.000 description 6
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- 238000007740 vapor deposition Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
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- 229920001721 polyimide Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、ラテラル型トランジスタに関するも
のである。
のである。
(ロ) 従来技術
ラテラル型トランジスタは、周知の如く半導体
集積回路にPNPトランジスタを得る手段として
良く組込まれる。その構造は第４図に示すよう
に、１はＰ型半導体基板、２は基板１に設けたＮ
型のエピタキシヤル層で、このエピタキシヤル層
２をP+型の分離領域３で島領域４を形成し、こ
の島領域４がベース領域となる。５はN+型の埋
込み層、６はＰ型のエミツタ領域、７はＰ型のコ
レクタ領域である。しかるに、ラテラル型トラン
ジスタではベース領域となるエピタキシヤル層２
の不純物濃度が低いために表面電荷の影響を受け
易く、ベース領域として動作する部分のエピタキ
シヤル層表面に反転層ができ寄生チヤンネルが生
じて動作が不安定になり易い。そのため、寄生チ
ヤンネルが生じないようにするために、エピタキ
シヤル領域表面上に酸化膜を介して電極を形成
し、電極を通じて領域表面に電位を付与する方法
が、特開昭50−1677号公報に開示されている。
集積回路にPNPトランジスタを得る手段として
良く組込まれる。その構造は第４図に示すよう
に、１はＰ型半導体基板、２は基板１に設けたＮ
型のエピタキシヤル層で、このエピタキシヤル層
２をP+型の分離領域３で島領域４を形成し、こ
の島領域４がベース領域となる。５はN+型の埋
込み層、６はＰ型のエミツタ領域、７はＰ型のコ
レクタ領域である。しかるに、ラテラル型トラン
ジスタではベース領域となるエピタキシヤル層２
の不純物濃度が低いために表面電荷の影響を受け
易く、ベース領域として動作する部分のエピタキ
シヤル層表面に反転層ができ寄生チヤンネルが生
じて動作が不安定になり易い。そのため、寄生チ
ヤンネルが生じないようにするために、エピタキ
シヤル領域表面上に酸化膜を介して電極を形成
し、電極を通じて領域表面に電位を付与する方法
が、特開昭50−1677号公報に開示されている。
また、このような従来の構造においては、各素
子を形成する島領域を分離するために、PN接合
を利用している関係上、エミツタ領域７と島領域
４と分離領域３とで寄生のPNPトランジスタが
形成される。その寄生のPNPトランジスタのコ
レクタ・ベース接合が島領域４と分離領域３との
接合端となり、その接合部分の特に表面近くは不
純物濃度が低く、空乏層が広がり易い。そのた
め、そこで発生する表面再結合電流がラテラル型
トランジスタのベース領域へ流れ込むことによ
り、ラテラル型トランジスタのベース電流が不安
定になり、ノイズの発生の原因となつていた。
子を形成する島領域を分離するために、PN接合
を利用している関係上、エミツタ領域７と島領域
４と分離領域３とで寄生のPNPトランジスタが
形成される。その寄生のPNPトランジスタのコ
レクタ・ベース接合が島領域４と分離領域３との
接合端となり、その接合部分の特に表面近くは不
純物濃度が低く、空乏層が広がり易い。そのた
め、そこで発生する表面再結合電流がラテラル型
トランジスタのベース領域へ流れ込むことによ
り、ラテラル型トランジスタのベース電流が不安
定になり、ノイズの発生の原因となつていた。
(ハ) 発明の目的
本発明は、上述した寄生素子による表面再結合
電流を抑制し、ノイズを解消することを目的とす
る。
電流を抑制し、ノイズを解消することを目的とす
る。
(ニ) 発明の構成
本発明は、一導電型の半導体基板と、この基板
上に設けた逆導電型のエピタキシヤル層と、この
エピタキシヤル層を分離領域で分離して形成し且
つベース領域として働く島領域と、この島領域間
に離間して設けた一導電型のコレクタ領域および
エミツタ領域と、前記エピタキシヤル層表面を被
覆する酸化膜とを具備したラテラル型トランジス
タに於いて、前記島領域の接合端上の酸化膜上に
ゲート電極を設け、このゲート電極に島領域の電
位より高電位を付加して、表面再結合電流を抑制
することを特徴とするラテラル型トランジスタで
ある。
上に設けた逆導電型のエピタキシヤル層と、この
エピタキシヤル層を分離領域で分離して形成し且
つベース領域として働く島領域と、この島領域間
に離間して設けた一導電型のコレクタ領域および
エミツタ領域と、前記エピタキシヤル層表面を被
覆する酸化膜とを具備したラテラル型トランジス
タに於いて、前記島領域の接合端上の酸化膜上に
ゲート電極を設け、このゲート電極に島領域の電
位より高電位を付加して、表面再結合電流を抑制
することを特徴とするラテラル型トランジスタで
ある。
(ホ) 実施例
以下、本発明の実施例を第１図ないし第３図を
参照して説明する。第１図は本発明によるラテラ
ル型トランジスタの上面図、第２図は第１図の
−線断面図である。尚、従来例と同一部分には
同一符号を付す。これらの図において、１はＰ型
半導体基板、２は基板上に設けたエピタキシヤル
層であり、両者で半導体基板を構成している。３
はP+型の分離領域で、エピタキシヤル層２を分
離して島領域４を形成し、この島領域４がベース
領域として働く。５はN+型埋込層、６はＰ型の
エミツタ領域、７はＰ型のコレクタ領域で、前記
島領域４内に離間して形成される。８はエピタキ
シヤル層２表面を被覆する酸化膜、９はN+型の
ベースコレクタ領域、１０はベース電極、１１は
コレクタ電極、１２はエミツタ電極で、夫々Al
蒸着などで形成される。
参照して説明する。第１図は本発明によるラテラ
ル型トランジスタの上面図、第２図は第１図の
−線断面図である。尚、従来例と同一部分には
同一符号を付す。これらの図において、１はＰ型
半導体基板、２は基板上に設けたエピタキシヤル
層であり、両者で半導体基板を構成している。３
はP+型の分離領域で、エピタキシヤル層２を分
離して島領域４を形成し、この島領域４がベース
領域として働く。５はN+型埋込層、６はＰ型の
エミツタ領域、７はＰ型のコレクタ領域で、前記
島領域４内に離間して形成される。８はエピタキ
シヤル層２表面を被覆する酸化膜、９はN+型の
ベースコレクタ領域、１０はベース電極、１１は
コレクタ電極、１２はエミツタ電極で、夫々Al
蒸着などで形成される。
１３は本発明の特徴とするゲート電極であり、
島領域４の接合端上の酸化膜８上に設けられる。
このゲート電極１３に島領域４の電位より高電位
を印加することにより、表面再結合電流を抑制す
るものである。従つて、ゲート電極１３は、例え
ば、半導体集積回路の最高電位である電源ライン
に接続し、常にベース電位よりも高い電位でバイ
アスすることにより、島領域４と分離領域３との
接合面に広がる空乏層を抑制し、空乏層中に含ま
れる結晶欠陥を少なくして表面再結合電流を抑制
する。
島領域４の接合端上の酸化膜８上に設けられる。
このゲート電極１３に島領域４の電位より高電位
を印加することにより、表面再結合電流を抑制す
るものである。従つて、ゲート電極１３は、例え
ば、半導体集積回路の最高電位である電源ライン
に接続し、常にベース電位よりも高い電位でバイ
アスすることにより、島領域４と分離領域３との
接合面に広がる空乏層を抑制し、空乏層中に含ま
れる結晶欠陥を少なくして表面再結合電流を抑制
する。
また、第１図および第２図で示した実施例では
ベース電極１０、コレクタ電極１１およびエミツ
タ電極１２の取り出しをゲート電極１３の一部を
除去して取り出しているが、第３図に示すように
２層配線すれば、ゲート電極１３の一部を除去す
る必要はない。すなわち、第３図の実施例では、
島領域４の接合端上の酸化膜８上にAl蒸着など
でゲート電極１３を配設し、その上をポリイミド
などの高分子絶縁層１４で被覆して、その後、ベ
ース電極１０、コレクタ電極１１およびエミツタ
電極１２を配線したものである。このように二層
配線で構成すると、島領域４の接合端全域の酸化
膜８上にゲート電極１３を配設することができる
ため、接合端全域にわたつて接合面に広がる空乏
層を抑制することができる。
ベース電極１０、コレクタ電極１１およびエミツ
タ電極１２の取り出しをゲート電極１３の一部を
除去して取り出しているが、第３図に示すように
２層配線すれば、ゲート電極１３の一部を除去す
る必要はない。すなわち、第３図の実施例では、
島領域４の接合端上の酸化膜８上にAl蒸着など
でゲート電極１３を配設し、その上をポリイミド
などの高分子絶縁層１４で被覆して、その後、ベ
ース電極１０、コレクタ電極１１およびエミツタ
電極１２を配線したものである。このように二層
配線で構成すると、島領域４の接合端全域の酸化
膜８上にゲート電極１３を配設することができる
ため、接合端全域にわたつて接合面に広がる空乏
層を抑制することができる。
(ヘ) 発明の効果
以上説明したように、本発明は島領域の接合端
上の酸化膜上にゲート電極を設け、このゲート電
極に島領域の電位により高電位を付加することに
より、表面再結合電流を抑制できるので、ベース
電流が安定し、ノイズの発生を防止することがで
きる。
上の酸化膜上にゲート電極を設け、このゲート電
極に島領域の電位により高電位を付加することに
より、表面再結合電流を抑制できるので、ベース
電流が安定し、ノイズの発生を防止することがで
きる。
第１図ないし第３図は本発明を示すもので、第
１図は本発明によるラテラル型トランジスタの上
面図、第２図は第１図の−線断面図、第３図
は、本発明の異なる実施例を示す断面図である。
第４図は従来のラテラル型トランジスタを示す断
面図である。 １……半導体基板、２……エピタキシヤル層、
３……分離領域、４……島領域、６……エミツタ
領域、７……コレクタ領域、８……酸化膜、１３
……ゲート電極。
１図は本発明によるラテラル型トランジスタの上
面図、第２図は第１図の−線断面図、第３図
は、本発明の異なる実施例を示す断面図である。
第４図は従来のラテラル型トランジスタを示す断
面図である。 １……半導体基板、２……エピタキシヤル層、
３……分離領域、４……島領域、６……エミツタ
領域、７……コレクタ領域、８……酸化膜、１３
……ゲート電極。
Claims (1)
- １ 一導電型の半導体基板と、この基板上に設け
た逆導電型のエピタキシヤル層と、このエピタキ
シヤル層を分離領域で分離して形成し且つベース
領域として働く島領域と、この島領域内に離間し
て設けた一導電型のコレクタ領域およびエミツタ
領域と、前記エピタキシヤル層表面を被覆する酸
化膜とを具備したラテラル型トランジスタに於い
て、前記島領域の接合端上の酸化膜上にゲート電
極を設け、このゲート電極に島領域の電位により
高電位を付加して、表面再結合電流を抑制するこ
とを特徴とするラテラル型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1738984A JPS60161667A (ja) | 1984-02-01 | 1984-02-01 | ラテラル型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1738984A JPS60161667A (ja) | 1984-02-01 | 1984-02-01 | ラテラル型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161667A JPS60161667A (ja) | 1985-08-23 |
| JPH0558256B2 true JPH0558256B2 (ja) | 1993-08-26 |
Family
ID=11942638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1738984A Granted JPS60161667A (ja) | 1984-02-01 | 1984-02-01 | ラテラル型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161667A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250664A (ja) * | 1986-04-23 | 1987-10-31 | Fuji Electric Co Ltd | 半導体集積回路 |
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
-
1984
- 1984-02-01 JP JP1738984A patent/JPS60161667A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161667A (ja) | 1985-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |