JPS634715B2 - - Google Patents
Info
- Publication number
- JPS634715B2 JPS634715B2 JP8523481A JP8523481A JPS634715B2 JP S634715 B2 JPS634715 B2 JP S634715B2 JP 8523481 A JP8523481 A JP 8523481A JP 8523481 A JP8523481 A JP 8523481A JP S634715 B2 JPS634715 B2 JP S634715B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- npn transistor
- semiconductor substrate
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 28
- 239000002184 metal Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は誘電体によつて分離する集積回路構
造において、その素子構造の一部を用いて半導体
基板に所定の電位を供給することができる半導体
装置に関するものである。
造において、その素子構造の一部を用いて半導体
基板に所定の電位を供給することができる半導体
装置に関するものである。
第１図は従来の半導体装置を示す断面図であ
る。同図において、１はｐ形半導体基板、２は第
1npnトランジスタ３のn+形コレクタ埋込み領域、
４はこの第1npnトランジスタ３のコレクタ領域
となるn-形エピタキシヤル層、５はこの第1npn
トランジスタ３のｐ形ベース領域、６はこの第
1npnトランジスタ３のn+形エミツタ領域、７は
この第1npnトランジスタ３のn+形コレクタ電極
拡散領域、９は第2npnトランジスタ８のn+形コ
レクタ埋込み領域、１０は第2npnトランジスタ
８のコレクタ領域となるn-形エピタキシヤル層、
１１はこの第2npnトランジスタ８のｐ形ベース
領域、１２はこの第2npnトランジスタ８のn+形
エミツタ領域、１３はこの第2npnトランジスタ
８のn+形コレクタ電極拡散領域、１４はn-形エ
ピタキシヤル層、１５，１６，１７および１８は
第1npnトランジスタ３および第2npnトランジス
タ８の周囲をかこんで同一領域としてつながり、
n-形エピタキシヤル層１４を貫くように形成し
た酸化シリコンなどによる誘電体領域、１９は
n-形エピタキシヤル層１４を貫くように主表面
２０から拡散によつて形成したｐ形領域、２１は
このｐ形領域１９の上に形成した金属電極であ
る。
る。同図において、１はｐ形半導体基板、２は第
1npnトランジスタ３のn+形コレクタ埋込み領域、
４はこの第1npnトランジスタ３のコレクタ領域
となるn-形エピタキシヤル層、５はこの第1npn
トランジスタ３のｐ形ベース領域、６はこの第
1npnトランジスタ３のn+形エミツタ領域、７は
この第1npnトランジスタ３のn+形コレクタ電極
拡散領域、９は第2npnトランジスタ８のn+形コ
レクタ埋込み領域、１０は第2npnトランジスタ
８のコレクタ領域となるn-形エピタキシヤル層、
１１はこの第2npnトランジスタ８のｐ形ベース
領域、１２はこの第2npnトランジスタ８のn+形
エミツタ領域、１３はこの第2npnトランジスタ
８のn+形コレクタ電極拡散領域、１４はn-形エ
ピタキシヤル層、１５，１６，１７および１８は
第1npnトランジスタ３および第2npnトランジス
タ８の周囲をかこんで同一領域としてつながり、
n-形エピタキシヤル層１４を貫くように形成し
た酸化シリコンなどによる誘電体領域、１９は
n-形エピタキシヤル層１４を貫くように主表面
２０から拡散によつて形成したｐ形領域、２１は
このｐ形領域１９の上に形成した金属電極であ
る。
なお、第1npnトランジスタ３および第2npnト
ランジスタ８のコレクタ、ベースおよびエミツタ
に対する各電極は図示していないが設けられてい
ることはもちろんである。
ランジスタ８のコレクタ、ベースおよびエミツタ
に対する各電極は図示していないが設けられてい
ることはもちろんである。
このように構成した半導体装置では、そのｐ形
半導体基板１の電位はこの金属電極２１から、ｐ
形領域１９を介して供給される。
半導体基板１の電位はこの金属電極２１から、ｐ
形領域１９を介して供給される。
しかしながら、従来の半導体装置では主表面２
０からｐ形半導体基板１に電位を供給するために
はｐ形領域１９を設けなければならないため、新
たな製造工程を追加しなければならず、このた
め、他の拡散プロフアイルを変化させる恐れがあ
る欠点があつた。
０からｐ形半導体基板１に電位を供給するために
はｐ形領域１９を設けなければならないため、新
たな製造工程を追加しなければならず、このた
め、他の拡散プロフアイルを変化させる恐れがあ
る欠点があつた。
したがつて、この発明の目的は新たな製造工程
を追加することなく、主表面側に設けた基板電極
から、半導体基板に所定の電位を供給することが
できる半導体装置を提供するものである。
を追加することなく、主表面側に設けた基板電極
から、半導体基板に所定の電位を供給することが
できる半導体装置を提供するものである。
このような目的を達成するため、この発明は第
１導電形の半導体基板と、この半導体基板上に形
成した第２導電形のエピタキシヤル層と、このエ
ピタキシヤル層上に形成した第１導電形のベース
領域と、このベース領域の主表面上に形成した金
属電極とを備え、この金属電極に電位を与えるこ
とにより、前記半導体基板、前記エピタキシヤル
層および前記ベース領域で構成するトランジスタ
を飽和領域で動作させて、半導体基板に所定の電
位を主表面側から供給するものであり、以下実施
例を用いて詳細に説明する。
１導電形の半導体基板と、この半導体基板上に形
成した第２導電形のエピタキシヤル層と、このエ
ピタキシヤル層上に形成した第１導電形のベース
領域と、このベース領域の主表面上に形成した金
属電極とを備え、この金属電極に電位を与えるこ
とにより、前記半導体基板、前記エピタキシヤル
層および前記ベース領域で構成するトランジスタ
を飽和領域で動作させて、半導体基板に所定の電
位を主表面側から供給するものであり、以下実施
例を用いて詳細に説明する。
第２図はこの発明に係る半導体装置の一実施例
を示す断面図である。同図において、２２はｐ形
半導体基板１上に形成したn-形エピタキシヤル
層、２３は第1npnトランジスタ３のｐ形ベース
領域５および第2npnトランジスタ８のｐ形ベー
ス領域１１と同一工程で形成したｐ形領域、２４
は第1npnトランジスタ３のn+形エミツタ領域６
およびn+形コレクタ電極拡散領域７、第2npnト
ランジスタ８のn+形エミツタ領域１２およびn+
形コレクタ電極拡散領域１３と同一工程で形成す
るn+形領域、２５はｐ形領域２３上に形成した
第１金属電極、２６はn+形領域２４上に形成し
た第２金属電極である。
を示す断面図である。同図において、２２はｐ形
半導体基板１上に形成したn-形エピタキシヤル
層、２３は第1npnトランジスタ３のｐ形ベース
領域５および第2npnトランジスタ８のｐ形ベー
ス領域１１と同一工程で形成したｐ形領域、２４
は第1npnトランジスタ３のn+形エミツタ領域６
およびn+形コレクタ電極拡散領域７、第2npnト
ランジスタ８のn+形エミツタ領域１２およびn+
形コレクタ電極拡散領域１３と同一工程で形成す
るn+形領域、２５はｐ形領域２３上に形成した
第１金属電極、２６はn+形領域２４上に形成し
た第２金属電極である。
なお、前記n-形エピタキシヤル層２２、ｐ形
領域２３およびn+形領域２４とから領域２７を
形成する。また、第1npnトランジスタ３および
第2npnトランジスタ８のコレクタ、ベースおよ
びエミツタに対する電極配線は図示していない
が、設けられていることはもちろんである。
領域２３およびn+形領域２４とから領域２７を
形成する。また、第1npnトランジスタ３および
第2npnトランジスタ８のコレクタ、ベースおよ
びエミツタに対する電極配線は図示していない
が、設けられていることはもちろんである。
次に、上記構成による半導体装置の製造工程に
ついて説明する。まず、ｐ形半導体基板１上に第
1npnトランジスタ３のn+形コレクタ埋込み領域
２および第2npnトランジスタ８のn+形コレクタ
埋込み領域９を形成したのち、領域２７にn-形
エピタキシヤル層２２を形成する。そして、主表
面２０からｐ形半導体基板１に達する溝をエツチ
ングなどによつて切り、この溝中に誘電体領域１
５，１６，１７および１８を設ける。そして、次
に拡散などの手段により、第1npnトランジスタ
３のｐ形ベース領域５、第2npnトランジスタ８
のｐ形ベース領域１１およびｐ形領域２３を形成
する。そして第1npnトランジスタ３のn+形エミ
ツタ領域６、第1npnトランジスタ３のn+形コレ
クタ電極拡散領域７、第2npnトランジスタ８の
n+形エミツタ領域１２、第2npnトランジスタ８
のn+形コレクタ電極拡散領域１３およびn+形領
域２４を形成する。そして、最後にｐ形領域２３
上に第１金属電極２５を形成し、n+形領域２４
上に第２金属電極２６を形成する。
ついて説明する。まず、ｐ形半導体基板１上に第
1npnトランジスタ３のn+形コレクタ埋込み領域
２および第2npnトランジスタ８のn+形コレクタ
埋込み領域９を形成したのち、領域２７にn-形
エピタキシヤル層２２を形成する。そして、主表
面２０からｐ形半導体基板１に達する溝をエツチ
ングなどによつて切り、この溝中に誘電体領域１
５，１６，１７および１８を設ける。そして、次
に拡散などの手段により、第1npnトランジスタ
３のｐ形ベース領域５、第2npnトランジスタ８
のｐ形ベース領域１１およびｐ形領域２３を形成
する。そして第1npnトランジスタ３のn+形エミ
ツタ領域６、第1npnトランジスタ３のn+形コレ
クタ電極拡散領域７、第2npnトランジスタ８の
n+形エミツタ領域１２、第2npnトランジスタ８
のn+形コレクタ電極拡散領域１３およびn+形領
域２４を形成する。そして、最後にｐ形領域２３
上に第１金属電極２５を形成し、n+形領域２４
上に第２金属電極２６を形成する。
このように構成した半導体装置において、ｐ形
半導体基板１の電位は次のように与えられる。ま
ず、領域２７において、ｐ形半導体基板１、n-
形エピタキシヤル層２２およびｐ形領域２３は
pnpトランジスタを形成する。したがつて、所要
の基板電位よりもｐ―ｎ接合の順方向電圧だけ低
い電位を第２金属電極２６に与え、最低電源電位
を第１金属電極２５に与えることにより、この領
域２７に構成されるpnpトランジスタは飽和領域
で動作する。したがつて、ｐ形半導体基板１はほ
ぼ最低電源電位に保つことができる。
半導体基板１の電位は次のように与えられる。ま
ず、領域２７において、ｐ形半導体基板１、n-
形エピタキシヤル層２２およびｐ形領域２３は
pnpトランジスタを形成する。したがつて、所要
の基板電位よりもｐ―ｎ接合の順方向電圧だけ低
い電位を第２金属電極２６に与え、最低電源電位
を第１金属電極２５に与えることにより、この領
域２７に構成されるpnpトランジスタは飽和領域
で動作する。したがつて、ｐ形半導体基板１はほ
ぼ最低電源電位に保つことができる。
以上、詳細に説明したように、この発明に係る
半導体装置によれば主表面側に基板電極を設ける
ため、絶縁物の上に基板を固定したり、あるいは
チツプを主表面側で容器に固定する場合において
も、半導体基板に電位を供給することができる。
さらに、新たな製造工程を追加することなしに、
基板中に本来分離して構成されるべき素子構造の
一部を用いて構成できるので、工程の簡単化が可
能になるなどの効果がある。
半導体装置によれば主表面側に基板電極を設ける
ため、絶縁物の上に基板を固定したり、あるいは
チツプを主表面側で容器に固定する場合において
も、半導体基板に電位を供給することができる。
さらに、新たな製造工程を追加することなしに、
基板中に本来分離して構成されるべき素子構造の
一部を用いて構成できるので、工程の簡単化が可
能になるなどの効果がある。
第１図は従来の半導体装置を示す断面図、第２
図はこの発明に係る半導体装置の一実施例を示す
断面図である。 １……ｐ形半導体基板、２……n+形コレクタ
埋込み領域、３……第1npnトランジスタ、４…
…n-形エピタキシヤル層、５……ｐ形ベース領
域、６……n+形エミツタ領域、７……n+形コレ
クタ電極拡散領域、８……第2npnトランジスタ、
９……n+形コレクタ埋込み領域、１０……n-形
エピタキシヤル層、１１……ｐ形ベース領域、１
２……n+形エミツタ領域、１３……n+形コレク
タ電極拡散領域、１４……n-形エピタキシヤル
層、１５，１６，１７および１８……誘電体領
域、１９……ｐ形領域、２０……主表面、２１…
…金属電極、２２……n-形エピタキシヤル層、
２３……ｐ形領域、２４……n+形領域、２５…
…第１金属電極、２６……第２金属電極、２７…
…領域。なお、図中、同一符号は同一または相当
部分を示す。
図はこの発明に係る半導体装置の一実施例を示す
断面図である。 １……ｐ形半導体基板、２……n+形コレクタ
埋込み領域、３……第1npnトランジスタ、４…
…n-形エピタキシヤル層、５……ｐ形ベース領
域、６……n+形エミツタ領域、７……n+形コレ
クタ電極拡散領域、８……第2npnトランジスタ、
９……n+形コレクタ埋込み領域、１０……n-形
エピタキシヤル層、１１……ｐ形ベース領域、１
２……n+形エミツタ領域、１３……n+形コレク
タ電極拡散領域、１４……n-形エピタキシヤル
層、１５，１６，１７および１８……誘電体領
域、１９……ｐ形領域、２０……主表面、２１…
…金属電極、２２……n-形エピタキシヤル層、
２３……ｐ形領域、２４……n+形領域、２５…
…第１金属電極、２６……第２金属電極、２７…
…領域。なお、図中、同一符号は同一または相当
部分を示す。
Claims (1)
- １ 第１導電形の半導体基板上に形成する各トラ
ンジスタを誘電体により分離する集積回路構造の
半導体装置において、前記半導体基板上に形成し
たエピタキシヤル層と、このエピタキシヤル層に
形成した第１および第２導電形領域とを備え、前
記エピタキシヤル層の第１および第２導電形領域
に電位を与えることにより、前記半導体基板、お
よび前記エピタキシヤル層の第１および第２導電
形領域で構成するトランジスタを飽和領域で動作
させて、前記半導体基板に所定の電位を主表面側
から供給することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8523481A JPS57199251A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8523481A JPS57199251A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57199251A JPS57199251A (en) | 1982-12-07 |
| JPS634715B2 true JPS634715B2 (ja) | 1988-01-30 |
Family
ID=13852866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8523481A Granted JPS57199251A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57199251A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| US5032529A (en) * | 1988-08-24 | 1991-07-16 | Harris Corporation | Trench gate VCMOS method of manufacture |
-
1981
- 1981-06-01 JP JP8523481A patent/JPS57199251A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57199251A (en) | 1982-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| US4323913A (en) | Integrated semiconductor circuit arrangement | |
| JPH0216017B2 (ja) | ||
| US3760239A (en) | Coaxial inverted geometry transistor having buried emitter | |
| US4564855A (en) | High current PNP transistor forming part of an integrated monolithic circuit | |
| JPS634715B2 (ja) | ||
| US4144106A (en) | Manufacture of an I2 device utilizing staged selective diffusion thru a polycrystalline mask | |
| JPS6133261B2 (ja) | ||
| JPS6155775B2 (ja) | ||
| US4303932A (en) | Lateral transistor free of parisitics | |
| US5777376A (en) | Pnp-type bipolar transistor | |
| JPH11121768A (ja) | 半導体集積回路 | |
| KR100247281B1 (ko) | 바이폴라 트랜지스터 구조를 이용한 접합 축전기 및 그 제조 방법 | |
| JPS644349B2 (ja) | ||
| GB1249812A (en) | Improvements relating to semiconductor devices | |
| JP3135615B2 (ja) | 半導体装置及びその製造方法 | |
| JP3311037B2 (ja) | 半導体装置 | |
| JPS60218878A (ja) | 半導体集積回路 | |
| JP2940203B2 (ja) | セミカスタム半導体集積回路 | |
| JPS6156624B2 (ja) | ||
| JPS6031105B2 (ja) | 半導体装置 | |
| JPH0558256B2 (ja) | ||
| JPS6333306B2 (ja) | ||
| JPH0834244B2 (ja) | 半導体集積回路装置 | |
| JPH0241171B2 (ja) |