JP2940203B2 - セミカスタム半導体集積回路 - Google Patents
セミカスタム半導体集積回路Info
- Publication number
- JP2940203B2 JP2940203B2 JP3071356A JP7135691A JP2940203B2 JP 2940203 B2 JP2940203 B2 JP 2940203B2 JP 3071356 A JP3071356 A JP 3071356A JP 7135691 A JP7135691 A JP 7135691A JP 2940203 B2 JP2940203 B2 JP 2940203B2
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- type diffusion
- semi
- semiconductor integrated
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Description
【０００１】
【産業上の利用分野】本発明はセミカスタム半導体集積
回路に関し、特にアナログマスタースライスに関するも
のである。
回路に関し、特にアナログマスタースライスに関するも
のである。
【０００２】
【従来の技術】セミカスタム半導体集積回路は拡散工程
済みの半導体基板を予め在庫して置き、ユーザーの仕様
に応じてコンタクトおよび配線を短納期で設計・製造す
るものである。
済みの半導体基板を予め在庫して置き、ユーザーの仕様
に応じてコンタクトおよび配線を短納期で設計・製造す
るものである。
【０００３】従来技術によるセミカスタム半導体集積回
路について、図４を参照して説明する。
路について、図４を参照して説明する。
【０００４】セミカスタム基板１０には縦型（Ｖｅｒｔ
ｉｃａｌ）ＮＰＮトランジスタセル１１、横型（Ｌａｔ
ｅｒａｌ）ＰＮＰトランジスタセル１７、ＣＭＯＳセル
１８、抵抗セル１２、キャパシタセル１６が多数個配列
されている。フィールド酸化膜に囲まれて絶縁分離され
たセルに各素子が１個ずつ形成されている。
ｉｃａｌ）ＮＰＮトランジスタセル１１、横型（Ｌａｔ
ｅｒａｌ）ＰＮＰトランジスタセル１７、ＣＭＯＳセル
１８、抵抗セル１２、キャパシタセル１６が多数個配列
されている。フィールド酸化膜に囲まれて絶縁分離され
たセルに各素子が１個ずつ形成されている。
【０００５】そのため未使用セルが多くて、素子利用率
が低かった。
が低かった。
【０００６】
【発明が解決しようとする課題】従来技術によるセミカ
スタム半導体集積回路では、フィールド酸化膜で囲まれ
て１セルを構成する１つの絶縁分離領域内に１個の素子
だけが形成されている。１セル内で素子の選択性がない
ので素子利用率が低く、回路設計における配線の自由度
も低かった。
スタム半導体集積回路では、フィールド酸化膜で囲まれ
て１セルを構成する１つの絶縁分離領域内に１個の素子
だけが形成されている。１セル内で素子の選択性がない
ので素子利用率が低く、回路設計における配線の自由度
も低かった。
【０００７】
【課題を解決するための手段】本発明のセミカスタム半
導体集積回路は、コンタクトおよび配線パターンを設計
することにより、１つの絶縁分離領域内でＮＰＮバイポ
ーラトランジスタ、ＰＮＰバイポーラトランジスタ、Ｎ
チャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴのいず
れか１つを構成することが可能な複合トランジスタセル
を複数個備えたものである。
導体集積回路は、コンタクトおよび配線パターンを設計
することにより、１つの絶縁分離領域内でＮＰＮバイポ
ーラトランジスタ、ＰＮＰバイポーラトランジスタ、Ｎ
チャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴのいず
れか１つを構成することが可能な複合トランジスタセル
を複数個備えたものである。
【０００８】
【実施例】本発明の第１の実施例として、フィールド酸
化膜（図示せず）で囲まれた１つの絶縁分離領域である
セミカスタム基板を示す図１（ａ）の平面図およびその
Ａ−Ｂ断面図である図１（ｂ）を参照して説明する。
化膜（図示せず）で囲まれた１つの絶縁分離領域である
セミカスタム基板を示す図１（ａ）の平面図およびその
Ａ−Ｂ断面図である図１（ｂ）を参照して説明する。
【０００９】Ｐ型シリコン基板１に高濃度Ｎ型埋込層２
を形成し、Ｎ型エピタキシャル層３を成長させる。
を形成し、Ｎ型エピタキシャル層３を成長させる。
【００１０】高濃度Ｎ型埋込層２に達する高濃度Ｎ型拡
散層４を形成したのち、高濃度Ｎ型拡散層５およびＰ型
拡散層６を形成する。
散層４を形成したのち、高濃度Ｎ型拡散層５およびＰ型
拡散層６を形成する。
【００１１】全面にゲート酸化膜（図示せず）を介して
ポリシリコン電極７ａ，７ｂを形成し、高濃度Ｎ型拡散
層８ａ，８ｂおよび高濃度Ｐ型拡散層９ａ，９ｂ，９ｃ
を形成する。
ポリシリコン電極７ａ，７ｂを形成し、高濃度Ｎ型拡散
層８ａ，８ｂおよび高濃度Ｐ型拡散層９ａ，９ｂ，９ｃ
を形成する。
【００１２】このあとコンタクトおよび金属配線を設計
することにより、高濃度Ｎ型拡散層８ａをエミッタと
し、Ｐ型拡散層６をベースとし、Ｎ型エピタキシャル層
３をコレクタとするＶ−ＮＰＮトランジスタ、高濃度Ｐ
型拡散層９ａをエミッタとし、高濃度Ｎ型拡散層５をベ
ースとし、高濃度Ｐ型拡散層９ｂをコレクタとするＬ−
ＰＮＰトランジスタ、ポリシリコン７ｂをゲート電極と
し、高濃度Ｎ型拡散層８ａ，８ｂをソース−ドレインと
するＮチャネルＭＯＳＦＥＴおよびポリシリコン７ａを
ゲート電極とし、高濃度Ｐ型拡散層９ａ，９ｂをソース
−ドレインとするＰチャネルＭＯＳＦＥＴからなるＣＭ
ＯＳ素子のいずれかを選択することができる複合トラン
ジスタセルが完成する。
することにより、高濃度Ｎ型拡散層８ａをエミッタと
し、Ｐ型拡散層６をベースとし、Ｎ型エピタキシャル層
３をコレクタとするＶ−ＮＰＮトランジスタ、高濃度Ｐ
型拡散層９ａをエミッタとし、高濃度Ｎ型拡散層５をベ
ースとし、高濃度Ｐ型拡散層９ｂをコレクタとするＬ−
ＰＮＰトランジスタ、ポリシリコン７ｂをゲート電極と
し、高濃度Ｎ型拡散層８ａ，８ｂをソース−ドレインと
するＮチャネルＭＯＳＦＥＴおよびポリシリコン７ａを
ゲート電極とし、高濃度Ｐ型拡散層９ａ，９ｂをソース
−ドレインとするＰチャネルＭＯＳＦＥＴからなるＣＭ
ＯＳ素子のいずれかを選択することができる複合トラン
ジスタセルが完成する。
【００１３】この複合トランジスタセルを使用して図３
に示すように、セミカスタム基板１０に縦型ＮＰＮトラ
ンジスタセル１１、抵抗セル１２、複合トランジスタセ
ル１３，１４，１５、キャパシタセル１６を配列したセ
ミカスタム半導体集積回路を構成することができる。
に示すように、セミカスタム基板１０に縦型ＮＰＮトラ
ンジスタセル１１、抵抗セル１２、複合トランジスタセ
ル１３，１４，１５、キャパシタセル１６を配列したセ
ミカスタム半導体集積回路を構成することができる。
【００１４】つぎに本発明の第２の実施例として、フィ
ールド酸化膜（図示せず）で囲まれた１つの絶縁分離領
域であるセミカスタム基板を示す図２（ａ）の平面図お
よびそのＡ−Ｂ断面図である図２（ｂ）を参照して説明
する。
ールド酸化膜（図示せず）で囲まれた１つの絶縁分離領
域であるセミカスタム基板を示す図２（ａ）の平面図お
よびそのＡ−Ｂ断面図である図２（ｂ）を参照して説明
する。
【００１５】Ｐ型シリコン基板１に高濃度Ｎ型埋込層２
を形成し、Ｎ型エピタキシャル層３を成長させる。
を形成し、Ｎ型エピタキシャル層３を成長させる。
【００１６】高濃度Ｎ型埋込層２に達する高濃度Ｎ型拡
散層４を形成したのち、高濃度Ｎ型拡散層５およびＰ型
拡散層６を形成する。
散層４を形成したのち、高濃度Ｎ型拡散層５およびＰ型
拡散層６を形成する。
【００１７】全面にゲート酸化膜（図示せず）を介して
ポリシリコン電極７ａ，７ｂを形成し、高濃度Ｎ型拡散
層８ａ，８ｂおよび高濃度Ｐ型拡散層９ａ，９ｂ，９ｃ
を形成する。
ポリシリコン電極７ａ，７ｂを形成し、高濃度Ｎ型拡散
層８ａ，８ｂおよび高濃度Ｐ型拡散層９ａ，９ｂ，９ｃ
を形成する。
【００１８】このあとコンタクトおよび金属配線を設計
することにより、高濃度Ｎ型拡散層８ａをエミッタと
し、Ｐ型拡散層６をベースとし、Ｎ型エピタキシャル層
３をコレクタとするＶ−ＮＰＮトランジスタ、高濃度Ｐ
型拡散層９ａをエミッタとし、高濃度Ｎ型拡散層５をベ
ースとし、高濃度Ｐ型拡散層９ｂをコレクタとするＬ−
ＰＮＰトランジスタ、ポリシリコン７ｂをゲート電極と
し、高濃度Ｎ型拡散層８ａ，８ｂをソース−ドレインと
するＮチャネルＭＯＳＦＥＴおよびポリシリコン７ａを
ゲート電極とし、高濃度Ｐ型拡散層９ａ，９ｂをソース
−ドレインとするＰチャネルＭＯＳＦＥＴからなるＣＭ
ＯＳ素子のいずれかを選択することができる複合トラン
ジスタセルが完成する。
することにより、高濃度Ｎ型拡散層８ａをエミッタと
し、Ｐ型拡散層６をベースとし、Ｎ型エピタキシャル層
３をコレクタとするＶ−ＮＰＮトランジスタ、高濃度Ｐ
型拡散層９ａをエミッタとし、高濃度Ｎ型拡散層５をベ
ースとし、高濃度Ｐ型拡散層９ｂをコレクタとするＬ−
ＰＮＰトランジスタ、ポリシリコン７ｂをゲート電極と
し、高濃度Ｎ型拡散層８ａ，８ｂをソース−ドレインと
するＮチャネルＭＯＳＦＥＴおよびポリシリコン７ａを
ゲート電極とし、高濃度Ｐ型拡散層９ａ，９ｂをソース
−ドレインとするＰチャネルＭＯＳＦＥＴからなるＣＭ
ＯＳ素子のいずれかを選択することができる複合トラン
ジスタセルが完成する。
【００１９】本実施例において横型ＰＮＰトランジスタ
のエミッタ９ａをコレクタ９ｂが取り囲んでいるので、
電気的特性が向上している。
のエミッタ９ａをコレクタ９ｂが取り囲んでいるので、
電気的特性が向上している。
【００２０】
【発明の効果】コンタクトおよび金属配線パターンを設
計することにより、縦型ＮＰＮトランジスタ、横型ＰＮ
Ｐトランジスタ、ＣＭＯＳ素子のいずれかを選択するこ
とができる複合トランジスタセルを用いてセミカスタム
半導体集積回路を構成する。その結果、回路設計におい
てセルの利用率が向上し、素子の配置および配線の自由
度が増した。
計することにより、縦型ＮＰＮトランジスタ、横型ＰＮ
Ｐトランジスタ、ＣＭＯＳ素子のいずれかを選択するこ
とができる複合トランジスタセルを用いてセミカスタム
半導体集積回路を構成する。その結果、回路設計におい
てセルの利用率が向上し、素子の配置および配線の自由
度が増した。
【図１】本発明の第１の実施例を示す平面図および断面
図である。
図である。
【図２】本発明の第２の実施例を示す平面図および断面
図である。
図である。
【図３】本発明の第１の実施例を示す平面図である。
【図４】従来技術によるセミカスタム半導体集積回路を
示す平面図である。
示す平面図である。
１ Ｐ型シリコン基板 ２ 高濃度Ｎ型埋込層 ３ Ｎ型エピタキシャル層 ４ 高濃度Ｎ型拡散層 ５ 高濃度Ｎ型拡散層 ６ Ｐ型拡散層 ７ａ，７ｂ 高濃度Ｐ型拡散層 ８ａ，８ｂ 高濃度Ｎ型拡散層 ９ａ，９ｂ，９ｃ 高濃度Ｐ型拡散層 １０ セミカスタム基板 １１ 縦型ＮＰＮトランジスタセル １２ 抵抗セル １３，１４，１５ 複合トランジスタセル １６ キャパシタセル １７ 横型ＰＮＰトランジスタセル １８ ＣＭＯＳセル
Claims (1)
- 【請求項１】 コンタクトおよび配線パターンを設計す
ることにより、１つの絶縁分離領域内でＮＰＮバイポー
ラトランジスタ、ＰＮＰバイポーラトランジスタ、Ｎチ
ャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴのいずれ
か１つを構成することが可能な複合トランジスタセルを
複数個備えたセミカスタム半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071356A JP2940203B2 (ja) | 1991-04-04 | 1991-04-04 | セミカスタム半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071356A JP2940203B2 (ja) | 1991-04-04 | 1991-04-04 | セミカスタム半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307766A JPH04307766A (ja) | 1992-10-29 |
| JP2940203B2 true JP2940203B2 (ja) | 1999-08-25 |
Family
ID=13458136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071356A Expired - Fee Related JP2940203B2 (ja) | 1991-04-04 | 1991-04-04 | セミカスタム半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940203B2 (ja) |
-
1991
- 1991-04-04 JP JP3071356A patent/JP2940203B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04307766A (ja) | 1992-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10214907A (ja) | 半導体装置およびその製造方法 | |
| JP3530414B2 (ja) | 半導体装置 | |
| JP2940203B2 (ja) | セミカスタム半導体集積回路 | |
| US5350939A (en) | Semiconductor device and method of manufacturing thereof | |
| JPS6133261B2 (ja) | ||
| JP3104275B2 (ja) | 半導体集積回路 | |
| JPH02143454A (ja) | 半導体デバイス | |
| JP2627369B2 (ja) | 半導体集積回路 | |
| KR100571423B1 (ko) | 바이씨모스 소자의 바이폴라 트랜지스터 및 그 제조 방법 | |
| JPH0425711B2 (ja) | ||
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JPH10223846A (ja) | 入出力保護回路 | |
| DE60135628D1 (de) | Herstellungsverfahren für ein halbleiter-bipolartransistor-bauelement | |
| JP2001223277A (ja) | 入出力保護回路 | |
| JPS5885558A (ja) | セミカスタム半導体装置 | |
| JP2583000B2 (ja) | 半導体装置 | |
| JPS634715B2 (ja) | ||
| JPH0351103B2 (ja) | ||
| JPH0637098A (ja) | 半導体装置及びその製造方法 | |
| JPH0691199B2 (ja) | 半導体集積回路 | |
| JPH0337738B2 (ja) | ||
| JPH0241171B2 (ja) | ||
| JPS59189667A (ja) | 半導体装置の製造方法 | |
| KR20000061299A (ko) | 씨모스 회로의 레이아웃 구조 | |
| JPH0387062A (ja) | バイポーラ型半導体メモリの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990518 |
|
| LAPS | Cancellation because of no payment of annual fees |