JPH10223846A - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JPH10223846A JPH10223846A JP9021611A JP2161197A JPH10223846A JP H10223846 A JPH10223846 A JP H10223846A JP 9021611 A JP9021611 A JP 9021611A JP 2161197 A JP2161197 A JP 2161197A JP H10223846 A JPH10223846 A JP H10223846A
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- 239000010410 layer Substances 0.000 description 46
- 238000010586 diagram Methods 0.000 description 11
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 回路の集積化を図るために素子間の間隔を狭
くした場合、外部からのノイズ等がトリガーとなって、
寄生サイリスタが動作しやすくなり、それにより、ラッ
チアップが発生する虞れがある。 【解決手段】 Ｐ型半導体基板３０１上に形成されたＮ
ウェル３３５内に形成されている高濃度Ｐ型エミッタ３
１１を入出力パッド３０２と接続するとともに、高濃度
Ｐ型コレクタ３１３を低電位電源配線３０４に接続し、
これにより、バイポーラトランジスタを形成させ、ま
た、Ｎウェル３３５内に形成されている高濃度Ｎ型ベー
ス３１２を高電位電源配線３０３に接続し、それによ
り、入出力パッド３０２と高電位電源配線３０３との間
にダイオードを形成させる。
くした場合、外部からのノイズ等がトリガーとなって、
寄生サイリスタが動作しやすくなり、それにより、ラッ
チアップが発生する虞れがある。 【解決手段】 Ｐ型半導体基板３０１上に形成されたＮ
ウェル３３５内に形成されている高濃度Ｐ型エミッタ３
１１を入出力パッド３０２と接続するとともに、高濃度
Ｐ型コレクタ３１３を低電位電源配線３０４に接続し、
これにより、バイポーラトランジスタを形成させ、ま
た、Ｎウェル３３５内に形成されている高濃度Ｎ型ベー
ス３１２を高電位電源配線３０３に接続し、それによ
り、入出力パッド３０２と高電位電源配線３０３との間
にダイオードを形成させる。
Description
【０００１】
【発明の属する技術分野】本発明は、内部素子を保護す
るための入出力保護回路に関する。
るための入出力保護回路に関する。
【０００２】
【従来の技術】図５は、従来の入出力保護回路の一構成
例を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に
示したＡ−Ａ’断面図である。
例を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に
示したＡ−Ａ’断面図である。
【０００３】本従来例は図５に示すように、Ｐ型半導体
基板５０１と、Ｐ型半導体基板５０１上に設けられてい
る入出力パッド５０２、高電位電源配線５０３及び低電
位電源配線５０４と、入出力パッド５０２と高電位電源
配線５０３との間に形成されているＰｃｈ−ＭＯＳオフ
バッファ型ダイオード領域５３０と、入出力パッド５０
２と低電位電源配線５０４との間に形成されているＮｃ
ｈ−ＭＯＳオフバッファ型ダイオード領域５４０とから
構成されている。
基板５０１と、Ｐ型半導体基板５０１上に設けられてい
る入出力パッド５０２、高電位電源配線５０３及び低電
位電源配線５０４と、入出力パッド５０２と高電位電源
配線５０３との間に形成されているＰｃｈ−ＭＯＳオフ
バッファ型ダイオード領域５３０と、入出力パッド５０
２と低電位電源配線５０４との間に形成されているＮｃ
ｈ−ＭＯＳオフバッファ型ダイオード領域５４０とから
構成されている。
【０００４】Ｐｃｈ−ＭＯＳオフバッファ型ダイオード
領域５３０は、高電位電源配線５０３と接続されている
ループ型のゲート電極５３１と、入出力パッド５０２及
びゲート電極５３１と接続されている高濃度のＰ型ドレ
イン領域５３２と、Ｐ型ドレイン領域５３２の周囲に設
けられ、高電位電源配線５０３及びゲート電極５３１と
接続されている高濃度のＰ型ソース領域５３３と、Ｐ型
ソース領域５３３の周囲に設けられ、Ｐ型ソース領域５
３３及び素子分離酸化膜５０５と接続されている高濃度
のＮ型バックゲート５３４とから構成されており、ま
た、Ｎｃｈ−ＭＯＳオフバッファ型ダイオード領域５４
０は、低電位電源配線５０４と接続されているループ型
のゲート電極５４１と、入出力パッド５０２及びゲート
電極５４１と接続されている高濃度のＮ型ドレイン領域
５４２と、Ｎ型ドレイン領域５４２の周囲に設けられ、
低電位電源配線５０４及びゲート電極５４１と接続され
ている高濃度のＮ型ソース領域５４３と、Ｎ型ソース領
域５４３の周囲に設けられ、Ｎ型ソース領域５４３及び
素子分離酸化膜５０５と接続されている高濃度のＰ型バ
ックゲート５４４とから構成されている（特開昭−２０
２０５６号公報参照）。
領域５３０は、高電位電源配線５０３と接続されている
ループ型のゲート電極５３１と、入出力パッド５０２及
びゲート電極５３１と接続されている高濃度のＰ型ドレ
イン領域５３２と、Ｐ型ドレイン領域５３２の周囲に設
けられ、高電位電源配線５０３及びゲート電極５３１と
接続されている高濃度のＰ型ソース領域５３３と、Ｐ型
ソース領域５３３の周囲に設けられ、Ｐ型ソース領域５
３３及び素子分離酸化膜５０５と接続されている高濃度
のＮ型バックゲート５３４とから構成されており、ま
た、Ｎｃｈ−ＭＯＳオフバッファ型ダイオード領域５４
０は、低電位電源配線５０４と接続されているループ型
のゲート電極５４１と、入出力パッド５０２及びゲート
電極５４１と接続されている高濃度のＮ型ドレイン領域
５４２と、Ｎ型ドレイン領域５４２の周囲に設けられ、
低電位電源配線５０４及びゲート電極５４１と接続され
ている高濃度のＮ型ソース領域５４３と、Ｎ型ソース領
域５４３の周囲に設けられ、Ｎ型ソース領域５４３及び
素子分離酸化膜５０５と接続されている高濃度のＰ型バ
ックゲート５４４とから構成されている（特開昭−２０
２０５６号公報参照）。
【０００５】このように、Ｐ型ドレイン領域５３２及び
Ｎ型ドレイン領域５４２を、Ｐ型ソース領域５３３及び
Ｎ型ソース領域５４３、並びに、Ｎ型バックゲート５３
４及びＰ型バックゲート５４４によって囲む構成とする
ことにより、Ｐ型ドレイン領域５３２及びＮ型ドレイン
領域５４２を外部から隔離し、静電パルス等をこのダイ
オード内で吸収させている。
Ｎ型ドレイン領域５４２を、Ｐ型ソース領域５３３及び
Ｎ型ソース領域５４３、並びに、Ｎ型バックゲート５３
４及びＰ型バックゲート５４４によって囲む構成とする
ことにより、Ｐ型ドレイン領域５３２及びＮ型ドレイン
領域５４２を外部から隔離し、静電パルス等をこのダイ
オード内で吸収させている。
【０００６】近年、集積回路装置においては、多入出力
化が進んでいるが、入出力間の狭ピッチ化が図られてい
る製品では、各入出力それぞれに保護回路が接続されて
いるため、入出力端子の増加に伴ってチップ面積が増大
してしまう。そのため、入出力保護回路のシュリンク化
が必要となってきている。
化が進んでいるが、入出力間の狭ピッチ化が図られてい
る製品では、各入出力それぞれに保護回路が接続されて
いるため、入出力端子の増加に伴ってチップ面積が増大
してしまう。そのため、入出力保護回路のシュリンク化
が必要となってきている。
【０００７】したがって、このような構成において占有
面積を小さくする場合は、入出力保護用のＰｃｈ−ＭＯ
Ｓダイオード領域とＮｃｈ−ＭＯＳダイオード領域との
間を狭くすることが考えられる。
面積を小さくする場合は、入出力保護用のＰｃｈ−ＭＯ
Ｓダイオード領域とＮｃｈ−ＭＯＳダイオード領域との
間を狭くすることが考えられる。
【０００８】
【発明が解決しようとする課題】図６は、図５に示した
入出力保護回路の等価回路を示す回路図である。
入出力保護回路の等価回路を示す回路図である。
【０００９】図６に示すように、図５に示したようなレ
イアウトの入出力保護回路においては、入出力端子６０
２と高電位電源端子６０３との間に接続されているＰｃ
ｈ−ＭＯＳオフバッファ型ダイオード６３０のソース
（Ｎウェル中の高濃度Ｐ型拡散層）と、入出力端子６０
２と低電位電源端子６０４との間に接続されているＮｃ
ｈ−ＭＯＳオフバッファ型ダイオード６４０のソース
（Ｐ型半導体基板中の高濃度Ｎ型拡散層）との間に寄生
サイリスタ６４５が形成されている。
イアウトの入出力保護回路においては、入出力端子６０
２と高電位電源端子６０３との間に接続されているＰｃ
ｈ−ＭＯＳオフバッファ型ダイオード６３０のソース
（Ｎウェル中の高濃度Ｐ型拡散層）と、入出力端子６０
２と低電位電源端子６０４との間に接続されているＮｃ
ｈ−ＭＯＳオフバッファ型ダイオード６４０のソース
（Ｐ型半導体基板中の高濃度Ｎ型拡散層）との間に寄生
サイリスタ６４５が形成されている。
【００１０】ここで、寄生サイリスタが形成されている
回路においては、寄生サイリスタの動作を抑制するため
に、Ｐｃｈ−ＭＯＳ型ダイオードとＮｃｈ−ＭＯＳ型ダ
イオードとを一定以上の距離をあけて配置することが必
要とされている。
回路においては、寄生サイリスタの動作を抑制するため
に、Ｐｃｈ−ＭＯＳ型ダイオードとＮｃｈ−ＭＯＳ型ダ
イオードとを一定以上の距離をあけて配置することが必
要とされている。
【００１１】そのため、回路の集積度を向上させるため
にＰｃｈ−ＭＯＳオフバッファ型ダイオード６３０とＮ
ｃｈ−ＭＯＳオフバッファ型ダイオード６４０との間を
狭くした場合、外部からのノイズ等がトリガーとなっ
て、寄生サイリスタ６４５が動作しやすくなり、それに
より、ラッチアップが発生する虞れがある。
にＰｃｈ−ＭＯＳオフバッファ型ダイオード６３０とＮ
ｃｈ−ＭＯＳオフバッファ型ダイオード６４０との間を
狭くした場合、外部からのノイズ等がトリガーとなっ
て、寄生サイリスタ６４５が動作しやすくなり、それに
より、ラッチアップが発生する虞れがある。
【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、Ｐｃｈ−Ｍ
ＯＳ型ダイオードとＮｃｈ−ＭＯＳ型ダイオードとを近
接して配置可能とし、それにより、集積度を向上させる
ことができる入出力保護回路を提供することを目的とす
る。
する問題点に鑑みてなされたものであって、Ｐｃｈ−Ｍ
ＯＳ型ダイオードとＮｃｈ−ＭＯＳ型ダイオードとを近
接して配置可能とし、それにより、集積度を向上させる
ことができる入出力保護回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、また、第１導電型を有する半導体基板と、
該半導体基板上の一部に形成され、前記半導体基板とは
逆の導電型の第２導電型の領域と、該第２導電型の領域
内または周辺部に形成されている複数の拡散層と、該拡
散層と外部との信号のやりとりを行うための入出力パッ
ドと、該拡散層に対して高電圧を印加するための高電位
電源配線と、該拡散層に対して低電圧を印加するための
低電位電源配線とを有してなる入出力保護回路におい
て、前記拡散層は、前記入出力パッドと接続されている
第１導電型の第１の拡散層と、前記高電位電源配線と接
続されている第２導電型の第２の拡散層と、前記低電位
電源配線と接続されている第１導電型の第３の拡散層と
を有することを特徴とする。
に本発明は、また、第１導電型を有する半導体基板と、
該半導体基板上の一部に形成され、前記半導体基板とは
逆の導電型の第２導電型の領域と、該第２導電型の領域
内または周辺部に形成されている複数の拡散層と、該拡
散層と外部との信号のやりとりを行うための入出力パッ
ドと、該拡散層に対して高電圧を印加するための高電位
電源配線と、該拡散層に対して低電圧を印加するための
低電位電源配線とを有してなる入出力保護回路におい
て、前記拡散層は、前記入出力パッドと接続されている
第１導電型の第１の拡散層と、前記高電位電源配線と接
続されている第２導電型の第２の拡散層と、前記低電位
電源配線と接続されている第１導電型の第３の拡散層と
を有することを特徴とする。
【００１４】また、前記第１導電型はＰ型であり、前記
第２導電型はＮ型であることを特徴とする。
第２導電型はＮ型であることを特徴とする。
【００１５】また、前記第１導電型はＮ型であり、前記
第２導電型はＰ型であることを特徴とする。
第２導電型はＰ型であることを特徴とする。
【００１６】外部との信号のやりとりが行われる入出力
端子と、高電圧が印加される高電位電源端子と、低電圧
が印加される低電位電源端子とに接続されている被保護
素子を、前記入出力端子に印加される静電パルスから保
護する入出力保護回路において、前記入出力端子と前記
高電位電源端子との間に前記入出力端子側をアノードと
して接続されているダイオードと、前記入出力端子と前
記低電位電源端子との間に前記入出力端子側をエミッタ
とし、前記低電位電源側をコレクタとして接続されてい
るトランジスタと、該トランジスタのベースと前記高電
位電源端子との間に接続されている寄生抵抗とを有する
ことを特徴とする。
端子と、高電圧が印加される高電位電源端子と、低電圧
が印加される低電位電源端子とに接続されている被保護
素子を、前記入出力端子に印加される静電パルスから保
護する入出力保護回路において、前記入出力端子と前記
高電位電源端子との間に前記入出力端子側をアノードと
して接続されているダイオードと、前記入出力端子と前
記低電位電源端子との間に前記入出力端子側をエミッタ
とし、前記低電位電源側をコレクタとして接続されてい
るトランジスタと、該トランジスタのベースと前記高電
位電源端子との間に接続されている寄生抵抗とを有する
ことを特徴とする。
【００１７】また、外部との信号のやりとりが行われる
入出力端子と、高電圧が印加される高電位電源端子と、
低電圧が印加される低電位電源端子とに接続されている
被保護素子を、前記入出力端子に印加される静電パルス
から保護する入出力保護回路において、前記入出力端子
と前記低電位電源端子との間に前記入出力端子側をカソ
ードとして接続されているダイオードと、前記入出力端
子と前記高電位電源端子との間に前記入出力端子側をエ
ミッタとし、前記高電位電源側をコレクタとして接続さ
れているトランジスタと、該トランジスタのベースと前
記低電位電源端子との間に接続されている寄生抵抗とを
有することを特徴とする。
入出力端子と、高電圧が印加される高電位電源端子と、
低電圧が印加される低電位電源端子とに接続されている
被保護素子を、前記入出力端子に印加される静電パルス
から保護する入出力保護回路において、前記入出力端子
と前記低電位電源端子との間に前記入出力端子側をカソ
ードとして接続されているダイオードと、前記入出力端
子と前記高電位電源端子との間に前記入出力端子側をエ
ミッタとし、前記高電位電源側をコレクタとして接続さ
れているトランジスタと、該トランジスタのベースと前
記低電位電源端子との間に接続されている寄生抵抗とを
有することを特徴とする。
【００１８】（作用）上記のように構成された本発明に
おいては、第１導電型を有する半導体基板上の一部に形
成された第２導電型の領域内または周辺部に形成されて
いる第１導電型の第１の拡散層が入出力パッドと接続さ
れ、また、第１導電型の第３の拡散層が低電位電源配線
に接続されており、これにより、バイポーラトランジス
タが形成されている。
おいては、第１導電型を有する半導体基板上の一部に形
成された第２導電型の領域内または周辺部に形成されて
いる第１導電型の第１の拡散層が入出力パッドと接続さ
れ、また、第１導電型の第３の拡散層が低電位電源配線
に接続されており、これにより、バイポーラトランジス
タが形成されている。
【００１９】また、第１導電型を有する半導体基板上の
一部に形成された第２導電型の領域内に形成されている
第２導電型の第２の拡散層が高電位電源配線に接続され
ており、それにより、入出力パッドと高電位電源配線と
の間にダイオードが形成されている。
一部に形成された第２導電型の領域内に形成されている
第２導電型の第２の拡散層が高電位電源配線に接続され
ており、それにより、入出力パッドと高電位電源配線と
の間にダイオードが形成されている。
【００２０】このように、バイポーラトランジスタ及び
ダイオードが形成されるので、入出力パッドに静電パル
スが印加された場合、印加された静電パルスが吸収され
る。
ダイオードが形成されるので、入出力パッドに静電パル
スが印加された場合、印加された静電パルスが吸収され
る。
【００２１】また、第１導電型を有する半導体基板上の
一部に形成された第２導電型の領域内に、高電位電源配
線に接続される第１導電型の拡散層が存在しないので、
素子を近接させて配置した場合においてもラッチアップ
が生じることはない。
一部に形成された第２導電型の領域内に、高電位電源配
線に接続される第１導電型の拡散層が存在しないので、
素子を近接させて配置した場合においてもラッチアップ
が生じることはない。
【００２２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２３】図１は、本発明の入出力保護回路の実施の
一形態の等価回路を示す回路図であり、Ｐ型半導体基
板、Ｎウェル構成を有する入出力保護回路の等価回路を
示す。
一形態の等価回路を示す回路図であり、Ｐ型半導体基
板、Ｎウェル構成を有する入出力保護回路の等価回路を
示す。
【００２４】本形態の等価回路は図１に示すように、外
部との信号のやりとりが行われる入出力端子１０２と、
高電圧が印加される高電位電源端子１０３と、低電圧が
印加される低電位電源端子１０４と、入出力端子１０
３、高電位電源端子１０３及び低電位電源端子１０４に
接続されている被保護素子である内部素子１０６と、入
出力端子１０２と高電位電源端子１０３との間に入出力
端子１０２側をアノードとして接続されているＮウェル
−高濃度Ｐ型拡散層ダイオード１０７と、入出力端子１
０２と低電位電源端子１０４との間に入出力端子１０２
側をエミッタとし、低電位電源１０４側をコレクタとし
て接続されているＰＮＰ型バイポーラトランジスタ１１
０と、ＰＮＰ型バイポーラトランジスタ１１０のベース
と高電位電源端子１０３との間に接続されている寄生Ｎ
ウェル抵抗１０８とから構成されている。
部との信号のやりとりが行われる入出力端子１０２と、
高電圧が印加される高電位電源端子１０３と、低電圧が
印加される低電位電源端子１０４と、入出力端子１０
３、高電位電源端子１０３及び低電位電源端子１０４に
接続されている被保護素子である内部素子１０６と、入
出力端子１０２と高電位電源端子１０３との間に入出力
端子１０２側をアノードとして接続されているＮウェル
−高濃度Ｐ型拡散層ダイオード１０７と、入出力端子１
０２と低電位電源端子１０４との間に入出力端子１０２
側をエミッタとし、低電位電源１０４側をコレクタとし
て接続されているＰＮＰ型バイポーラトランジスタ１１
０と、ＰＮＰ型バイポーラトランジスタ１１０のベース
と高電位電源端子１０３との間に接続されている寄生Ｎ
ウェル抵抗１０８とから構成されている。
【００２５】上記のように構成された回路においては、
入出力端子１０２と高電位電源端子１０３との間にＮウ
ェル−高濃度Ｐ型拡散層ダイオード１０７が接続され、
また、入出力端子１０２と低電位電源端子１０４との間
に設けられているＰＮＰ型バイポーラトランジスタ１１
０のゲートが寄生Ｎウェル抵抗１０８を介して高電位電
源端子１０３に接続されていることによって、入出力端
子１０２に印加される静電パルスがクランプされ、それ
により、内部素子１０６が保護されている。
入出力端子１０２と高電位電源端子１０３との間にＮウ
ェル−高濃度Ｐ型拡散層ダイオード１０７が接続され、
また、入出力端子１０２と低電位電源端子１０４との間
に設けられているＰＮＰ型バイポーラトランジスタ１１
０のゲートが寄生Ｎウェル抵抗１０８を介して高電位電
源端子１０３に接続されていることによって、入出力端
子１０２に印加される静電パルスがクランプされ、それ
により、内部素子１０６が保護されている。
【００２６】さらに、Ｎウェル−高濃度Ｐ型拡散層ダイ
オード１０７のカソードが高電位電源端子１０３に、Ｐ
ＮＰ型バイポーラトランジスタ１１０のコレクタが低電
位電源端子１０４にそれぞれ接続されていることによっ
て、サイリスタ構成となることが回避されている。
オード１０７のカソードが高電位電源端子１０３に、Ｐ
ＮＰ型バイポーラトランジスタ１１０のコレクタが低電
位電源端子１０４にそれぞれ接続されていることによっ
て、サイリスタ構成となることが回避されている。
【００２７】また、図２は、本発明の入出力保護回路の
実施の他の形態の等価回路を示す回路図であり、Ｎ型半
導体基板、Ｐウェル構成を有する入出力保護回路の等価
回路を示す。
実施の他の形態の等価回路を示す回路図であり、Ｎ型半
導体基板、Ｐウェル構成を有する入出力保護回路の等価
回路を示す。
【００２８】本形態の等価回路は図２に示すように、外
部との信号のやりとりが行われる入出力端子１０２と、
高電圧が印加される高電位電源端子１０３と、低電圧が
印加される低電位電源端子１０４と、入出力端子１０
３、高電位電源端子１０３及び低電位電源端子１０４に
接続されている被保護素子である内部素子１０６と、入
出力端子１０２と低電位電源端子１０４との間に入出力
端子１０２側をカソードとして接続されているＰウェル
−高濃度Ｎ型拡散層ダイオード２０７と、入出力端子１
０２と高電位電源端子１０３との間に入出力端子１０２
側をエミッタとし、高電位電源端子１０３側をコレクタ
として接続されているＮＰＮ型バイポーラトランジスタ
２１０と、ＮＰＮ型バイポーラトランジスタ２１０のベ
ースと低電位電源端子１０４との間に接続されている寄
生Ｐウェル抵抗２０８とから構成されている。
部との信号のやりとりが行われる入出力端子１０２と、
高電圧が印加される高電位電源端子１０３と、低電圧が
印加される低電位電源端子１０４と、入出力端子１０
３、高電位電源端子１０３及び低電位電源端子１０４に
接続されている被保護素子である内部素子１０６と、入
出力端子１０２と低電位電源端子１０４との間に入出力
端子１０２側をカソードとして接続されているＰウェル
−高濃度Ｎ型拡散層ダイオード２０７と、入出力端子１
０２と高電位電源端子１０３との間に入出力端子１０２
側をエミッタとし、高電位電源端子１０３側をコレクタ
として接続されているＮＰＮ型バイポーラトランジスタ
２１０と、ＮＰＮ型バイポーラトランジスタ２１０のベ
ースと低電位電源端子１０４との間に接続されている寄
生Ｐウェル抵抗２０８とから構成されている。
【００２９】上記のように構成された回路においても、
図１に示した回路と同様の効果が得られる。
図１に示した回路と同様の効果が得られる。
【００３０】さらに、内部素子１０６の耐圧を考慮し
て、高濃度拡散層を高濃度拡散層と同一の導電型の低濃
度拡散層で覆うことにより、高耐圧の回路にも適用する
ことができる。
て、高濃度拡散層を高濃度拡散層と同一の導電型の低濃
度拡散層で覆うことにより、高耐圧の回路にも適用する
ことができる。
【００３１】
【実施例】以下に、上述した回路構成となる入出力保護
回路の実施例について説明する。
回路の実施例について説明する。
【００３２】（第１の実施例）図３は、図１に示した回
路構成となる入出力保護回路の第１の実施例を示す図で
あり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−
Ａ’断面図である。
路構成となる入出力保護回路の第１の実施例を示す図で
あり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−
Ａ’断面図である。
【００３３】図３に示すように本形態においては、不純
物濃度が１０Ｅ１４〜１０Ｅ１６［ａｔｏｍｓ／ｃ
ｍ3］程度のＰ型半導体基板３０１中の表面部に、接合
深さが２〜１０μｍ、表面不純物濃度が１０Ｅ１５〜１
０Ｅ１７［ａｔｏｍｓ／ｃｍ3］程度のＮウェル３３５
が形成されており、このＮウェル３３５の表面部に、深
さが０．２〜１μｍ、表面不純物濃度が１０Ｅ１９〜１
０Ｅ２０［ａｔｏｍｓ／ｃｍ3］程度の高濃度拡散層と
なる第１の拡散層である高濃度Ｐ型エミッタ３１１、第
２の拡散層である高濃度Ｎ型ベース３１２及び第３の拡
散層である高濃度Ｐ型コレクタ３１３が形成されてい
る。なお、この高濃度拡散層は、酸化膜厚が３００〜１
０００ｎｍの素子分離酸化膜３０５で囲まれており、ま
た、素子分離酸化膜３０５と入出力パッド３０２との間
には層間絶縁膜３０６が設けられている。さらに、高濃
度Ｐ型エミッタ３１１には外部との信号のやりとりを行
うための入出力パッド３０２が、高濃度Ｎ型ベース３１
２には高電圧が印加される高電位電源配線３０３が、高
濃度Ｐ型コレクタ３１３には低電圧が印加される低電位
電源配線３０４がそれぞれ接続されている。
物濃度が１０Ｅ１４〜１０Ｅ１６［ａｔｏｍｓ／ｃ
ｍ3］程度のＰ型半導体基板３０１中の表面部に、接合
深さが２〜１０μｍ、表面不純物濃度が１０Ｅ１５〜１
０Ｅ１７［ａｔｏｍｓ／ｃｍ3］程度のＮウェル３３５
が形成されており、このＮウェル３３５の表面部に、深
さが０．２〜１μｍ、表面不純物濃度が１０Ｅ１９〜１
０Ｅ２０［ａｔｏｍｓ／ｃｍ3］程度の高濃度拡散層と
なる第１の拡散層である高濃度Ｐ型エミッタ３１１、第
２の拡散層である高濃度Ｎ型ベース３１２及び第３の拡
散層である高濃度Ｐ型コレクタ３１３が形成されてい
る。なお、この高濃度拡散層は、酸化膜厚が３００〜１
０００ｎｍの素子分離酸化膜３０５で囲まれており、ま
た、素子分離酸化膜３０５と入出力パッド３０２との間
には層間絶縁膜３０６が設けられている。さらに、高濃
度Ｐ型エミッタ３１１には外部との信号のやりとりを行
うための入出力パッド３０２が、高濃度Ｎ型ベース３１
２には高電圧が印加される高電位電源配線３０３が、高
濃度Ｐ型コレクタ３１３には低電圧が印加される低電位
電源配線３０４がそれぞれ接続されている。
【００３４】上述した高濃度拡散層、素子分離酸化膜３
０５、層間絶縁膜３０６及びコンタクトの形成、並びに
配線方法については従来から知られている方法でそれぞ
れ行われる。
０５、層間絶縁膜３０６及びコンタクトの形成、並びに
配線方法については従来から知られている方法でそれぞ
れ行われる。
【００３５】以下に、上述した高濃度拡散層の構成につ
いて詳細に説明する。
いて詳細に説明する。
【００３６】高濃度拡散層は５本１組で構成され、長さ
は４０〜４００μｍ、太さは５〜２０μｍであり、それ
ぞれの間隔は０．１〜５μｍである。１組が５本から構
成されていれば、２組またはそれ以上の構成でも構わな
い。また、両側の２本については、他の入出力端子用の
保護回路と共用することができる。
は４０〜４００μｍ、太さは５〜２０μｍであり、それ
ぞれの間隔は０．１〜５μｍである。１組が５本から構
成されていれば、２組またはそれ以上の構成でも構わな
い。また、両側の２本については、他の入出力端子用の
保護回路と共用することができる。
【００３７】中心部には、Ｎウェル３３５と逆の導電型
で、低電位電源配線３０４に接続されている高濃度Ｐ型
コレクタ３１３が配置され、高濃度Ｐ型コレクタ３１３
の両側には、Ｎウェル３３５と逆の導電型で、入出力パ
ッド３０２に接続されている高濃度Ｐ型エミッタ３１１
が、高濃度Ｐ型コレクタ３１３に近接して配置されてい
る。
で、低電位電源配線３０４に接続されている高濃度Ｐ型
コレクタ３１３が配置され、高濃度Ｐ型コレクタ３１３
の両側には、Ｎウェル３３５と逆の導電型で、入出力パ
ッド３０２に接続されている高濃度Ｐ型エミッタ３１１
が、高濃度Ｐ型コレクタ３１３に近接して配置されてい
る。
【００３８】これにより、図１に示したように、入出力
端子１０２と低電位電源端子１０４との間にＰＮＰ型バ
イポーラトランジスタ１１０が形成されることになる。
端子１０２と低電位電源端子１０４との間にＰＮＰ型バ
イポーラトランジスタ１１０が形成されることになる。
【００３９】さらに、高濃度Ｐ型エミッタ３１１の高濃
度Ｐ型コレクタ３１３が設けられていない側には、Ｎウ
ェル３３５と同じ導電型で、高電位電源配線３０３に接
続されている高濃度Ｎ型ベース３１２が、高濃度Ｐ型エ
ミッタ３１１に近接して配置されている。
度Ｐ型コレクタ３１３が設けられていない側には、Ｎウ
ェル３３５と同じ導電型で、高電位電源配線３０３に接
続されている高濃度Ｎ型ベース３１２が、高濃度Ｐ型エ
ミッタ３１１に近接して配置されている。
【００４０】これにより、図１に示したように、入出力
端子１０２と高電位電源端子１０３との間にＮウェル−
高濃度Ｐ型拡散層ダイオード１０７が形成されることに
なる。
端子１０２と高電位電源端子１０３との間にＮウェル−
高濃度Ｐ型拡散層ダイオード１０７が形成されることに
なる。
【００４１】また、ＰＮＰ型バイポーラトランジスタ１
１０の高濃度Ｎ型ベース３１２と高電位電源配線３０３
とは、寄生Ｎウェル抵抗１０８を介して接続される構成
となる。
１０の高濃度Ｎ型ベース３１２と高電位電源配線３０３
とは、寄生Ｎウェル抵抗１０８を介して接続される構成
となる。
【００４２】これにより、入出力端子１０２に静電パル
スが印加された場合、印加された静電パルスが、Ｎウェ
ル−高濃度Ｐ型拡散層ダイオード１０７またはＰＮＰバ
イポーラトランジスタ１１０によりクランプされ、内部
素子１０６が保護される。
スが印加された場合、印加された静電パルスが、Ｎウェ
ル−高濃度Ｐ型拡散層ダイオード１０７またはＰＮＰバ
イポーラトランジスタ１１０によりクランプされ、内部
素子１０６が保護される。
【００４３】さらに、従来の入出力保護回路のように、
Ｎウェル中に高電位に接続されている高濃度Ｐ型拡散層
を設ける必要がないため、寄生サイリスタは構成されな
い。よって、入出力に対して高電位及び低電位に挿入す
る保護素子を分離して配置する必要がなく、Ｎウェル３
３５内に集約して形成することが可能となる。
Ｎウェル中に高電位に接続されている高濃度Ｐ型拡散層
を設ける必要がないため、寄生サイリスタは構成されな
い。よって、入出力に対して高電位及び低電位に挿入す
る保護素子を分離して配置する必要がなく、Ｎウェル３
３５内に集約して形成することが可能となる。
【００４４】（第２の実施例）図４は、図１に示した回
路構成となる入出力保護回路の第２の実施例を示す図で
あり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−
Ａ’断面図である。
路構成となる入出力保護回路の第２の実施例を示す図で
あり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−
Ａ’断面図である。
【００４５】図４に示すように本形態においては、不純
物濃度が１０Ｅ１４〜１０Ｅ１６［ａｔｏｍｓ／ｃ
ｍ3］程度のＰ型半導体基板４０１中の表面部に、接合
深さが２〜１０μｍ、表面不純物濃度が１０Ｅ１５〜１
０Ｅ１７［ａｔｏｍｓ／ｃｍ3］程度のＮウェル４３５
が形成されており、このＮウェル４３５の表面部及び周
辺部に、深さが０．２〜１μｍ、表面不純物濃度が１０
Ｅ１９〜１０Ｅ２０［ａｔｏｍｓ／ｃｍ3］程度の高濃
度拡散層となる第１の拡散層である高濃度Ｐ型エミッタ
４１１、第２の拡散層である高濃度Ｎ型ベース４１２及
び第３の拡散層である高濃度Ｐ型コレクタ４１３が形成
されている。なお、この高濃度拡散層は、酸化膜厚が３
００〜１０００ｎｍの素子分離酸化膜４０５で囲まれて
おり、また、素子分離酸化膜４０５と入出力パッド４０
２との間には層間絶縁膜４０６が設けられている。さら
に、高濃度Ｐ型エミッタ４１１には外部との信号のやり
とりを行うための入出力パッド４０２が、高濃度Ｎ型ベ
ース４１２には高電圧が印加される高電位電源配線４０
３が、高濃度Ｐ型コレクタ４１３には低電圧が印加され
る低電位電源配線４０４がそれぞれ接続されている。
物濃度が１０Ｅ１４〜１０Ｅ１６［ａｔｏｍｓ／ｃ
ｍ3］程度のＰ型半導体基板４０１中の表面部に、接合
深さが２〜１０μｍ、表面不純物濃度が１０Ｅ１５〜１
０Ｅ１７［ａｔｏｍｓ／ｃｍ3］程度のＮウェル４３５
が形成されており、このＮウェル４３５の表面部及び周
辺部に、深さが０．２〜１μｍ、表面不純物濃度が１０
Ｅ１９〜１０Ｅ２０［ａｔｏｍｓ／ｃｍ3］程度の高濃
度拡散層となる第１の拡散層である高濃度Ｐ型エミッタ
４１１、第２の拡散層である高濃度Ｎ型ベース４１２及
び第３の拡散層である高濃度Ｐ型コレクタ４１３が形成
されている。なお、この高濃度拡散層は、酸化膜厚が３
００〜１０００ｎｍの素子分離酸化膜４０５で囲まれて
おり、また、素子分離酸化膜４０５と入出力パッド４０
２との間には層間絶縁膜４０６が設けられている。さら
に、高濃度Ｐ型エミッタ４１１には外部との信号のやり
とりを行うための入出力パッド４０２が、高濃度Ｎ型ベ
ース４１２には高電圧が印加される高電位電源配線４０
３が、高濃度Ｐ型コレクタ４１３には低電圧が印加され
る低電位電源配線４０４がそれぞれ接続されている。
【００４６】上述した高濃度拡散層、素子分離酸化膜４
０５、層間絶縁膜４０６及びコンタクトの形成、並びに
配線方法については従来から知られている方法でそれぞ
れ行われる。
０５、層間絶縁膜４０６及びコンタクトの形成、並びに
配線方法については従来から知られている方法でそれぞ
れ行われる。
【００４７】以下に、上述した高濃度拡散層の構成につ
いて詳細に説明する。
いて詳細に説明する。
【００４８】高濃度拡散層は５本１組で構成され、長さ
は４０〜４００μｍ、太さは５〜２０μｍであり、それ
ぞれの間隔は０．１〜５μｍである。１組が５本から構
成されていれば、２組またはそれ以上の構成でも構わな
い。また、両側の２本については、他の入出力端子用の
保護回路と共用することができる。
は４０〜４００μｍ、太さは５〜２０μｍであり、それ
ぞれの間隔は０．１〜５μｍである。１組が５本から構
成されていれば、２組またはそれ以上の構成でも構わな
い。また、両側の２本については、他の入出力端子用の
保護回路と共用することができる。
【００４９】中心部には、Ｎウェル４３５と同じ導電型
で、高電位電源配線４０４に接続されている高濃度Ｎ型
ベース４１２が配置され、高濃度Ｎ型ベース４１２の両
側には、Ｎウェル４３５と逆の導電型で、入出力パッド
４０２に接続されている高濃度Ｐ型エミッタ４１１が、
高濃度Ｎ型ベース４１２に近接して配置されている。
で、高電位電源配線４０４に接続されている高濃度Ｎ型
ベース４１２が配置され、高濃度Ｎ型ベース４１２の両
側には、Ｎウェル４３５と逆の導電型で、入出力パッド
４０２に接続されている高濃度Ｐ型エミッタ４１１が、
高濃度Ｎ型ベース４１２に近接して配置されている。
【００５０】これにより、図１に示したように、入出力
端子１０２と高電位電源端子１０３との間にＮウェル−
高濃度Ｐ型拡散層ダイオード１０７が形成されることに
なる。
端子１０２と高電位電源端子１０３との間にＮウェル−
高濃度Ｐ型拡散層ダイオード１０７が形成されることに
なる。
【００５１】さらに、高濃度Ｐ型エミッタ４１１の高濃
度Ｎ型ベース４１２が設けられていない側のＮウェル４
３５の周辺部には、Ｎウェル４３５と逆の導電型で、低
電位電源配線４０４に接続されている高濃度Ｐ型コレク
タ４１３が、高濃度Ｐ型エミッタ４１１に近接して配置
されている。
度Ｎ型ベース４１２が設けられていない側のＮウェル４
３５の周辺部には、Ｎウェル４３５と逆の導電型で、低
電位電源配線４０４に接続されている高濃度Ｐ型コレク
タ４１３が、高濃度Ｐ型エミッタ４１１に近接して配置
されている。
【００５２】これにより、図１に示したように、入出力
端子１０２と低電位電源端子１０４との間にＰＮＰ型バ
イポーラトランジスタ１１０が形成されることになる。
端子１０２と低電位電源端子１０４との間にＰＮＰ型バ
イポーラトランジスタ１１０が形成されることになる。
【００５３】また、ＰＮＰ型バイポーラトランジスタ１
１０の高濃度Ｎ型ベース４１２と高電位電源配線４０３
とは、寄生Ｎウェル抵抗１０８を介して接続される構成
となる。
１０の高濃度Ｎ型ベース４１２と高電位電源配線４０３
とは、寄生Ｎウェル抵抗１０８を介して接続される構成
となる。
【００５４】これにより、入出力端子１０２に静電パル
スが印加された場合、印加された静電パルスが、Ｎウェ
ル−高濃度Ｐ型拡散層ダイオード１０７またはＰＮＰバ
イポーラトランジスタ１１０によりクランプされ、内部
素子１０６が保護される。
スが印加された場合、印加された静電パルスが、Ｎウェ
ル−高濃度Ｐ型拡散層ダイオード１０７またはＰＮＰバ
イポーラトランジスタ１１０によりクランプされ、内部
素子１０６が保護される。
【００５５】さらに、従来の入出力保護回路のように、
Ｎウェル中に高電位に接続されている高濃度Ｐ型拡散層
を設ける必要がないため、寄生サイリスタは構成されな
い。よって、入出力に対して高電位及び低電位に挿入す
る保護素子を分離して配置する必要がなく、Ｎウェル３
３５内に集約して形成することが可能となる。
Ｎウェル中に高電位に接続されている高濃度Ｐ型拡散層
を設ける必要がないため、寄生サイリスタは構成されな
い。よって、入出力に対して高電位及び低電位に挿入す
る保護素子を分離して配置する必要がなく、Ｎウェル３
３５内に集約して形成することが可能となる。
【００５６】本実施例においては、回路の集積度を２０
〜４０％向上させることができた。
〜４０％向上させることができた。
【００５７】なお、上述した第１及び第２の実施例にお
いては、図１に示した回路構成となる保護回路について
説明したが、第１及び第２の実施例において説明した導
電型（Ｐ型とＮ型）を逆にすれば、図２に示した回路構
成となる。
いては、図１に示した回路構成となる保護回路について
説明したが、第１及び第２の実施例において説明した導
電型（Ｐ型とＮ型）を逆にすれば、図２に示した回路構
成となる。
【００５８】
【発明の効果】以上説明したように本発明においては、
寄生サイリスタが形成されず、素子を近接させて配置し
た場合においてもラッチアップが生じることはないた
め、回路の集積度を向上させることができる。
寄生サイリスタが形成されず、素子を近接させて配置し
た場合においてもラッチアップが生じることはないた
め、回路の集積度を向上させることができる。
【図１】本発明の入出力保護回路の実施の一形態の等価
回路を示す回路図である。
回路を示す回路図である。
【図２】本発明の入出力保護回路の実施の他の形態の等
価回路を示す回路図である。
価回路を示す回路図である。
【図３】図１に示した回路構成となる入出力保護回路の
第１の実施例を示す図であり、（ａ）は上面図、（ｂ）
は（ａ）に示したＡ−Ａ’断面図である。
第１の実施例を示す図であり、（ａ）は上面図、（ｂ）
は（ａ）に示したＡ−Ａ’断面図である。
【図４】図１に示した回路構成となる入出力保護回路の
第２の実施例を示す図であり、（ａ）は上面図、（ｂ）
は（ａ）に示したＡ−Ａ’断面図である。
第２の実施例を示す図であり、（ａ）は上面図、（ｂ）
は（ａ）に示したＡ−Ａ’断面図である。
【図５】従来の入出力保護回路の一構成例を示す図であ
り、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’
断面図である。
り、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’
断面図である。
【図６】図５に示した入出力保護回路の等価回路を示す
回路図である。
回路図である。
１０２ 入出力端子 １０３ 高電位電源端子 １０４ 低電位電源端子 １０６ 内部素子 １０７ Ｎウェル−高濃度Ｐ型拡散層ダイオード １０８ 寄生Ｎウェル抵抗 １１０ ＰＮＰバイポーラトランジスタ ２０７ Ｐウェル−高濃度Ｎ型拡散層ダイオード ２０８ 寄生Ｐウェル抵抗 ２１０ ＮＰＮバイポーラトランジスタ ３０１，４０１ Ｐ型半導体基板 ３０２，４０２ 入出力パッド ３０３，４０３ 高電位電源配線 ３０４，４０４ 低電位電源配線 ３０５，４０５ 素子分離酸化膜 ３０６，４０６ 層間絶縁膜 ３１１，４１１ 高濃度Ｐ型エミッタ ３１２，４１２ 高濃度Ｎ型ベース ３１３，４１３ 高濃度Ｐ型コレクタ ３３５，４３５ Ｎウェル
Claims (5)
- 【請求項１】 第１導電型を有する半導体基板と、 該半導体基板上の一部に形成され、前記半導体基板とは
逆の導電型の第２導電型の領域と、 該第２導電型の領域内または周辺部に形成されている複
数の拡散層と、 該拡散層と外部との信号のやりとりを行うための入出力
パッドと、 該拡散層に対して高電圧を印加するための高電位電源配
線と、 該拡散層に対して低電圧を印加するための低電位電源配
線とを有してなる入出力保護回路において、 前記拡散層は、 前記入出力パッドと接続されている第１導電型の第１の
拡散層と、 前記高電位電源配線と接続されている第２導電型の第２
の拡散層と、 前記低電位電源配線と接続されている第１導電型の第３
の拡散層とを有することを特徴とする入出力保護回路。 - 【請求項２】 請求項１に記載の入出力保護回路におい
て、 前記第１導電型はＰ型であり、 前記第２導電型はＮ型であることを特徴とする入出力保
護回路。 - 【請求項３】 請求項１に記載の入出力保護回路におい
て、 前記第１導電型はＮ型であり、 前記第２導電型はＰ型であることを特徴とする入出力保
護回路。 - 【請求項４】 外部との信号のやりとりが行われる入出
力端子と、高電圧が印加される高電位電源端子と、低電
圧が印加される低電位電源端子とに接続されている被保
護素子を、前記入出力端子に印加される静電パルスから
保護する入出力保護回路において、 前記入出力端子と前記高電位電源端子との間に前記入出
力端子側をアノードとして接続されているダイオード
と、 前記入出力端子と前記低電位電源端子との間に前記入出
力端子側をエミッタとし、前記低電位電源側をコレクタ
として接続されているトランジスタと、 該トランジスタのベースと前記高電位電源端子との間に
接続されている寄生抵抗とを有することを特徴とする入
出力保護回路。 - 【請求項５】 外部との信号のやりとりが行われる入出
力端子と、高電圧が印加される高電位電源端子と、低電
圧が印加される低電位電源端子とに接続されている被保
護素子を、前記入出力端子に印加される静電パルスから
保護する入出力保護回路において、 前記入出力端子と前記低電位電源端子との間に前記入出
力端子側をカソードとして接続されているダイオード
と、 前記入出力端子と前記高電位電源端子との間に前記入出
力端子側をエミッタとし、前記高電位電源側をコレクタ
として接続されているトランジスタと、 該トランジスタのベースと前記低電位電源端子との間に
接続されている寄生抵抗とを有することを特徴とする入
出力保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02161197A JP3211871B2 (ja) | 1997-02-04 | 1997-02-04 | 入出力保護回路 |
| US09/017,862 US5990731A (en) | 1997-02-04 | 1998-02-03 | Input/output protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02161197A JP3211871B2 (ja) | 1997-02-04 | 1997-02-04 | 入出力保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001001369A Division JP2001223277A (ja) | 2001-01-09 | 2001-01-09 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223846A true JPH10223846A (ja) | 1998-08-21 |
| JP3211871B2 JP3211871B2 (ja) | 2001-09-25 |
Family
ID=12059846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02161197A Expired - Fee Related JP3211871B2 (ja) | 1997-02-04 | 1997-02-04 | 入出力保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5990731A (ja) |
| JP (1) | JP3211871B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8536680B2 (en) | 2008-06-05 | 2013-09-17 | Renesas Electronics Corporation | ESD protection circuit and semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5633860B2 (ja) * | 2010-07-06 | 2014-12-03 | 株式会社リコー | アナログ信号バッファおよび画像読取装置 |
| JP5656658B2 (ja) * | 2011-01-14 | 2015-01-21 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117118A (en) * | 1988-10-19 | 1992-05-26 | Astex Co., Ltd. | Photoelectric switch using an integrated circuit with reduced interconnections |
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