CN118380462B - 硅控整流器结构 - Google Patents
硅控整流器结构 Download PDFInfo
- Publication number
- CN118380462B CN118380462B CN202410841645.1A CN202410841645A CN118380462B CN 118380462 B CN118380462 B CN 118380462B CN 202410841645 A CN202410841645 A CN 202410841645A CN 118380462 B CN118380462 B CN 118380462B
- Authority
- CN
- China
- Prior art keywords
- region
- regions
- type well
- well region
- adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 37
- 239000010703 silicon Substances 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种硅控整流器结构，包括：按照列方向依次设置在衬底内的第一阱区至第N阱区，第一阱区为N型阱区；设置在每个阱区内中若干P+区和若干N+区，P+区和N+区在行方向和列方向上均为交叉设置；沿着列方向的P+区和相邻的N+区之间通过N型阱区和P型阱区隔开，P+区在列方向上和相邻的N+区以及N型阱区和P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，P+区在行方向上与相邻的N+区以及N+区在行方向上与相邻的P+区均组成触发二极管；第一阱区中的所有P+区均接阳极端，第N阱区中的所有N+区均接阴极端，在列方向上，将相邻的N+区与P+区电性连接。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种硅控整流器结构。
背景技术
SCR结构的优点为导通之后的导通电阻极低、面积小以及ESD电流承受能力高。因此，SCR结构使用非常广泛。
现有技术的SCR结构如图1，SOI基底，所述SOI基底包括底层硅以及依次位于所述底层硅表面的埋氧层111（BOX层）和顶层硅；位于顶层硅内的若干个浅沟槽隔离结构112，位于浅沟槽隔离结构112之间的顶层硅内的相邻的N型阱区113和P型阱区114；在N型阱区113内形成第一N+区115作为N型体区，在N型阱区113内形成第一P+区116作为阳极，第一N+区115和第一P+区116之间为部分N型阱区。在P型阱区114内形成第二N+区117作为阴极，在P型阱区114内形成第二P+区118作为P型体区，第二N+区117和第二P+区118之间为部分P型阱区。第一P+区116和第二N+区117之间为部分N型阱区和部分P型阱区。其电路结构如图2，其包括：电阻Rnw、电阻Rpw、三极管Q1和三极管Q2。三极管Q1为PNP，三极管Q2为NPN。三极管Q1的集电极接电阻Rnw的第一端，并接电源电压。三极管Q1的基极接电阻Rnw的第二端同时还接三极管Q2的集电极。三极管Q1的发射集接三极管Q2的基极同时还接电阻Rpw的第一端。Rpw的第二端接三极管Q2的发射极同时还接地。图1中的，第一P+区116、第一P+区116和第二N+区117之间的N型阱区和第一P+区116和第二N+区117之间的P型阱区组成PNP的三极管Q1。第二N+区117、第一P+区116和第二N+区117之间的P型阱区和第一P+区116和第二N+区117之间的N型阱区组成NPN的三极管Q2。图2的SCR结构导通电压 (Vt1) 的高低由NW/PW决定，所以其导通电压非常高，需搭配额外电路才能有效保护内部电路。具体的，在图2的SCR结构之外增加触发二极管，如图3，需要在三极管Q1的基极和三极管Q2的发射集之间串联两个二极管D2和二极管D3，二极管D1是自身寄生的二极管。借由外部触发源强制SCR结构导通，可以得到很低的导通电压。其导通电压约为Vd1+Vd2+Vd3，Vd1为二极管D1的导通电压，Vd2为二极管D2的导通电压，Vd3为二极管D3的导通电压。并且，导通电压可随着触发二极管的个数调整。
然而，现有技术带有触发二极管的SCR结构如图4，在SCR结构之外的半导体器件中，增加触发二极管120。触发二极管120包括N型阱区121、在N型阱区121内形成的N+区122和P+区123。SCR结构110如图1，因此，如果需要在电路中增加触发二极管的个数时，在结构上需要在横向增加二极管结构的个数。需要增加SCR电路的个数时，在结构上需要在横向增加SCR结构的个数。随着功耗与高速应用的需求提高，现有技术的二极管触发硅控整流器出现面积较大、寄生电容大和漏电流大的问题。
发明内容
本发明的目的在于提供一种硅控整流器结构，可以降低硅控整流器结构的面积、寄生电容和漏电流。
为了达到上述目的，本发明提供了一种硅控整流器结构，包括：
按照列方向依次设置在衬底内的第一阱区至第N阱区，N个所述阱区包括若干个N型阱区和若干个P型阱区，且所述第一阱区为N型阱区；
设置在每个所述阱区内中若干P+区和若干N+区，所述N+区的离子浓度大于所述N型阱区的离子浓度，所述P+区的离子浓度大于所述P型阱区的离子浓度，所有所述P+区和N+区组合呈阵列形式，所述P+区和N+区在行方向和列方向上均为交叉设置，所述列方向和行方向相互垂直设置；
其中，沿着所述列方向的P+区和相邻的N+区之间通过部分N型阱区和部分P型阱区隔开，所述P+区在列方向上和相邻的N+区以及部分N型阱区和部分P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，所述P+区在行方向上与相邻的N+区以及所述N+区在行方向上与相邻的P+区均组成硅控整流器电路的触发二极管；
所述第一阱区中的所有P+区均接阳极端，所述第N阱区中的所有N+区均接阴极端，在所述列方向上，将相邻的所述N+区与P+区电性连接，且每个所述P+区电性连接一个阳极端或者一个N+区，每个所述N+区电性连接一个阴极端或者一个P+区。
可选的，在所述的硅控整流器结构中，所述硅控整流器电路包括：PNP三极管、NPN三极管、N型阱区电阻、P型阱区电阻和触发二极管，所述PNP三极管的集电极接N型阱区电阻的第一端，并接阳极端；所述PNP三极管的基极接N型阱区电阻的第二端同时还接NPN三极管的集电极；所述PNP三极管的发射集接NPN三极管的基极同时还接P型阱区电阻的第一端；所述P型阱区电阻的第二端接NPN三极管的发射极同时还接地，所述触发二极管接在PNP三极管的基极和NPN三极管的发射极之间。
可选的，在所述的硅控整流器结构中，当增加所述硅控整流器的个数时，在所述行方向上增加所述P+区和N+区。
可选的，在所述的硅控整流器结构中，当增加触发二极管的个数时，在所述列方向上增加所述P+区和N+区。
可选的，在所述的硅控整流器结构中，将相邻的所述N+区与P+区使用金属线电性连接。
本发明还提供了一种硅控整流器结构，包括：
按照列方向依次设置在衬底内的第一阱区至第N阱区，N个阱区包括若干个N型阱区和若干个P型阱区，且所述第一阱区为N型阱区；
设置在每个所述阱区内中若干P+区和若干N+区，所述N+区的离子浓度大于所述N型阱区的离子浓度，所述P+区的离子浓度大于所述P型阱区的离子浓度，所有所述P+区和N+区组合呈阵列形式，所述P+区和N+区在行方向上交叉设置，所述列方向和行方向相互垂直设置；
所有所述N型阱区中的所有P+区相接并接阳极端，所述第N阱区中的所有N+区相接并接阴极端，在所述列方向上，将同一列N型阱区的所述N+区与同一列相邻的P型阱区的P+区电性连接；
其中，沿着所述列方向的P+区和相邻的N+区之间通过部分N型阱区和部分P型阱区隔开，所述P+区在列方向上和相邻的N+区以及部分N型阱区和部分P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，所述P+区在行方向上与相邻的N+区以及所述N+区在行方向上与相邻的P+区组成硅控整流器电路的触发二极管。
可选的，在所述的硅控整流器结构中，所述硅控整流器电路包括：PNP三极管、NPN三极管、N型阱区电阻、P型阱区电阻和触发二极管，所述PNP三极管的集电极接N型阱区电阻的第一端，并接阳极端；所述PNP三极管的基极接N型阱区电阻的第二端同时还接NPN三极管的集电极；所述PNP三极管的发射集接NPN三极管的基极同时还接P型阱区电阻的第一端；所述P型阱区电阻的第二端接NPN三极管的发射极同时还接地，所述触发二极管接在PNP三极管的基极和NPN三极管的发射极之间。
可选的，在所述的硅控整流器结构中，当增加硅控整流器电路的PNP三极管和NPN三极管的个数时，在所述列方向上增加P+区和N+区。
可选的，在所述的硅控整流器结构中，当增加硅控整流器电路的触发二极管的个数时，在所述行方向上增加所述P+区和N+区。
可选的，在所述的硅控整流器结构中，将同一列N型阱区的所述N+区与同一列相邻的P型阱区的P+区使用金属线电性连接。
在本发明提供的硅控整流器结构中，将触发二极管和硅控整流器集成在一起，形成阵列形式的结构，降低了硅控整流器结构的面积、寄生电容和漏电流。
附图说明
图1是现有技术的硅控整流器结构的示意图；
图2是现有技术的硅控整流器结构的电路图；
图3是现有技术的增加外部触发二极管的硅控整流器的电路图；
图4是现有技术的增加外部触发二极管的硅控整流器的结构示意图图；
图5是本发明实施例一的硅控整流器的结构示意图；
图6是本发明实施例二的硅控整流器的结构示意图；
图7是本发明实施例二的增加阱区后的硅控整流器的结构示意图；
图中：110-SCR结构、111-埋氧层、112-浅沟槽隔离结构、113-N型阱区、114-P型阱区、115-第一N+区、116-第一P+区、117-第二N+区、118-第二P+区、120-二极管、121-N型阱区、122-N+区、123-P+区、211-第一N型阱区、212-第一P型阱区、213-第一N+区、214-第一P+区、215-第二N+区、216-第二P+区、217-第三N+区、218-第三P+区、219-第四P+区、220-第四N+区、221-第五N+区、222-第五P+区、223-第三阱区、224-第六N+区、225-第六P+区、226-第七N+区、227-第七P+区、228-第八N+区。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
并且，应该理解，当层（或膜）、区域、图案或结构被称作在衬底、层（或膜）、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
实施例一
请参照图5，本发明提供了一种硅控整流器结构，包括：
按照列方向依次设置在衬底内的第一阱区至第N阱区，N个阱区包括若干个N型阱区和若干个P型阱区，且第一阱区为N型阱区；
设置在每个阱区内中若干P+区和若干N+区，N+区的离子浓度大于N型阱区的离子浓度，P+区的离子浓度大于P型阱区的离子浓度，所有P+区和N+区组合呈阵列形式，P+区和N+区在行方向和列方向上均为交叉设置，列方向和行方向相互垂直设置；
其中，沿着列方向的P+区和相邻的N+区之间通过部分N型阱区和部分P型阱区隔开，P+区在列方向上和相邻的N+区以及部分N型阱区和部分P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，P+区在行方向上与相邻的N+区以及N+区在行方向上与相邻的P+区均组成硅控整流器电路的触发二极管；
第一阱区中的所有P+区均接阳极端，第N阱区中的所有N+区均接阴极端，在列方向上，将相邻的N+区与P+区电性连接，且每个P+区电性连接一个阳极端或者一个N+区，每个N+区电性连接一个阴极端或者一个P+区。
本发明实施例中，将相邻的N+区与P+区使用金属线电性连接。设置在所有P+和N+区表面的金属硅化物层，每个金属硅化物层之间具有间距。每个金属硅化物层之间通过栅多晶硅隔开或者通过硅化物阻挡层隔开。
请参照图3，硅控整流器电路包括：PNP三极管Q1、NPN三极管Q2、N型阱区电阻Rnw、P型阱区电阻Rpw和触发二极管，PNP三极管Q1的集电极接N型阱区电阻Rnw的第一端，并接阳极端；PNP三极管Q1的基极接N型阱区电阻Rnw的第二端同时还接NPN三极管Q2的集电极；PNP三极管Q1的发射集接NPN三极管Q2的基极同时还接P型阱区电阻Rpw的第一端；P型阱区电阻Rpw的第二端接NPN三极管Q2的发射极同时还接地，触发二极管D2和D3串联并接在PNP三极管Q1的基极和NPN三极管Q2的发射极之间。如果只有一个触发二极管，则直接接在PNP三极管Q1的基极和NPN三极管Q2的发射极之间。图3中的二极管D1是自身的寄生二极管。
本发明实施例中，当增加硅控整流器的个数时，在行方向上增加P+区和N+区的个数。当增加触发二极管的个数时，在列方向上增加P+区和N+区的个数。例如图5，包括按照列方向依次设置的第一N型阱区211和第一P型阱区212。在第一N型阱区211内依次设置的第一N+区213、第一P+区214和第二N+区215。在第一P型阱区212内依次设置的第二P+区216、第三N+区217和第三P+区218。第一N+区213和第一P+区214之间通过硅化物阻挡层隔开，第一P+区214和第二N+区215之间通过硅化物阻挡层隔开，第一N+区213和第二P+区216表面的金属硅化物之间通过硅化物阻挡层隔开，第一P+区214和第三N+区217表面的金属硅化物之间通过硅化物阻挡层隔开，第二N+区215和第三P+区218之间通过硅化物阻挡层隔开。第一P+区214到第一N+区213以及第一P+区214到第二N+区215均可形成触发二极管D1、第二P+区216到第三N+区217以及第三P+区218到第三N+区217均可形成触发二极管D2。第一P+区214到第三N+区217以及第一P+区214到第三N+区217之间的第一N型阱区211和第一P型阱区212组成SCR结构。第一N+区213和第二P+区216通过金属线连通，第二N+区215和第三P+区218通过金属线连通，第一P+区214接PAD，第三N+区217接VSS。
请参照图6，在图5的基础上，在行方向增加了第四P+区219和第四N+区220、第五N+区221和第五P+区222。第四P+区219接PAD，第五N+区221接VSS，第四N+区220和第五P+区222通过金属线连通。第四P+区219到第二N+区215、第四P+区219到第四N+区220组成D1二极管。第三P+区218到第五N+区221、第五P+区222到第五N+区221组成D2二极管。第四P+区219和第五N+区221组成SCR结构，所以相当于在行方向上增加了SCR结构。在列方向上增加二极管时，增加的方法在列方向上参照第四P+区219到第二N+区215、第四P+区219到第四N+区220组成D1二极管的方法。
实施例二
本发明提供了一种硅控整流器结构，包括：
按照列方向依次设置在衬底内的第一阱区至第N阱区，N个阱区包括若干个N型阱区和若干个P型阱区，且第一阱区和第二阱区均为N型阱区；
设置在每个阱区内中若干P+区和若干N+区，N+区的离子浓度大于N型阱区的离子浓度，P+区的离子浓度大于P型阱区的离子浓度，所有P+区和N+区组合呈阵列形式，P+区和N+区在行方向上交叉设置，在列方向上每隔一行交叉设置，列方向和行方向相互垂直设置；
其中，沿着列方向的P+区和相邻的N+区之间通过部分N型阱区和部分P型阱区隔开，P+区在列方向上和相邻的N+区以及部分N型阱区和部分P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，P+区在行方向上与相邻的N+区以及N+区在行方向上与相邻的P+区组成硅控整流器电路的触发二极管；
第二阱区中的所有P+区接阳极端，第N阱区中的所有N+区均接阴极端，在列方向上，将间隔一行并且同一列的N+区与P+区电性连接，且每个P+区电性连接一个阳极端或者一个N+区，每个N+区电性连接一个阴极端或者一个P+区。
请参照图3，硅控整流器电路包括：PNP三极管Q1、NPN三极管Q2、N型阱区电阻Rnw、P型阱区电阻Rpw和触发二极管，PNP三极管Q1的集电极接N型阱区电阻Rnw的第一端，并接阳极端；PNP三极管Q1的基极接N型阱区电阻Rnw的第二端同时还接NPN三极管Q2的集电极；PNP三极管Q1的发射集接NPN三极管Q2的基极同时还接P型阱区电阻Rpw的第一端；P型阱区电阻Rpw的第二端接NPN三极管Q2的发射极同时还接地，触发二极管D2和D3串联并接在PNP三极管Q1的基极和NPN三极管Q2的发射极之间。如果只有一个触发二极管，则直接接在PNP三极管Q1的基极和NPN三极管Q2的发射极之间。图3中的二极管D1是自身的寄生二极管。
本发明实施例中，当增加硅控整流器电路的PNP三极管和NPN三极管的个数时，在列方向上增加P+区和N+区。当增加硅控整流器电路的触发二极管的个数时，在行方向上增加P+区和N+区。请参照图7，图7在图6的基础上增加了第三阱区223（增加后可以作为重新排列的第一个阱区），第三阱区223、第六N+区224、第六P+区225、第七N+区226、第七P+区227、第八N+区228，第三阱区223是沿着列方向增加在第一N型阱区211的上方，所以第三阱区223是N型阱区，本发明实施例是第三阱区223和第一N型阱区211相邻，第一N型阱区211和第一P型阱区212相邻。将第一N型阱区211和第三阱区223中的所有P+区使用金属线相接并接阳极端，所有N+区使用金属线相接并接阴极端。在列方向上，将第一N型阱区211的N+区与第一P型阱区212同一列P型阱区的P+区使用金属线电性连接。所以本发明实施例二的第六N+区224、第一N+区213和第二P+区216使用金属线电性连接，第七N+区226、第二N+区215和第三P+区218使用金属线电性连接，第八N+区228、第四N+区220和第五P+区222使用金属线电性连接。第六P+区225和第一P+区214连接，第七P+区227和第四P+区219连接，第三N+区217和第五N+区221均接VSS。第一P+区214和第三N+区217不连接，第一P+区214和第三N+区217不连接。第一P+区214到第三N+区217以及第一P+区214到第三N+区217之间的第一N型阱区211和第一P型阱区212组成SCR结构。第四P+区219到第五N+区221组成SCR结构。增加了第三阱区以及第三阱区内的P+区和N+区，增加了SCR结构。第二P+区216到第三N+区217、第三P+区218到第七P+区227以及第三P+区218到第五N+区221均组成触发二极管，在行方向上可以按照此方法通过增加P+区和N+区的方法增加二极管的个数。
综上，在本发明实施例提供的硅控整流器结构中，将触发二极管和硅控整流器集成在一起，形成阵列形式的结构，降低了硅控整流器结构的面积、寄生电容和漏电流。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种硅控整流器结构，其特征在于，包括：
按照列方向依次设置在衬底内的第一阱区至第N阱区，N个所述阱区包括若干个N型阱区和若干个P型阱区，且所述第一阱区为N型阱区；
设置在每个所述阱区内中若干P+区和若干N+区，所述N+区的离子浓度大于所述N型阱区的离子浓度，所述P+区的离子浓度大于所述P型阱区的离子浓度，所有所述P+区和N+区组合呈阵列形式，所述P+区和N+区在行方向和列方向上均为交叉设置，所述列方向和行方向相互垂直设置；
其中，沿着所述列方向的P+区和相邻的N+区之间通过部分N型阱区和部分P型阱区隔开，所述P+区在列方向上和相邻的N+区以及部分N型阱区和部分P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，所述P+区在行方向上与相邻的N+区以及所述N+区在行方向上与相邻的P+区均组成硅控整流器电路的触发二极管；
所述第一阱区中的所有P+区均接阳极端，所述第N阱区中的所有N+区均接阴极端，在所述列方向上，将相邻的所述N+区与P+区电性连接，且每个所述P+区电性连接一个阳极端或者一个N+区，每个所述N+区电性连接一个阴极端或者一个P+区。
2.如权利要求1所述的硅控整流器结构，其特征在于，所述硅控整流器电路包括：PNP三极管、NPN三极管、N型阱区电阻、P型阱区电阻和触发二极管，所述PNP三极管的集电极接N型阱区电阻的第一端，并接阳极端；所述PNP三极管的基极接N型阱区电阻的第二端同时还接NPN三极管的集电极；所述PNP三极管的发射集接NPN三极管的基极同时还接P型阱区电阻的第一端；所述P型阱区电阻的第二端接NPN三极管的发射极同时还接地，所述触发二极管接在PNP三极管的基极和NPN三极管的发射极之间。
3.如权利要求1所述的硅控整流器结构，其特征在于，当增加所述硅控整流器的个数时，在所述行方向上增加所述P+区和N+区。
4.如权利要求1所述的硅控整流器结构，其特征在于，当增加触发二极管的个数时，在所述列方向上增加所述P+区和N+区。
5.如权利要求1所述的硅控整流器结构，其特征在于，将相邻的所述N+区与P+区使用金属线电性连接。
6.一种硅控整流器结构，其特征在于，包括：
按照列方向依次设置在衬底内的第一阱区至第N阱区，N个阱区包括若干个N型阱区和若干个P型阱区，且所述第一阱区为N型阱区；
设置在每个所述阱区内中若干P+区和若干N+区，所述N+区的离子浓度大于所述N型阱区的离子浓度，所述P+区的离子浓度大于所述P型阱区的离子浓度，所有所述P+区和N+区组合呈阵列形式，所述P+区和N+区在行方向上交叉设置，所述列方向和行方向相互垂直设置；
所有所述N型阱区中的所有P+区相接并接阳极端，所述第N阱区中的所有N+区相接并接阴极端，在所述列方向上，将同一列N型阱区的所述N+区与同一列相邻的P型阱区的P+区电性连接；
其中，沿着所述列方向的P+区和相邻的N+区之间通过部分N型阱区和部分P型阱区隔开，所述P+区在列方向上和相邻的N+区以及部分N型阱区和部分P型阱区形成硅控整流器电路的PNP三极管和NPN三极管，所述P+区在行方向上与相邻的N+区以及所述N+区在行方向上与相邻的P+区组成硅控整流器电路的触发二极管。
7.如权利要求6所述的硅控整流器结构，其特征在于，所述硅控整流器电路包括：PNP三极管、NPN三极管、N型阱区电阻、P型阱区电阻和触发二极管，所述PNP三极管的集电极接N型阱区电阻的第一端，并接阳极端；所述PNP三极管的基极接N型阱区电阻的第二端同时还接NPN三极管的集电极；所述PNP三极管的发射集接NPN三极管的基极同时还接P型阱区电阻的第一端；所述P型阱区电阻的第二端接NPN三极管的发射极同时还接地，所述触发二极管接在PNP三极管的基极和NPN三极管的发射极之间。
8.如权利要求6所述的硅控整流器结构，其特征在于，当增加硅控整流器电路的PNP三极管和NPN三极管的个数时，在所述列方向上增加P+区和N+区。
9.如权利要求6所述的硅控整流器结构，其特征在于，当增加硅控整流器电路的触发二极管的个数时，在所述行方向上增加所述P+区和N+区。
10.如权利要求6所述的硅控整流器结构，其特征在于，将同一列N型阱区的所述N+区与同一列相邻的P型阱区的P+区使用金属线电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410841645.1A CN118380462B (zh) | 2024-06-27 | 2024-06-27 | 硅控整流器结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410841645.1A CN118380462B (zh) | 2024-06-27 | 2024-06-27 | 硅控整流器结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN118380462A CN118380462A (zh) | 2024-07-23 |
| CN118380462B true CN118380462B (zh) | 2024-09-06 |
Family
ID=91906351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410841645.1A Active CN118380462B (zh) | 2024-06-27 | 2024-06-27 | 硅控整流器结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118380462B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465651A (zh) * | 2014-11-28 | 2015-03-25 | 中国科学院上海微系统与信息技术研究所 | 一种soi esd两级保护网络 |
| CN106898606A (zh) * | 2015-12-21 | 2017-06-27 | 爱思开海力士有限公司 | 具有低触发电压的静电放电保护器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652689A (en) * | 1994-08-29 | 1997-07-29 | United Microelectronics Corporation | ESD protection circuit located under protected bonding pad |
| US9673187B2 (en) * | 2015-04-07 | 2017-06-06 | Analog Devices, Inc. | High speed interface protection apparatus |
| CN110518008A (zh) * | 2018-05-22 | 2019-11-29 | 中芯国际集成电路制造(上海)有限公司 | 一种esd保护器件及其制作方法、电子装置 |
| US11171132B2 (en) * | 2019-10-03 | 2021-11-09 | Globalfoundries U.S. Inc. | Bi-directional breakdown silicon controlled rectifiers |
| EP4020551A4 (en) * | 2020-05-12 | 2022-12-28 | Changxin Memory Technologies, Inc. | ELECTROSTATIC PROTECTION CIRCUIT |
| CN112397505B (zh) * | 2020-11-12 | 2023-04-14 | 泉芯集成电路制造(济南)有限公司 | 一种硅控整流器和静电放电保护器件 |
| CN114121943B (zh) * | 2022-01-27 | 2022-05-17 | 江苏应能微电子有限公司 | 具有高触发电流的scr器件及静电放电电路结构 |
-
2024
- 2024-06-27 CN CN202410841645.1A patent/CN118380462B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465651A (zh) * | 2014-11-28 | 2015-03-25 | 中国科学院上海微系统与信息技术研究所 | 一种soi esd两级保护网络 |
| CN106898606A (zh) * | 2015-12-21 | 2017-06-27 | 爱思开海力士有限公司 | 具有低触发电压的静电放电保护器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN118380462A (zh) | 2024-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236087B1 (en) | SCR cell for electrical overstress protection of electronic circuits | |
| KR100350575B1 (ko) | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 | |
| US8039899B2 (en) | Electrostatic discharge protection device | |
| US4862233A (en) | Integrated circuit device having vertical MOS provided with Zener diode | |
| US7372109B2 (en) | Diode and applications thereof | |
| US7718481B2 (en) | Semiconductor structure and method of manufacture | |
| KR100431066B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| US8093683B2 (en) | Semiconductor device | |
| US20200203334A1 (en) | Semiconductor integrated circuit device | |
| EP0757389B1 (en) | High voltage driver circuit for inductive loads | |
| US6940104B2 (en) | Cascaded diode structure with deep N-well and method for making the same | |
| US20230307438A1 (en) | Electro-static discharge protection devices having a low trigger voltage | |
| CN118380462B (zh) | 硅控整流器结构 | |
| US9153570B2 (en) | ESD tolerant I/O pad circuit including a surrounding well | |
| US6927460B1 (en) | Method and structure for BiCMOS isolated NMOS transistor | |
| KR100867572B1 (ko) | 고전압 섬 영역 내에 바이폴라 트랜지스터가 내장된고전압 집적 회로 | |
| JP4620387B2 (ja) | 半導体保護装置 | |
| CN112447703A (zh) | 静电放电防护元件 | |
| KR19990074584A (ko) | 정전방전 보호 회로를 갖는 반도체 소자 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| US8014114B2 (en) | Semiconductor integrated circuit | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JPS6359262B2 (zh) | ||
| KR100399367B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| JP2001223277A (ja) | 入出力保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |